CN1396651A - 制作具有对称域值电压的nmos以及pmos的方法 - Google Patents

Abstract

本发明提供一种在一半导体晶片上制作一NMOS晶体管以及一PMOS晶体管的方法。该方法先在一半导体晶片的硅基板表面形成一氧化硅层，接着进行一原位掺杂化学气相沉积工艺，以便在该氧化硅层表面形成一多晶锗化硅(Si_1－xGe_x，x＝0.05～1.0)层。随后进行一刻蚀工艺，刻蚀该多晶锗化硅层，以在该硅基板表面上形成至少一第一栅极以及至少一第二栅极。然后在各该栅极周围形成一隔离壁，并依次进行一第一及第二离子注入工艺，以分别在该第一栅极与第二栅极的相对两侧的该硅基板表面上形成两第一掺杂区及第二掺杂区。最后进行一高温退火工艺，以驱赶入各该掺杂区中的杂质。

Description

制作具有对称域值电压的NMOS 以及PMOS的方法

1.技术领域

本发明提供一种MOS晶体管的制作方法，尤其指一种具有对称域值电压的NMOS以及PMOS的工艺方法。

2.背景技术

随着半导体装置集成度(integration)的增加，具有低能量消耗优点的CMOS晶体管装置已广泛地被运用在超大规模集成电路(ultra large scaleintegration，ULSI)的设计上。CMOS晶体管是由两种彼此相补的PMOS晶体管与NMOS晶体管所组成，主要有P井CMOS晶体管、N井CMOS晶体管以及双井CMOS晶体管三种类型。如何改善CMOS晶体管的工艺以增加装置的整体性能，是目前半导体业界的一项重要课题。

参照图1及图2，图1及图2为现有在一半导体晶片10上制作一双井CMOS晶体管36的方法示意图。如图1所示，半导体晶片10包括有一硅基板(silicon substrate)12，一P型井(P-well)14设在基板12之上，一N型井(N-well)16设在基板12之上且与P型井14相邻，一栅极(gate)20设在P型井14之上，用来形成CMOS晶体管36的NMOS晶体管33，一栅极21设在N型井16之上，用来形成CMOS晶体管36的PMOS晶体管34，以及一场氧化物层18设在P型井14与N型井16之上并环绕在栅极20、21周围，用来隔绝电性。

由于构成CMOS晶体管元件的PMOS与NMOS晶体管的域值电压(threshold voltage)与该MOS晶体管所在的半导体层的电性有非常密切的关系，因此PMOS和NMOS的半导体层的杂质含量如果不相同，则PMOS与NMOS的起始电压会有差异，使CMOS的操作发生问题。所以在进行上述CMOS栅极工艺之前，我们通常会进行一项域值电压调整(threshold voltageadjustment)的离子注入，以便使CMOS内的PMOS与NMOS间的起始电压得以配合，然后才开始CMOS栅极的制作。

现有CMOS晶体管36的制作方法是先以栅极20、21作为硬掩模(hardmask)，分别对栅极20、21两侧的P型井14与N型井16进行离子注入(ionimplantation)工艺，以形成一N型掺杂区22与一P型掺杂区24，分别用来作为NMOS晶体管33与PMOS晶体管34的轻度掺杂漏极(lightly dopeddrain，LDD)。接着利用化学气相沉积法(chemical vapor deposition，CVD)在半导体晶片10表面上沉积一层氧化硅层(silicon oxide)以及一氮化硅层(silicon nitride)。然后进行一干法刻蚀(dry etch)工艺，向下刻蚀氮化硅层以及氧化硅层直至P型井14与N型井16表面。此时，残留在栅极20、21两侧的氧化硅层即形成衬氧化层26，而残留的氮化硅层即形成隔离壁28。接着再以栅极20、21及隔离壁28作为掩模，分别在隔离壁28两侧的P型井14与N型井16上进行离子注入工艺，以形成一N型掺杂区30与一P型掺杂区32，用来作为NMOS晶体管33与PMOS晶体管34的源极(source)与漏极(drain)，完成CMOS晶体管36的制作，如图2所示。

为了使晶体管装置具有最大的电流驱动能力(current drivingcapability)，因此该晶体管的起始电压应该愈小愈好，但必须维持一最低值以避免在正常的电路操作中有过多的亚域值电流(subthreshold current)产生。在现有的工艺中，栅极材料的选择一般均为重度掺杂的N型多晶硅(heavily doped n-type polysilicon)，因为在合理的沟道掺杂(channel doping)以及栅极氧化物层厚度的限制下，以N型多晶硅作为栅极导电层的NMOS晶体管，其起始电压可以调整至0.7V以下。

然而对PMOS晶体管而言，当以N型多晶硅作为栅极导电层时，其起始电压并不易于调整至约0.7V。因此，为了使CMOS晶体管具有对称的域值电压(symmetrical threshold voltage)，我们可以利用N型与P型多晶硅分别作为NMOS与PMOS晶体管的栅极导电层。但另一方面，利用P型多晶硅作为栅极的PMOS晶体管，在栅极氧化层较薄的情况下，可能会造成栅极内的硼离子穿透栅极氧化物层甚至进入硅基板的情况，亦即所谓硼穿透(boron penetration)现象的发生，导致域值电压的调控困难。如果我们降低工艺热预算或硼离子的掺杂浓度来避免硼渗透现象的发生，则栅极与栅极氧化层之间的介面可能缺乏杂质，而形成一绝缘区域(insulating region)，亦即所谓栅极贫化(gate depletion)现象的发生，而导致栅极讯号传递的延迟。

3.发明内容

本发明的主要目的在于提供一种制作MOS晶体管的工艺方法，以解决上述问题。

在本方法的优选实施例中，是先在一半导体晶片的硅基板表面形成一氧化硅层，接着进行一原位掺杂(in-situ doped)化学气相沉积(chemical vapordeposition，CVD)工艺，以在该氧化硅层表面形成一多晶锗化硅(poly silicongermanium，Si_1-xGe_x，x＝0.05～1.0)层。随后进行一刻蚀工艺，刻蚀该多晶锗化硅层，以在该硅基板表面上形成至少一第一栅极(gate)以及至少一第二栅极。在各该栅极周围形成一隔离壁，并依次进行一第一及第二离子注入工艺，以分别在该第一栅极与第二栅极的相对两侧的该硅基板表面上形成两第一掺杂区及第二掺杂区。最后进行一高温退火(annealing)工艺，以驱赶入(driving in)各该掺杂区中的杂质。

本发明方法利用一多晶锗化硅层作为栅极导电层，以得到具有对称域值电压的NMOS以及PMOS晶体管，同时又可避免硼穿透现象以及栅极贫化现象的发生。

4.附图说明

图1到图2为现有制造半导体上CMOS晶体管的工艺方法。

图3到图6为本发明制造半导体上CMOS晶体管的工艺方法。

附图符号说明：

10半导体晶片           12硅基板

14P型井                16N型井

18场氧化物层           20栅极

21栅极                 22重度掺杂漏极

24轻度掺杂漏极         26衬氧化物层

28隔离壁               30N型掺杂区

32P型掺杂区            33NMOS晶体管

34PMOS晶体管           36CMOS晶体管

40半导体晶片           42硅基板

44P型井                46N型井

48场氧化物层           50氧化硅层

52多晶锗化硅层         54、56栅极

58轻度掺杂漏极         60隔离壁

61掩模层               62、64掺杂区

5.具体实施方式

参照图3至图6，图3至图6为本发明制作CMOS晶体管的方法示意图，该CMOS晶体管是由一PMOS晶体管与一NMOS晶体管所组成。本发明也可应用在氮化物只读存储器(nitride read only memory，NROM)中，位于周边电路区(peripheral region)的晶体管装置的制作。半导体晶片40包括一硅基板42，一P型井44设在硅基板42之上，一N型井46设在硅基板42之上且与P型井44相邻，以及一场氧化物层48设在P型井44与N型井46之上，用来隔绝电性。

如图4所示，本发明方法先在半导体晶片40的硅基板表面形成一厚度约100到250埃的氧化硅层50，作为MOS晶体管的栅极氧化层。接着在半导体晶片40表面进行一原位掺杂(in-situ doped)化学气相沉积(chemicalvapor deposition，CVD)工艺，工艺气体包括硅烷(SiH₄)、锗烷(GeH₄)和氢气(hydrogen)，且该原位掺杂(in-situ doped)化学气相沉积(CVD)工艺的沉积温度是介于450℃～620℃之间，以便在氧化硅层50表面形成一多晶锗化硅(poly silicon germanium，Si_1-xGe_x，x＝0.05～1.0)层52，用来当做栅极的导电层。接着进行一黄光工艺与一各向异性刻蚀工艺，刻蚀多晶锗化硅层52以及氧化硅层50，以便在硅基板42表面上同时形成NMOS晶体管以及PMOS晶体管的栅极(gate)54、56。其中，栅极54设在N型井46之上，用来形成PMOS晶体管，而栅极56设在P型井44之上，用来形成NMOS晶体管。随后进行一次或一次以上的离子注入工艺(ion implantation)，用来形成各该MOS晶体管的轻度掺杂漏极(LDD)58。

如图5所示，在半导体晶片40表面进行一氮化硅化合物的沉积，并利用一各向异性刻蚀工艺，在栅极54、56周围侧壁形成隔离壁60。随后依次进行两次离子注入工艺，以分别形成NMOS晶体管与PMOS晶体管的源极与漏极。首先在N型井46上方形成一掩模层61，然后对NMOS晶体管进行一离子注入工艺，以便在栅极56的相对两侧的硅基板42表面上形成两掺杂区62。其中该离子注入工艺所用的离子杂质包括砷(arsenic，As)、磷(phosphorus，P)或锑(antimony，Sb)。

接着去除掩模层61，并在P型井44上方形成另一掩模层(未显示)，然后对PMOS晶体管进行一离子注入工艺，以便在栅极54的相对两侧的硅基板42表面上形成两掺杂区64。其中该离子注入工艺所用的离子杂质包括有氟化硼离子(例如BF₂ ⁺)、硼(boron，B)或铟(indium，In)。最后去除该掩模层，并进行一高温退火(annealing)工艺，以同时驱赶入(driving in)各掺杂区中的杂质，以分别形成NMOS与PMOS晶体管的源极(source)与漏极(drain)，完成CMOS晶体管的制作，如图6所示。

本发明制作的CMOS晶体管是利用一多晶锗化硅层作为栅极导电层，以得到具有对称域值电压的NMOS以及PMOS晶体管，同时又可以避免硼穿透现象以及栅极贫化现象的发生。

与现有技术制作的CMOS晶体管相比，本发明利用一多晶锗化硅层取代掺杂多晶硅层作为栅极导电层材料，以得到具有对称域值电压的NMOS以及PMOS晶体管，并避免PMOS晶体管发生硼穿透现象，进而提高半导体装置的电性能，改善栅极氧化物层的品质。此外，本发明利用多晶锗化硅层作为栅极导电层更可以增加栅极的活性杂质浓度，以避免栅极贫化现象的发生。

以上所述仅为本发明的优选实施例，凡根据本发明权利要求所做的等效变化与修饰，皆应属于本发明专利的涵盖范围。

Claims (18)

1.一种在一半导体晶片上制作一N沟道MOS晶体管(Nchannel metal-oxidesemiconductor，NMOS)以及一P沟道(P-channel)MOS晶体管(PMOS)的方法，该方法包括下列步骤：

在该半导体晶片的硅基板表面形成一个氧化硅层；

进行一原位掺杂(in-situ doped)化学气相沉积(CVD)工艺，以便在该氧化硅层表面形成一多晶锗化硅层；

进行一刻蚀工艺，刻蚀该多晶锗化硅层，以便在该硅基板表面上形成至少一第一栅极以及至少一第二栅极；

在各该栅极周围形成一隔离壁；

进行一第一离子注入工艺(ion implantation)，以在该第一栅极的相对两侧的该硅基板表面上形成两第一掺杂区；

进行一第二离子注入工艺，以在该第二栅极的相对两侧的该硅基板表面上形成两第二掺杂区；以及

进行一高温退火工艺，以驱赶入(driving in)各该掺杂区中的杂质。

2.根据权利要求1的方法，其中，该氧化硅层用来作为各该MOS晶体管的栅极氧化物层。

3.根据权利要求1的方法，其中，该多晶锗化硅层的化学组成为Si_1-xGe_x，x＝0.05～1.0。

4.根据权利要求1的方法，其中，该刻蚀工艺也会刻蚀该氧化硅层。

5.根据权利要求1的方法，其中，该多晶锗化硅层用来作为各该MOS晶体管的栅极导电层。

6.根据权利要求1的方法，其中，该第一栅极用来作为该NMOS晶体管的栅极，且该高温退火工艺用来驱赶入该两第一掺杂区中的杂质，形成该NMOS晶体管的源极与漏极，而该第二栅极用来作为该PMOS晶体管的栅极，且该高温退火工艺用来驱赶入该两第二掺杂区中的杂质，形成该PMOS晶体管的源极与漏极。

7.根据权利要求6的方法，其中，该第一离子注入工艺所用的离子杂质包括砷、磷或锑，而该第二离子注入工艺所用的离子杂质则包括氟化硼离子、硼或铟。

8.根据权利要求1的方法，另外包括一第三离子注入工艺，用来形成各该MOS晶体管的轻度掺杂漏极(lightly doped drain，LDD)。

9.根据权利要求1的方法，其中，该原位掺杂化学气相沉积工艺的工艺气体包括有硅烷(SiH₄)、锗烷(GeH₄)和氢气(hydrogen)，且该原位掺杂化学气相沉积工艺的沉积温度是介于450℃～620℃之间。

10.一种在一半导体晶片上制作具有对称域值电压(symmetrical thresholdvoltages)的一NMOS晶体管以及一PMOS晶体管的方法，该方法包括下列步骤：

在该半导体晶片的硅基板表面形成一个氧化硅层；

进行一原位掺杂化学气相沉积工艺，以在该氧化硅层表面形成一多晶锗化硅层；

进行一刻蚀工艺，刻蚀该多晶锗化硅层，以在该硅基板表面上形成该NMOS晶体管以及该PMOS晶体管的栅极；

在各该栅极周围形成一隔离壁；以及

进行一第一离子注入工艺以及一第二离子注入工艺，以分别形成该NMOS晶体管以及该PMOS晶体管的源极与漏极。

11.根据权利要求10的方法，其中，该氧化硅层用来作为各该MOS晶体管的栅极氧化物层。

12.根据权利要求10的方法，其中，该多晶锗化硅层的化学组成为Si_1-xGe_x，x＝0.05～1.0。

13.根据权利要求10的方法，其中，该刻蚀工艺也会刻蚀该氧化硅层。

14.根据权利要求10的方法，其中，该多晶锗化硅层用来作为各该MOS晶体管的栅极导电层。

15.根据权利要求10的方法，其中，该第一离子注入工艺所用的离子杂质包括砷、磷或锑，而该第二离子注入工艺所用的离子杂质则包括有氟化硼离子、硼或铟。

16.根据权利要求10的方法，其中，该第一离子注入工艺所用的离子杂质包括有氟化硼离子、硼或铟，而该第二离子注入工艺所用的离子杂质则包括砷、磷或锑。

17.根据权利要求10的方法，另外包括一第三离子注入工艺，用来形成各该MOS晶体管的轻度掺杂漏极。

18.根据权利要求10的方法，其中，该原位掺杂化学气相沉积工艺的工艺气体包括硅烷(SiH₄)、锗烷(GeH₄)和氢气(hydrogen)，且该原位掺杂化学气相沉积工艺的沉积温度介于450℃～620℃之间。

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