CN1450600A

CN1450600A - 制作双栅极结构的方法

Info

Publication number: CN1450600A
Application number: CN 02106074
Authority: CN
Inventors: 陈胜雄; 蔡明兴
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2002-04-10
Filing date: 2002-04-10
Publication date: 2003-10-22
Anticipated expiration: 2022-04-10
Also published as: CN1191611C

Abstract

本发明为一种制作双栅极(dual gate)结构的方法，不同于以往以氧化硅及多晶硅作为栅极材料，选择以高介电材料做为栅极介电层，以金属作为栅极导电层。在完成以氧化硅及多晶硅作为栅极材料的元件的制作后，保留作为输出输入(I/O)元件的部分，而将做为核心元件的栅极部分(假栅极，dummy gate)加以去除。再于该被去除栅极的部分，形成一新的高介电材料做为栅极介电层、以金属作为栅极导电层的金属栅极结构。本发明与其他取代栅极制程不同之处是保留了作为IO元件的部分，在半导体制程上于节省成本及时间上皆极为有利。

Description

制作双栅极结构的方法

技术领域

本发明涉及半导体元件的制作，特别是一种制作双栅极结构的方法。

背景技术

为了达到更快的运算速度、更大的数据储存量以及更多的功能，各类型的电子晶片均朝向高密度化、集成度增加的方向发展，而为了使半导体晶圆有更高的元件密度，业界持续朝缩小元件尺寸的方向努力。目前在缩小元件上的困难之一是线宽尺寸变小后，特别是指栅极的宽度变小后，极易发生短通道效应。

在目前的集成电路制造工业，在单一集成电路元件上整合双栅极氧化层厚度已变成基本需要。一执行双栅极氧化层的推力是一高效能晶体管需要较薄的栅极介电区域，以较低电压操控，约在1.8伏特至2.5伏特。而大部分传统外部装置则基本上需要较高的操作电压，约3.3伏特至5.5伏特。当介于高效能MOS晶体管与较高电压元件间，集成电路的输出输入缓冲器(I/O buffers)基本上被设计为含有较厚的栅极介电区域以相容于较高的外部装置元件的电压。除此之外，目前的微控制单元(microcontrollerunits，MCUs)、数字信号处理器(DGPs)皆整合了数种不同型态的工业技术在一单一集成电路上。

举例来说，高速逻辑单元、高效能逻辑单元、静态随机存取存储器、非挥发性存储器、埋入式动态随机存取存储器等其他元件皆被考虑整合在同一种体电路晶片上。这些元件都需要不同的栅极介电层厚度。而在元件制作越作越小的趋势情形下，不仅在制作技术上必须有所提升，元件的制作材质也要跟着改变。一般而言，当制作一晶体管时，常以热氧化法形成的二氧化硅作为栅极介电层，而为了避免短通道效应和拥有最大漏极电流。栅极介电层厚度降至约30埃。然而，对一拥有特别薄的氧化硅层作为介电层的晶体管而言，可能会有一高漏电电流(leakage current)从这个栅极介电层产生。

为了避免漏电电流的发生，使用高介电材质作为栅极介电层是普遍考虑的方向。传统上，栅极所使用的导电材料为多晶硅，然而在元件的尺寸缩小后，多晶硅栅极的片电阻太高，无法达到需求，约小于5欧姆每平方单位。因此以片电阻较小的金属材质取代多晶硅形成金属栅极是较佳的方法。目前制作具有高介电材质的栅极介电层的金属栅极的方法，因离子植入后热回火的高温制程所造成的元件可靠度的问题，一般考虑使用的方式是如何取代栅极制程。在已完成间隙壁、源极漏极离子植入、以氧化硅为栅极介电层、以多晶硅为栅极导电层的元件，用蚀刻方式将栅极部分去除，再以类似镶嵌的方式填入新栅极。但如同前述，因元件有不同电压的需求，因此需要不同的栅极；介电区域而用不同电压控制。造成在回填新栅极时，也需针对核心元件及IO元件作多次分别的沉积蚀刻微影制程。在元件制作上非常费时及成本高。

发明内容

本发明的目的是提供一种形成双栅极结构的方法。

本发明的目的是提供一新的制程方式解决在核心元件以过薄的氧化硅层作为介电层而可能产生的空乏区(depletion)及漏电电流(leakagecurrent)的问题。

为达成上述目的，本发明提出一种制作双栅极结构的方法，该方法至少包含下列步骤：提供一半导体底材，其中绝缘区域形成在其上以定义主动区域，于主动区域形成复数个第一元件，其中该复数个第一元件包括第一栅极结构、源极、漏极及间隙壁；形成绝缘层于该半导体底材之上，接邻于该复数个第一元件的间隙壁，其中该绝缘层的上表面与该复数个第一元件的上表面约成同一平面；形成第一光阻于该复数个第一元件及该绝缘层之上；图案化该第一光阻，使其露出该复数个第一元件中欲被取代形成复数个第二元件的区域表面；利用该第一光阻与该绝缘层为罩幕，蚀刻去除上述露出的该复数个第一元件的第一栅极结构；去除该第一光阻；并形成第二栅极结构于上述被蚀刻去除第一栅极结构的复数个第一元件的间隙壁间，成为该复数个第二元件。

本发明还有另一种技术方案：一种制作双栅极结构的方法，该方法至少包含以下步骤：提供一半导体底材，其中绝缘区域形成在其上以定义主动区域；形成第一介电层于半导体底材上；形成第一导电层于该介电层上；形成第一光阻于该第一导电层上；利用该第一光阻定义出复数个第一栅极结构区域；蚀刻该第一导电层与该第一介电层；去除该第一光阻；利用该第一导电层与该第一介电层为罩幕，进行第一次离子植入，形成轻掺杂；形成间隙壁于该第一介电层及该第一导电层两侧边；利用该第一导电层与该间隙壁为罩幕，进行第二次离子植入，形成源极掺杂与漏极掺杂；形成绝缘层于该半导体底材之上，接邻于该复数个第一栅极结构两侧的间隙壁，其中该绝缘层的上表面与该复数个第一栅极结构的上表面约成同一平面；形成第二光阻于该复数个第一栅极结构及该绝缘层之上；图案化该第二光阻，使其露出该复数个第一栅极结构中欲被取代形成复数个第二栅极结构的区域表面；利用该第二光阻与该绝缘层为罩幕，蚀刻去除上述露出的该复数个第一栅极结构；去除该第二光阻；形成第二介电层于该半导体底材、经蚀刻去除第一栅极结构后露出的间隙壁、该绝缘层及未被蚀刻去除的该第一栅极结构的表面上；形成第二导电层于该第二介电层上；并利用平坦化制程移去部分的第二导电层及第二介电层以形成第二栅极结构，其中该第二栅极结构的上表面与该绝缘层的上表面及第一栅极结构的上表面约成同一平面。

综上，本发明的制作双栅极(dual gate)结构的方法，不同于以往以氧化硅及多晶硅作为栅极材料，选择以高介电材料做为栅极介电层，以金属作为栅极导电层。在完成以氧化硅及多晶硅作为栅极材料的元件的制作后，保留作为输出输入(I/O)元件的部分，而将做为核心元件的栅极部分(假栅极，dummy gate)加以去除。再于该被去除栅极的部分，形成一新的高介电材料做为栅极介电层、以金属作为栅极导电层的金属栅极结构。本发明与其他取代栅极制程不同之处是保留了作为IO元件的部分，在半导体制程上于节省成本及时间上皆极为有利。

本发明提供一新的方式解决以过薄的氧化硅层作为介电层而可能产生的空乏区(depletion)及漏电电流(leakage current)的问题。

本发明提供一新的制程方法在单一晶片上制作双栅极结构。

本发明仅选择性的移除以较低电压控制的核心元件的栅极，保留了可以较厚的氧化硅层作为栅极介电层、以多晶硅及硅化金属做为栅极导电层的IO元件。在制作上不仅成本降低许多，制程的时间节省了，步骤方式也比将双栅极氧化层皆加以取代的方式简便，减少过多的制程步骤可能产生的可靠度问题。

附图说明

图1为本发明制作的IO元件及核心元件(此图所示为假栅极结构(dummygate))的晶片侧视图；

图2为本发明利用光阻及绝缘层为蚀刻罩幕去除核心元件假栅极结构后的晶片侧视图；

图3为本发明形成高介电材料层与导电金属层的晶片侧视图；

图4为本发明制作的IO元件及核心元件的晶片侧视图。

具体实施方式

本发明提供了一种在晶圆上制作不同栅极的方法。将元件中欲做为核心元件(core devices)的部分，利用取代栅极制程，将该核心元件的栅极以金属栅极结构加以取代。不同于习知技艺，以不同厚度的氧化硅层做为介电层以形成不同栅极结构，而使不同栅极结构的元件可由不同电压控制的方式。本发明在该元件的栅极仍以氧化硅层做为介电层，亦即原栅极结构，而于核心元件则使用金属栅极结构；两不同栅极以不同电压加以控制。其目的乃为因应更小线宽及更省电的需求。本发明的实施方式以一实施例详细说明如下，所述的较佳实施例只做一说明非用以限定本发明。

在一较佳具体实施例中，如图1提供一具<110>或<111>晶向的单晶硅底材100，在底材100上形成浅沟渠绝缘14，定义出主动区域。接着形成IO元件200与核心元件300，这两个元件具有间隙壁8、栅极结构、掺质区域12(源极与漏极)，以及防止短通道效应的轻掺杂漏极(LDD)10。栅极结构包含介电层与其上的导电层。该栅极介电层是在温度约700至1100℃且充满氧气的环境中形成的氧化硅层2，厚度大约是30-250埃，亦可以其他合适程序来形成，例如化学气相沉积法。栅极结构的导电层可包含金属硅化物层6及多晶硅层4。多晶硅层4可选择已掺杂的多晶硅或是采用同步掺杂多晶硅。间隙壁8的组成可为氮化硅或其他适当的绝缘物质。金属硅化物层6可于形成间隙壁后通过自行对准金属硅化物(Self-Aligned Silicide)制程形成。以磁控DC贱渡或其他适宜方式沉积一层耐火金属层。此耐火金属层可选择钛Ti或钴Co或铂Pt等适宜加热与硅生成导电性良好的金属硅化物6的物质。形成耐火金属层后，进行快速加热制程，形成金属硅化物6，然后选择性蚀刻去除耐火金属层。要特别说明的是，此处核心元件300的制作，其栅极结构的部分与IO元件200并无二致，并没有针对核心元件300形成不同厚度的氧化硅层2或采用与IO元件200不同的材质而增加制程上的步骤。

然后，形成绝缘层16，做为个别元件间的隔离用。功用既在绝缘隔离，此绝缘层16可选择硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)、氮化硅(Si₃N₄)、氮氧化硅(SiOxNy)等材质，以化学气相沉积法形成。其做法为沉积一厚度高过栅极导电层上表面高度的绝缘材质在元件与晶圆底材上，再施一平坦化制程(planarization process)，使用化学机械研磨法，以金属硅化物层6为研磨终点使得到如图1所示平面。

以上的步骤已完成IO元件200的制作，而核心元件300也已完成间隙壁与源极漏极的部分。接着，如图2所示，在晶圆上涂布一层光阻，利用微影蚀刻技术，在光阻上制作图案，暴露出核心元件300的区域，以此光阻及绝缘层为罩幕，蚀刻核心元件的假栅极结构(dummy gate)，除去包括栅极导电层与栅极介电层，而露出晶圆底材表面。此假栅极结构，乃与IO元件200的栅极导电层同步形成，包括金属硅化物层6及多晶硅层4，这两层的组合亦称为多晶硅化金属(polycide)，可以以反应性离子蚀刻(RIE)或其他适宜制程加以去除。同样的，栅极介电层氧化硅层2，亦可以适合的蚀刻方式，如反应性离子蚀刻去除。值得注意的是，必须提供绝缘层16与多晶硅化金属及氧化硅层2蚀刻时足够的选择比。

随后，除去光阻，在晶圆上沉积一层高介电常数材料(high kmaterial)，作为核心元件300的栅极介电层。接着，再于此高介电材料层20上沉积一层金属层22，如图3所示。此作为栅极介电层的高介电常数材料可选择氮化铝(AlN)、氧化铝(Al₂O₃)、氧化钽(Ta₂O₅)、氧化铪(HfO₂)、氧化钛(TiO₂)、氧化锆(ZrO₂)等成分组成，或是掺杂了氧化钽(Ta₂O₅)、氧化铪(HfO₂)、氧化钛(TiO₂)、氧化锆(ZrO₂)等成分的铝，或是掺杂了氧化钽(Ta₂O₅)、氧化铪(HfO₂)、氧化钛(TiO₂)、氧化锆(ZrO₂)等成分的硅。而此高介电常数材料层的形成方式可选择化学气相沉积法(Chemical Vapor Deposition)，物理气相沉积法(PVD)或原子层沉积法(Atomic layer Deposition，ALD)等适宜的方式。做为栅极导电层的金属层可选择铜(Cu)、钨(W)、钽(Ta)、铂(Pt)或钼(Mo)等适宜的材质，以化学气相沉积法形成在高介电材料层上。选择化学气相沉积法，其填洞的效果较佳，因其具备较强的阶梯覆盖能力。

最后，如图4所示，以一平坦化制程，如化学机械研磨法，除去表面的金属层22与高介电常数材料层20，以绝缘层16为研磨终点，露出包括核心元件300的栅极导电层(金属层20)与IO元件200的栅极导电层(金属硅化物层6与多晶硅层4)的上表面，使与相邻之间隙壁8与绝缘层16成一平面，完成核心元件300的制作。

以上所述实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以其限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的权利要求范围内。

Claims

1.一种制作双栅极结构的方法，其特征是：该方法至少包含：

提供一半导体底材，其中绝缘区域形成在其上以定义主动区域，于主动区域形成复数个第一元件，其中该复数个第一元件包括第一栅极结构、源极、漏极及间隙壁；

形成绝缘层于该半导体底材之上，接邻于该复数个第一元件的间隙壁，其中该绝缘层的上表面与该复数个第一元件的上表面约成同一平面；

形成第一光阻于该复数个第一元件及该绝缘层之上；

图案化该第一光阻，使其露出该复数个第一元件中欲被取代形成复数个第二元件的区域表面；

利用该第一光阻与该绝缘层为罩幕，蚀刻去除上述露出的该复数个第一元件的第一栅极结构；

去除该第一光阻；并

形成第二栅极结构于上述被蚀刻去除第一栅极结构的复数个第一元件的间隙壁间，成为该复数个第二元件。

2.如权利要求1所述的制作双栅极结构的方法，其特征是：所述第一栅极结构至少包含栅极导电层与栅极介电层。

3.如权利要求2所述的制作双栅极结构的方法，其特征是：所述的闸极介电层至少包含氧化硅组成。

4.如权利要求1所述的制作双栅极结构的方法，其特征是：所述第二栅极结构至少包含栅极导电层与栅极介电层。

5.如权利要求4所述的制作双栅极结构的方法，其特征是：所述栅极介电层为高介电常数材料组成。

6.如权利要求1所述的制作双栅极结构的方法，其特征是：所述形成复数个第一元件的方法至少包含以下步骤：

形成一介电层于半导体底材上；

形成一导电层于该介电层上；

形成第二光阻于该导电层上；

利用该第二光阻定义出栅极区域；

蚀刻该导电层与该介电层；

去除该第二光阻；

利用该导电层与该介电层为罩幕，进行第一次离子植入，形成轻掺杂；

形成间隙壁于该介电层及该导电层两侧边；并

利用该导电层与该间隙壁为罩幕，进行第二次离子植入，形成源极掺杂与漏极掺杂。

7.如权利要求1所述的制作双栅极结构的方法，其特征是：所述形成第二栅极结构的方法至少包含以下步骤：

形成一介电层于该半导体底材、经蚀刻去除第一栅极结构后露出的间隙壁、该绝缘层及未被蚀刻去除的该第一栅极结构的表面上；

形成导电层于该介电层上；并

利用平坦化制程移去部分的导电层及介电层以形成第二栅极结构，其中该第二栅极结构的上表面与该绝缘层的上表面及第一栅极结构的上表面约成同一平面。

8.一种制作双栅极结构的方法，其特征是：该方法至少包含：

提供一半导体底材，其中绝缘区域形成在其上以定义主动区域；

形成第一介电层于半导体底材上；

形成第一导电层于该介电层上；

形成第一光阻于该第一导电层上；

利用该第一光阻定义出复数个第一栅极结构区域；

蚀刻该第一导电层与该第一介电层；

去除该第一光阻；

利用该第一导电层与该第一介电层为罩幕，进行第一次离子植入，形成轻掺杂；

形成间隙壁于该第一介电层及该第一导电层两侧边；

利用该第一导电层与该间隙壁为罩幕，进行第二次离子植入，形成源极掺杂与漏极掺杂；

形成绝缘层于该半导体底材之上，接邻于该复数个第一栅极结构两侧的间隙壁，其中该绝缘层的上表面与该复数个第一栅极结构的上表面约成同一平面；

形成第二光阻于该复数个第一栅极结构及该绝缘层之上；

图案化该第二光阻，使其露出该复数个第一栅极结构中欲被取代形成复数个第二栅极结构的区域表面；

利用该第二光阻与该绝缘层为罩幕，蚀刻去除上述露出的该复数个第一栅极结构；

去除该第二光阻；

形成第二介电层于该半导体底材、经蚀刻去除第一栅极结构后露出的间隙壁、该绝缘层及未被蚀刻去除的该第一栅极结构的表面上；

形成第二导电层于该第二介电层上；并

利用平坦化制程移去部分的第二导电层及第二介电层以形成第二栅极结构，其中该第二栅极结构的上表面与该绝缘层的上表面及第一栅极结构的上表面约成同一平面。

9.如权利要求8所述的制作双栅极结构的方法，其特征是：所述第一介电层至少包含氧化硅组成。

10.如权利要求8所述的制作双栅极结构的方法，其特征是：所述第二介电层为该介电常数材料组成。