TWI509689B - 介電質材料形成平台側壁的半導體製造方法及其半導體元件 - Google Patents
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Description
本發明係關於一種半導體製程的技術，更進一步來說，本發明係關於一種介電質材料形成平台側壁的半導體製造方法。
III-V族高速電子元件一直是寬頻通訊的關鍵元件，除了目前已普遍使用於無線通訊裝備，在40Gb/s光纖通訊系統中亦是不可或缺的主角。近年來隨著科技的發展，人類對於頻寬與速度的需求持續增加，舉凡無線通訊、安全維護、生醫檢測、射頻訊號傳輸、雷達、高頻成像...等，操作頻率大於300GHz的電路以及兆赫(terahertz,THz)電晶體的實現皆已開始受到注意。
在較常見的III-V族化合物半導體中，成長於砷化鎵及磷化銦基板之材料系統因為具有較高的電子遷移率，而被視為追求更高操作頻率的關鍵材料。
此系統的異質接面雙極性電晶體(heterojunction bipolar transistor，HBT)為一垂直元件，因此其傳輸時間可由磊晶層的厚度來控制，相較於水平傳導的高電子遷移率電晶體(high electron mobility transistor，HEMT)，異質接面雙極性電晶體更容易達到高電流及高操作頻率之目的，因此成為較被為看好的選擇。然而，上述元件受限於製程的原因，具有很高的損壞率。而類似上述元件，一般來說需要有平台側壁進行支撐，避免損壞。
目前習用之平台側壁製程主要應用於表面的絕緣層、鈍化披覆及加強機械強度...等用途，因此除了其薄膜成長必須為等向性成長外，其必須具有良好的絕緣能力、較低的介電系數(降低寄生電容電感)、良好的縫隙填補能力、低熱膨漲系數以及良好的表面披覆效果。目前既有之介電質側壁成長主要是使用電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)以及原子層沉積(Atomic Layer Deposition,ALD)...等。其中，電漿輔助化學氣相沈積具有良好的披覆性，然而在側壁的成長過程會有離子轟擊的問題，容易造成元件的漏電流增加。感應式耦合電漿輔助化學氣相沉積填補能力較差，容易形成空洞。原子層沉積具有良好的填補能力及良好的表面披覆能力，其缺點在於成長速度十分緩慢，影響生產速度。
本發明的一目的在於提供一種介電質材料形成平台側壁的半導體製造方法，藉此，加強元件的機械強度。
本發明的另一目的在於提供一種介電質材料形成平台側壁的半導體製造方法，用以避免元件倒塌。
本發明的另一目的在於提供一種半導體元件，用上述方法製造，使該元件的物理強度增強。
有鑒於此，本發明提供一種介電質材料形成平台側壁的半導體製造方法，此介電質材料形成平台側壁的半導體製造方法包括下列步驟：在一半導體基板上，配置一物件，其中，上述物件具有一不受離子轟子影響之結構；進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料；進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料；進行一第一乾蝕刻製程，用以去除該乾燥介電質材料之一部分，使上述物件的上述不受離子轟子影響之結構露出；進行一沈積製程，用以對該物件的上述不受離子轟子影響之結構進行絕緣披覆；以及進行一第二乾蝕刻製程，以構成一具有平台側壁的半導體元件。
依照本發明較佳實施例所述之介電質材料形成平台側壁的半導體製造方法，其中，上述進行一
旋轉塗抹製程的液態塗佈式介電質材料包括：苯並環丁烯(Bencocyclobutene，BCB)、聚亞醯胺(Polyimide，PI)或旋塗式玻璃(Spin On Glass，SOG)等材料；上述進行一沈積製程的步驟包括：進行一電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)；或進行一感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)。
本發明另外提供一種介電質材料形成平台側壁的半導體製造方法，此介電質材料形成平台側壁的半導體製造方法包括下列步驟：在一半導體基板上，配置一具有上寬下窄結構之物件；進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料；進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料；以及進行一蝕刻製程，以構成一具有平台側壁的半導體元件。
依照本發明較佳實施例所述之介電質材料形成平台側壁的半導體製造方法，上述物件具有一上寬下窄結構之金屬層，其中，上述物件的形成步驟包括：形成一上寛下窄之T型金屬；以及進行一溼蝕刻方式定義出放置T型金屬的平台。又，上述進行一蝕刻製程的步驟更包括：以非等向性蝕刻該乾燥介電質材料，形成平台側壁於該具有上寬下窄結構之物件。
依照本發明較佳實施例所述之介電質材料形成平台側壁的半導體製造方法，上述物件的形成步
驟包括：在一半導體參雜區上方形成一金屬層；以及以溼蝕刻方式形成平台並形成底切(Under Cut)結構。又，上述進行一旋轉塗抹製程包括：塗佈該液態塗佈式介電質材料於半導體試片，使該液態塗佈式介電質材料滲透入上述底切結構的縫隙；其中，進行一蝕刻製程的步驟更包括：以非等向性蝕刻該乾燥介電質材料，形成平台側壁於該具有上寬下窄結構之物件。
依照本發明較佳實施例所述之介電質材料形成平台側壁的半導體製造方法，上述物件係一異質接面雙極性電晶體，此異質接面雙極性電晶體包括上述該半導體基板、一基極平台、一射極平台、一射極金屬以及一基極金屬。上述半導體基板包括集極、次集極及應力緩衝層。基極平台配置於半導體基板上方。射極平台配置於基極平台上方。射極金屬配置於射極平台的上方，其中，射極金屬的寬度大於或等於射極平台。在完成射極金屬與射極平台後，進行一自我對準製程，在射極金屬的側邊及頂端形成基極金屬。基極金屬的厚度小於射極平台的厚度，且基極金屬與該射極平台之間具有一第一預設固定距離。又，上述進行一旋轉塗抹製程包括：塗佈該液態塗佈式介電質材料於半導體試片，使該液態塗佈式介電質材料滲透入上述射極平台與基極金屬之間的縫隙。
依照上述異質接面雙極性電晶體的製程所述，上述進行一蝕刻製程後還包括下列步驟：進行一沈積製程，用以對物件的金屬部分(或不受離子轟子影響之
結構)進行絕緣披覆；進行一第二蝕刻製程，去除上述沈積製程的絕緣披覆以及多餘的上述乾燥介電質材料；以及進行一第三蝕刻製程，移除基極金屬以及基極金屬外側的基極與集極材料。
依照本發明較佳實施例所述之介電質材料形成平台側壁的半導體製造方法，上述物件係一高電子遷移率電晶體(High Electron Mobility Transistor)，此高電子遷移率電晶體包括一T形閘極金屬、一第一源汲極金屬以及一第二源汲極金屬。T形閘極金屬配置於半導體基板上，其結構為上寬下窄結構，其包括一頭部金屬與一腳部金屬，其中，頭部金屬與腳部金屬之比例為2：1以上。又，上述進行一蝕刻製程後還包括下列步驟：進行一沈積製程，用以對物件的金屬部分(或不受離子轟子影響之結構)進行絕緣披覆；進行一第二蝕刻製程，去除上述沈積製程的絕緣披覆以及多餘的上述乾燥介電質材料；以及進行一自我對準製程，在T形閘極金屬的側邊形成源汲極金屬。
本發明另外提供一種半導體元件，此半導體元件包括：一半導體基板、一物件以及一介電質材料。上述物件配置於上述半導體基板上。上述介電質材料配置於上述物件的側邊並連結於上述物件的側邊。
依照本發明較佳實施例所述之半導體元件，上述物件係一異質接面雙極性電晶體，此異質接面雙極性電晶體包括上述該半導體基板、一基極平台、一射極平台、一射極金屬、一基極金屬。上述半導體基板包括
集極、次集極及緩衝層材料。基極平台配置於半導體基板上方。射極平台配置於基極平台上方。射極金屬配置於射極平台的上方，其中，射極金屬的寬度大於、等於射極平台。在完成射極金屬與射極平台後，進行一自我對準製程，在射極金屬的側邊及頂端形成基極金屬。基極金屬的厚度小於射極平台的厚度，且基極金屬與該射極平台之間具有一預設固定距離，基極金屬配置於基極平台上方，並配置於射極平台的兩側，且基極金屬與該射極平台之間具有一預設固定距離。介電質材料配置於射極金屬與基極平台之間，且介電質材料配置於第一基極金屬與射極平台之間，且介電質材料配置於基極金屬與射極平台之間。
依照本發明較佳實施例所述之半導體元件，上述物件係一高電子遷移率電晶體(High Electron Mobility Transistor)，此高電子遷移率電晶體包括一T形閘極金屬、一第一源汲極金屬以及一第二源汲極金屬。T形閘極金屬配置於半導體基板上，其結構為上寬下窄結構，其包括一頭部金屬與一腳部金屬，其中，頭部金屬與腳部金屬之比例為2：1以上。第一源汲極金屬配置於半導體基板上，且配置於T形閘極金屬的一側。第二源汲極金屬配置於半導體基板上，且配置於T形閘極金屬的另一側。上述介電質材料配置於T形閘極金屬的頭部金屬與半導體基板之間，且上述介電質材料配置於第一源汲極金屬與T形閘極金屬的腳部金屬之間，且上述介電質材料配置於第二源汲極金屬與T形閘極金屬的腳部金屬之間。
本發明之精神是在於使用旋轉塗抹製程，以塗佈式介電材料塗佈於半導體試片後，以回蝕刻方式露出其上方之金屬物件(或不受離子轟子影響之結構)，並於其上方物件形成一絕緣氧化層側壁(SiO2,SiNx)或延伸突出物，利用此一側壁或延伸突出物做為蝕刻遮罩，以非等向性蝕刻去除曝露的塗佈式介電材料即可於形成一由可塗佈式介電材料形成之平台側壁。藉由此製程，可以取代先前技術的沈積(Deposition)製程。避免元件不必要的損壞，並且加強元件的機械強度。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
S101~S106‧‧‧本發明第一實施例的各步驟
S201~S105‧‧‧本發明第二實施例的各步驟
101、201、301‧‧‧半導體基板(平台側壁下方結構)
102‧‧‧欲披覆塗佈式介電質材料之平台結構
103‧‧‧金屬
104‧‧‧介電質材料
105‧‧‧以PECVD、ECR-CVD或ALD等向成長之介電質材料
W107、W108‧‧‧絕緣材料105的厚度
202‧‧‧欲披覆塗佈式介電質材料之平台結構
203‧‧‧T型(上寛下窄)之平台側壁上方結構
204‧‧‧塗佈式介電質材料
302‧‧‧欲披覆塗佈式介電質材料之平台結構
303‧‧‧平台側壁上方結構
304‧‧‧塗佈式介電質材料
401‧‧‧次集極平台(包含次集極結構及基板)
402‧‧‧基極平台(包含基極與集極結構)
403‧‧‧射極平台(包含射極與射極接觸層結構)
404‧‧‧射極金屬
405‧‧‧基極金屬
406‧‧‧光阻
407‧‧‧以PECVD、ECR-CVD或ALD等向成長之介電質材料
408‧‧‧塗佈式介電質材料
501‧‧‧水平式高速電晶體基板
502‧‧‧T-型閘極金屬
503‧‧‧塗佈式介電質材料
504‧‧‧以PECVD、ECR-CVD或ALD等向成長之介電質材料
505‧‧‧自我對準形成之源(汲)極金屬
第1A圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。
第1B圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S101的示意圖。
第1C圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S102的示意圖。
第1D圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S104的
示意圖。
第1E圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S105的示意圖。
第1F圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S106的示意圖。
第2A圖繪示為本發明第二實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。
第2B圖繪示為本發明第二實施例的介電質材料形成平台側壁的半導體製造方法之步驟S201的示意圖。
第2C圖繪示為本發明第二實施例的介電質材料形成平台側壁的半導體製造方法之步驟S203的示意圖。
第2D圖繪示為本發明第二實施例的介電質材料形成平台側壁的半導體製造方法之步驟S205的示意圖。
第3A圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。
第3B圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之步驟S301的示意圖。
第3C圖繪示為本發明第三實施例的介
電質材料形成平台側壁的半導體製造方法之步驟S302的示意圖。
第3D圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之步驟S303的示意圖。
第3E圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之步驟S305的示意圖。
第4A圖繪示為本發明第四實施例所欲形成介電質材料平台側壁的半導體元件之結構圖。
第4B圖繪示為利用先前技術的電漿輔助化學氣相沈積對第4A圖的半導體元件進行填補縫隙的結果示意圖。
第4C圖繪示為利用先前技術的電漿輔助化學氣相沈積對第4A圖的半導體元件進行填補縫隙的結果示意圖。
第4D圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。
第4E圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S401的示意圖。
第4F圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S403的示意圖。
第4G圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S404的示意圖。
第4H圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S405的示意圖。
第4I圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S406的示意圖。
第5A圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。
第5B圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S501的示意圖。
第5C圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S502~步驟S504的示意圖。
第5D圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S505的示意圖。
第5E圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S506的示意圖。
第5F圖繪示為本發明第五實施例的介
電質材料形成平台側壁的半導體製造方法之步驟S507的示意圖。
第1A圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。請參考第1圖，此介電質材料形成平台側壁的半導體製造方法包括下列步驟：
步驟S101：在一半導體基板上，配置一物件。請參考第1B圖，第1B圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S101的示意圖。如1B圖所示，標號101表示半導體基板；標號102表示欲披覆塗佈式介電質材料之平台結構；標號103表示不受離子轟子影響之結構，一般來說，此元件103可以是金屬、高摻雜的半導體或是介電質，為了方便說明，以下以金屬做舉例。一般來說，欲披覆塗佈式介電質材料之平台結構102特別可以被視為摻雜較低的半導體、本質半導體或能帶能隙較小的半導體...等較易受到離子轟擊或表面復合速率較高之半導體材料。由於先前的電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)...等等製程很容易造成較為本質的
半導體或摻雜較低的半導體的元件破壞，導致漏電流增加等缺陷，因此，利用以下製程步驟，可以完全的解決這樣的問題。
步驟S102：進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料。請參考第1C圖，第1C圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S102的示意圖。如1C圖所示，由於旋轉塗抹製程所使用的介電質材料104係苯並環丁烯(Bencocyclobutene，BCB)、聚亞醯胺(Polyimide，PI)或旋塗式玻璃(Spin On Glass，SOG)等材料，這些材料的特徵就是，不會與半導體產生化學反應，並且不會影響半導體的摻雜，且易於實行。
步驟S103：進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料。在塗抹之後，必須要先把上述液態塗佈式介電質進行烘乾成形，使上述液態塗佈式介電質材料變為固態介電質材料。
步驟S104：進行一第一乾蝕刻製程，用以去除上述乾燥介電質材料之一部分，使上述物件的金屬部分(或不受離子轟子影響之結構)露出。請參考第1D圖，第1D圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S104的示意圖。如1D圖所示，對烘乾後的基板進行乾蝕刻之後，會讓乾燥介電質材料104下降，讓上述物件的金屬部分(或不受離子轟子影響之結構)裸露。
步驟S105：進行一沈積製程，用以對上述物件的金屬部分(或不受離子轟子影響之結構)進行絕緣披覆。請參考第1E圖，第1E圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S105的示意圖。如1E圖所示，在此實施例中，沈積製程可以選用電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)或微波電漿觸媒輔助電子迴旋共振化學氣相沉積法(Electron Cyclotron Resonance CVD，ECR-CVD)，藉以成長絕緣材料105(SiO2或SiNx)，此成長的絕緣材料105(SiO2或SiNx)將會被用來做為蝕刻遮罩。
步驟S106：進行一第二乾蝕刻製程，以構成一具有平台側壁的半導體元件。請參考第1F圖，第1F圖繪示為本發明第一實施例的介電質材料形成平台側壁的半導體製造方法之步驟S106的示意圖。如1F圖所示，由於側壁上的絕緣材料105(SiO2或SiNx)的厚度遠大於其餘部分的絕緣材料105厚度，且由於介電質材料104之蝕刻速率較105快。因此，進行第二乾蝕刻製程之後，其餘的薄絕緣材料105以及介電質材料104會被移除，而側壁上面的絕緣材料105僅被移除一小部分，因此可利用絕緣材料105做為物件104之蝕刻光罩，使得乾蝕刻製程中不需要用到光罩來保護元件側壁，因而大大降低製造成
本。
由上述第一實施例可以看出，對於化學氣相沈積較為敏感的半導體102會被介電質材料104所包覆，因此，其內部的摻雜不會受到上述電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)或微波電漿觸媒輔助電子迴旋共振化學氣相沉積法(Electron Cyclotron Resonance CVD，ECR-CVD)的影響。換句話說，此製程可以避免對元件的傷害。
第2A圖繪示為本發明第二實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。第2B圖繪示為本發明第二實施例的介電質材料形成平台側壁的半導體製造方法之步驟S201的示意圖。請先參考第2B圖，在此第二實施例中，可以看到元件的結構是具有上寬下窄的類似英文字母『T』的形狀。由於形狀不同，在製程上，也會有所差異。
接下來，請回頭參考第2A圖，此介電質材料形成平台側壁的半導體製造方法包括下列步驟：
步驟S201：先在半導體201上方，形成一上寛下窄之T型元件。如第2B圖的標號203以及202所示。
步驟S203：進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料。請參考第2C圖，第2C圖繪示為本發明第二實施例的介電質材料形成平台側壁的半導體製造方法之步驟S203的示意圖。如第2C圖所示，同樣的，與上述步驟S102相同，由於旋轉塗抹製程所使用的介電質材料204係苯並環丁烯(Bencocyclobutene，BCB)、聚亞醯胺(Polyimide，PI)或旋塗式玻璃(Spin On Glass，SOG)等材料，這些材料的特徵就是，不會與半導體202產生化學反應，並且不會影響半導體202的摻雜，且易於實行。
步驟S204：進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料。由於此步驟係與上述步驟S103相同，故不予贅述。
步驟S205：進行一蝕刻製程，以構成一具有平台側壁的半導體元件。請參考第2D圖，第2D圖繪示為本發明第二實施例的介電質材料形成平台側壁的半導體製造方法之步驟S205的示意圖。如第2D圖所示，由於上述T型金屬203係屬於上寬下窄的結構，因此形成了自然的遮罩。因此，此製程便無須額外的光罩，直接進行蝕刻製程，便自然形成了第2D圖所示的介電質側壁204。
由上述第二實施例，所屬技術領域具有通常知識者可以看出，上寬下窄結構的金屬，最大的缺陷就是機械強度不足，因此容易導致元件倒塌。藉由本第二
實施例的製程，透過了液態介電質滲透的特性，加強了元件的平台側壁，也加強了元件的機械強度，使其不易倒塌。
第3A圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。第3B圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之步驟S301的示意圖。請先參考第3B圖，在此第三實施例中，可以看到元件的結構是一個金屬(或不受離子轟子影響之結構)303配置在一半導體302上方，且半導體302配置在半導體基板301上方，與第二實施例不同的是，第二實施例的金屬是具有上寬下窄的類似英文字母『T』的形狀，第三實施例則是以溼蝕刻方式，在填補介電質材料處形成底切。
接下來，請回頭參考第3A圖，此介電質材料形成平台側壁的半導體製造方法包括下列步驟：
步驟S301：先在摻雜過的半導體302上方，形成一金屬303。如第3B圖的標號303所示。
步驟S302：進行一溼蝕刻製程，定義出放置該金屬303的平台。請參考第3C圖，第3C圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之步驟S302的示意圖。如第3C圖所示，以溼蝕刻製程，讓半導體302形成平台並形成底切(Under Cut)結構。所屬技術領域具有通常知識者可以看出，此底切
(Under Cut)結構的半導體302已經被金屬303遮住，造成上寬下窄的情況。此上寬下窄的情況會使元件機械強度下降。溼蝕刻雖然會造成底切(Under Cut)結構的缺陷，然而，某些製程上，底切(Under Cut)結構其實會讓寄生電容變小，高頻響應更佳，且溼蝕刻成本低。
步驟S303：進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料。請參考第3D圖，第3D圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之步驟S303的示意圖。如第3D圖所示，同樣的，與上述步驟S102相同，由於旋轉塗抹製程所使用的介電質材料304係苯並環丁烯(Bencocyclobutene，BCB)、聚亞醯胺(Polyimide，PI)或旋塗式玻璃(Spin On Glass，SOG)等材料，這些材料的特徵就是，不會與半導體302產生化學反應，並且不會影響半導體302的摻雜，且易於實行。
步驟S304：進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料。由於此步驟係與上述步驟S103、步驟S204相同，故不予贅述。
步驟S305：進行一蝕刻製程，以構成一具有平台側壁的半導體元件。請參考第3E圖，第3E圖繪示為本發明第三實施例的介電質材料形成平台側壁的半導體製造方法之步驟S305的示意圖。如第3E圖所示，由於上述半導體302與金屬303構成了上寬下窄的結構，因此形成了自然的遮罩。因此，此製程便無須額外的光
罩，直接進行蝕刻製程，便自然形成了第3E圖所示的介電質側壁304。
由上述第三實施例，所屬技術領域具有通常知識者可以看出，上寬下窄結構的元件可以藉由旋塗的製程，加強元件的平台側壁，也加強了元件的機械強度，使其不易倒塌。
第4A圖繪示為本發明第四實施例所欲形成介電質材料平台側壁的半導體元件之結構圖。請參考第4A圖，此半導體元件係屬於異質接面雙極性電晶體。此異質接面雙極性電晶體包括半導體基板401、一基極平台402、一射極平台403、一射極金屬404、一基極金屬405。上述半導體基板401係屬於集極、次集極及緩沖層材料。基極平台402配置於半導體基板401的上方。射極平台403配置於基極平台402的上方。射極金屬404配置於射極平台403的上方，其中，射極金屬404的寬度大於射極平台403。基極金屬405配置於基極平台上方，並配置於射極平台的兩側，其中，基極金屬405的厚度小於射極平台403的厚度，且基極金屬405與射極平台403之間具有一預設固定距離(間隙)。另外，半導體基板401可以是矽基板、磷化銦基板或砷化銦鎵基板。
所屬技術領域具有通常知識者可以看出，上述第4A圖的元件係使用自我校准製程所製作出來
的異質接面雙極性電晶體，因此，射極金屬404的上方仍然披覆了基極金屬405，理論上，此披覆在射極金屬404上方的基極金屬405之厚度應該會與第一基極金屬與第二基極金屬405的厚度相同。在此圖式中，僅為了示意，因此並未繪示完全相同厚度。另外，所屬技術領域具有通常知識者應當瞭解，在製程操作上，仍有可能存在誤差導致厚度不均勻的情況，因此本發明不以此為限制。
第4B圖繪示為利用先前技術的電漿輔助化學氣相沈積對第4A圖的半導體元件進行填補縫隙的結果示意圖。第4C圖繪示為利用先前技術的電漿輔助化學氣相沈積對第4A圖的半導體元件進行填補縫隙的結果示意圖。請參考第4B圖，標號407係以電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)或原子層沉積(Atomic Layer Deposition,ALD)...等向成長之絕緣材料。所屬技術領域具有通常知識者應當可以看出，除了以原子層沉積技術外，其餘兩者成長之絕緣材料難以填補到上述縫隙中。
再者，請參考第4C圖，可以看到，藉由電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)...等技術，在基極金屬405與射極
平台403之間，會留下空隙。由於接下來的步驟，需要使用到濕蝕刻，去除基極平台402外側，以減低寄生電容效應。然而，濕蝕刻的液體將會滲透到上述基極金屬405與射極平台403之間的空隙中，破壞下方的基極平台402，導致元件損毀。
第4D圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。請參考第4D圖，此介電質材料形成平台側壁的半導體製造方法包括下列步驟：
步驟S401：進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料。請參考第4E圖，第4E圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S401的示意圖。如第4E圖所示，由於旋轉塗抹製程所使用的介電質材料408係苯並環丁烯(Bencocyclobutene，BCB)、聚亞醯胺(Polyimide，PI)或旋塗式玻璃(Spin On Glass，SOG)等材料，此種液體塗抹材料容易滲透到上述縫隙中，因此，可以填補上述基極金屬405與射極平台403之間的空隙。
步驟S402：進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料。由於此步驟係與上述步驟S103、步驟S204相同，故不予贅述。
步驟S403：進行一第一蝕刻製程。請參考第4F圖，第4F圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S403的示意
圖。如第4F圖所示，經由蝕刻後，上述射極金屬404將會裸露。
步驟S404：進行一沈積製程，用以對上述物件的金屬部分(或不受離子轟子影響之結構)進行絕緣披覆。請參考第4G圖，第4G圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S404的示意圖。如4G圖所示，在此實施例中，沈積製程可以選用電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)或微波電漿觸媒輔助電子迴旋共振化學氣相沉積法(Electron Cyclotron Resonance CVD，ECR-CVD)，藉以成長絕緣材料407(SiO2或SiNx)，此成長的絕緣材料407(SiO2或SiNx)將會被用來做為蝕刻遮罩。
步驟S405：進行一第二乾蝕刻製程。請參考第4H圖，第4H圖繪示為本發明第四實施例的介電質材料形成平台側壁的半導體製造方法之步驟S405的示意圖。如4H圖所示，由於側壁上的絕緣材料407(SiO2或SiNx)的厚度遠大於其餘部分的絕緣材料407厚度，因此，進行第二乾蝕刻製程時，其餘的薄絕緣材料407以及介電質材料408會被移除。
步驟S406：進行一濕蝕刻製程。請參考第4I圖，第4I圖繪示為本發明第四實施例的介電質材
料形成平台側壁的半導體製造方法之步驟S406的示意圖。如4I圖所示，進行完畢濕蝕刻製程後，基極平台402外側將會被移除，並構成底切(Under Cut)結構。此種底切(Under Cut)結構可以減低寄生電容效應，讓元件高頻響應更好。
第5A圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之流程圖。第5B圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S501的示意圖。請先參考第5B圖，在此第五實施例中，可以看到元件的結構類似第二實施例，是具有上寬下窄的類似英文字母『T』的形狀。此種元件係屬於高電子遷移率電晶體(High Electron Mobility Transistor，HEMT)的結構。其中，501為半導體基板，金屬502係屬於T形閘極金屬，其結構為上寬下窄結構，其包括一頭部金屬(Head)與一腳部金屬(Foot)，其中，頭部金屬與腳部金屬之比例為2：1~4：1以上，腳部金屬(Foot)主要是用來做閘極，頭部金屬(Head)則是用來做接觸(Contact)。所屬技術領域具有通常知識者可以看出，在極小線寬時，其機械強度不足容易導致金屬倒塌。
接下來，請參考第5A圖，此介電質材料形成平台側壁的半導體製造方法包括下列步驟：
步驟S501：在半導體基板上，形成一T形閘極金屬。如第5B圖所示。
步驟S502：進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料。
步驟S503：進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料。
步驟S504：進行一第一蝕刻製程。第5C圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S502~步驟S504的示意圖。請參考第5C圖，步驟S502的旋轉塗抹製程會把液態塗佈式介電質材料塗抹到高於T形閘極金屬，之後經過步驟S503的烘乾，再經過一次蝕刻，則會構成介電質材料503的小平台，如第5C圖所示。
步驟S505：進行一沈積製程。第5D圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S505的示意圖。請參考第5D圖，同樣的，沈積製程可以選用電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)或微波電漿觸媒輔助電子迴旋共振化學氣相沉積法(Electron Cyclotron Resonance CVD，ECR-CVD)，藉以成長絕緣材料504(SiO2或SiNx)，此成長的絕緣材料504(SiO2或SiNx)將會被用來做為蝕刻遮罩。
步驟S506：進行一第二蝕刻製程。請參考第5E圖，第5E圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S506的示意圖。如5E圖所示，由於側壁上的絕緣材料504(SiO2或SiNx)的厚度遠大於其餘部分的絕緣材料504厚度，因此，進行第二乾蝕刻製程時，其餘的薄絕緣材料504以及介電質材料503會被移除。
步驟S507：進行一自我對準製程，在T形閘極金屬的側邊形成源汲極金屬。請參考第5F圖，第5F圖繪示為本發明第五實施例的介電質材料形成平台側壁的半導體製造方法之步驟S507的示意圖。如5F圖所示，利用自我對準製程可以在平台側壁兩側形成源汲極金屬。此自我對準製程例如使用蒸鍍的方式。
所屬技術領域具有通常知識者可以看出，上述第5F圖的元件係使用自我校准製程所製作出來的高電子遷移率電晶體(High Electron Mobility Transistor，HEMT)，因此，T形閘極金屬502的上方仍然披覆了源(汲)極金屬505，理論上，此披覆在T形閘極金屬502上方的源(汲)極金屬505之厚度應該會與左右兩側的源(汲)極金屬505的厚度相同。在此圖式中，僅為了示意，因此並未繪示完全相同厚度。另外，所屬技術領域具有通常知識者應當瞭解，在製程操作上，仍有可能存在誤差導致厚度不均勻的情況，因此本發明不以此為限制。另外，步驟S507雖然使用自我校准製程，然所屬技
術領域具有通常知識者可以理解，本製程亦可採用一般光罩遮罩製程，如此，便不會在T形閘極金屬502的上方形成源(汲)極金屬505。其缺點在於成本較高，因此，本發明不以此為限制。
由上述第一實施例到第五實施例可以知道，本發明的製程所做出的元件，外觀上最大的特徵在於，半導體元件的邊牆(Sidewall)將會是由介電質材料所構成，例如苯並環丁烯(Bencocyclobutene，BCB)、聚亞醯胺(Polyimide，PI)或旋塗式玻璃(Spin On Glass，SOG)等材料。
綜上所述，本發明之精神是在於使用旋轉塗抹製程，以塗佈式介電材料塗佈於半導體試片後，以回蝕刻方式露出其上方之金屬物件，並於其上方物件形成一絕緣氧化層側壁(SiO2,SiNx)或延伸突出物，利用此一側壁或延伸突出物做為蝕刻遮罩，以非等向性蝕刻去除曝露的塗佈式介電材料即可於形成一由可塗佈式介電材料形成之平台側壁。藉由此製程，可以取代先前技術的沈積(Deposition)製程。避免元件不必要的損壞，並且加強元件的機械強度。
在較佳實施例之詳細說明中所提出之具體實施例僅用以方便說明本發明之技術內容，而非將本發明狹義地限制於上述實施例，在不超出本發明之精神及以下申請專利範圍之情況，所做之種種變化實施，皆屬於本發明之範圍。因此本發明之保護範圍當視後附之申請專
利範圍所界定者為準。
S101~S106‧‧‧本發明第一實施例的各步驟
Claims (19)
- 一種介電質材料形成平台側壁的半導體製造方法，包括：在一半導體基板上，配置一物件，其中，該物件具有一不受離子轟子影響之結構；進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料；進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料；進行一第一乾蝕刻製程，用以去除該乾燥介電質材料之一部分，使該物件的該不受離子轟子影響之結構露出；進行一沈積製程，用以對該物件的該不受離子轟子影響之結構進行絕緣披覆；以及進行一第二乾蝕刻製程，以構成一具有平台側壁的半導體元件。
- 如申請專利範圍第1項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一沈積製程的步驟包括：進行一電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)。
- 如申請專利範圍第1項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一沈積製程的步 驟包括：進行一感應式耦合電漿輔助化學氣相沉積(Inductively Coupled Plasma Chemical Vapour Deposition，ICP-CVD)。
- 如申請專利範圍第1項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一旋轉塗抹製程的液態塗佈式介電質材料包括：苯並環丁烯(Bencocyclobutene，BCB)。
- 如申請專利範圍第1項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一旋轉塗抹製程的液態塗佈式介電質材料包括：聚亞醯胺(Polyimide，PI)。
- 一種介電質材料形成平台側壁的半導體製造方法，包括：在一半導體基板上，配置一具有上寬下窄結構之物件；進行一旋轉塗抹製程，用以披覆一液態塗佈式介電質材料；進行一烘乾製程，使該液態塗佈式介電質材料成為一乾燥介電質材料；進行一蝕刻製程，以構成一具有平台側壁的半導體元 件。
- 如申請專利範圍第6項所記載之介電質材料形成平台側壁的半導體製造方法，其中，該物件具有一上寬下窄結構之金屬層，其中，該物件的形成步驟包括：形成一上寛下窄之T型具有底切之平台結構。
- 如申請專利範圍第7項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一蝕刻製程的步驟更包括：以非等向性蝕刻該乾燥介電質材料，形成平台側壁於該具有上寬下窄結構之物件。
- 如申請專利範圍第6項所記載之介電質材料形成平台側壁的半導體製造方法，其中，該物件的形成步驟包括：在一半導體參雜區上方形成一金屬層；以及以溼蝕刻方式形成平台並形成底切(Under Cut)結構。
- 如申請專利範圍第9項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一旋轉塗抹製程包括：塗佈該液態塗佈式介電質材料於半導體試片，使該液態塗佈式介電質材料滲透入上述底切結構的縫隙； 其中，進行一蝕刻製程的步驟更包括：以非等向性蝕刻該乾燥介電質材料，形成平台側壁於該具有上寬下窄結構之物件。
- 如申請專利範圍第6項所記載之介電質材料形成平台側壁的半導體製造方法，其中，該物件係一異質接面雙極性電晶體，包括：該半導體基板，包括次集極材料，其中，上述次集極材料包括集極、次集極及應力緩衝層；一基極平台，配置於該半導體基板上方；一射極平台，配置於該基極平台上方；一射極金屬，配置於射極平台的上方，其中，該射極金屬的寬度大於該射極平台；一基極金屬，配置於該基極平台上方，並配置於該射極平台的其中一側，其中，該基極金屬的厚度小於該射極平台的厚度，且該基極金屬與該射極平台之間具有一第一預設固定距離。
- 如申請專利範圍第11項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一旋轉塗抹製程包括：塗佈該液態塗佈式介電質材料於半導體試片，使該液態塗佈式介電質材料滲透入上述射極平台與該基極金屬之間的縫隙。
- 如申請專利範圍第11項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一蝕刻製程後，更包括：進行一沈積製程，用以對該物件的金屬部分(或不受離子轟子影響之結構)進行絕緣披覆；進行一第二蝕刻製程，去除上述沈積製程的絕緣披覆以及多餘的上述乾燥介電質材料；以及進行一第三蝕刻製程，移除該基極金屬外側的該基極平台。
- 如申請專利範圍第11項所記載之介電質材料形成平台側壁的半導體製造方法，其中，該半導體基板包括：矽基板、磷化銦基板或砷化銦鎵基板。
- 如申請專利範圍第6項所記載之介電質材料形成平台側壁的半導體製造方法，其中，該物件係一高電子遷移率電晶體(High Electron Mobility Transistor)，包括：一T形閘極金屬，配置於該半導體基板上，其結構為上寬下窄結構，其包括一頭部金屬與一腳部金屬。
- 如申請專利範圍第15項所記載之介電質材料形成平台側壁的半導體製造方法，其中，進行一蝕刻製程後，更包括： 進行一沈積製程，用以對該物件的金屬部分(或不受離子轟子影響之結構)進行絕緣披覆；進行一第二蝕刻製程，去除上述沈積製程的絕緣披覆以及多餘的上述乾燥介電質材料；以及進行一自我對準製程，在T形閘極金屬的側邊形成源汲極金屬。
- 一種半導體元件，包括：一半導體基板(substrate)；一物件，配置於該半導體基板上；以及一介電質材料，配置於該物件的側邊。
- 如申請專利範圍第17項所記載之半導體元件，其中，該物件係一異質接面雙極性電晶體，包括：該半導體基板，包括集極、次集極及緩衝層材料；一基極平台，配置於該半導體基板上方；一射極平台，配置於該基極平台上方；一射極金屬，配置於射極平台的上方，其中，該射極金屬的寬度大於、等於射極平台；以及一基極金屬，配置於該基極平台上方，並配置於該射極平台的其中一側，其中，該基極金屬的厚度小於該射極平台的厚度，且該基極金屬與該射極平台之間具有一第一預設固定距離，其中，該介電質材料配置於該射極金屬與該基極平台 之間，且該介電質材料配置於該基極金屬與該射極平台之間。
- 如申請專利範圍第17項所記載之半導體元件，其中，，該物件係一高電子遷移率電晶體(High Electron Mobility Transistor)，包括：一T形閘極金屬，配置於該半導體基板上，其結構為上寬下窄結構，其包括一頭部金屬與一腳部金屬，其中，該頭部金屬與該腳部金屬之比例為4：1以上；一第一源汲極金屬，配置於該半導體基板上，且配置於該T形閘極金屬的一側；以及一第二源汲極金屬，配置於該半導體基板上，且配置於該T形閘極金屬的另一側；其中，該介電質材料配置於該T形閘極金屬的該頭部金屬與該半導體基板之間，且該介電質材料配置於該第一源汲極金屬與該T形閘極金屬的該腳部金屬之間，且該介電質材料配置於該第二源汲極金屬與該T形閘極金屬的該腳部金屬之間。
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