CN106601674B - 半导体晶体管金属栅的集成工艺方法 - Google Patents
半导体晶体管金属栅的集成工艺方法 Download PDFInfo
- Publication number
- CN106601674B CN106601674B CN201510661889.2A CN201510661889A CN106601674B CN 106601674 B CN106601674 B CN 106601674B CN 201510661889 A CN201510661889 A CN 201510661889A CN 106601674 B CN106601674 B CN 106601674B
- Authority
- CN
- China
- Prior art keywords
- gate
- layer
- grid
- device area
- material layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 31
- 239000002184 metal Substances 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 109
- 239000000463 material Substances 0.000 claims description 92
- 238000005516 engineering process Methods 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 14
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910000765 intermetallic Inorganic materials 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 4
- 229910052761 rare earth metal Inorganic materials 0.000 claims description 3
- 150000002910 rare earth metals Chemical class 0.000 claims description 3
- 230000008021 deposition Effects 0.000 abstract description 4
- 238000000231 atomic layer deposition Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000005240 physical vapour deposition Methods 0.000 description 9
- 229910010038 TiAl Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H01L21/8234—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H01L29/495—
-
- H01L29/4966—
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种半导体晶体管金属栅的集成工艺方法，采用多次沉积和剥离工艺，在不同器件区域形成了具有各种功函数的栅极叠层，各个栅极的功函数可以依照设计需求而定制，使得MOSFET的阈值电压可以按需调制；同时，本发明的方法与传统工艺完全兼容，在未大幅增加工艺复杂程度的前提下，能够简便、有效地制造具有各种功函数栅极的MOSFET器件。
Description
技术领域
本发明涉及半导体器件制造方法领域，具体而言，涉及一种半导体晶体管金属栅的集成工艺方法。
背景技术
随着CMOS器件特征尺寸缩小，高K栅介质/金属栅(HKMG)工艺成为MOSFET器件制造中的关键技术。而HKMG的金属栅叠层结构的制备以及其有效功函数调节是目前业内的技术难点。尤其是对于全耗尽器件而言，由于器件衬底掺杂通常处于全耗尽状态，MOSFET器件的阈值调节问题更依赖于对于金属栅功函数的调制。
因此，需要提供一种新的半导体晶体管金属栅集成工艺方法，以更加简便和有效的方法形成多个具有不同功函数的栅极。
发明内容
本发明提出了一种半导体晶体管金属栅集成工艺方法，采用了连续的剥离工艺，在不同器件区域，获得具有不同功函数的栅极，能够简便、有效地制造具有不同功函数栅极的MOSFET器件。
本发明提供了一种半导体器件制造方法，包括如下步骤：
提供衬底；
形成在所述衬底上的多个器件区域，其中至少包括第一器件区域，第二器件区域和第三器件区域；
在多个器件区域分别形成源漏区域和虚设栅极堆栈；
全面性沉积层间介质层，并通过平坦化工艺处理暴露出所述虚设栅极堆栈的顶面；
去除所述虚设栅极堆栈，形成栅极凹槽；
沉积高K栅极绝缘层和第一栅极材料层；
形成图案化的第一光刻胶层，其仅暴露出所述第一器件区域；
沉积第二栅极材料层，通过剥离工艺移除所述第一光刻胶层及位于其上的所述第二栅极材料层，使所述第二栅极材料层仅位于所述第一器件区域；
形成图案化的第二光刻胶层，其仅暴露出所述第一器件区域和所述第二器件区域；
沉积第三栅极材料层，通过剥离工艺移除所述第二光刻胶层及位于其上的所述第三栅极材料层，使所述第二栅极材料层仅位于所述第一器件区域和所述第二器件区域；
沉积第四栅极材料层，并进行平坦化工艺处理，使所述第一栅极材料层、第二栅极材料层、第三栅极材料层和第四栅极材料层仅位于所述栅极凹槽之中。
根据本发明的一个方面，所述第一栅极材料层、第二栅极材料层、第三栅极材料层和第四栅极材料层的材料为金属、合金或金属化合物，各自具有单层或者多层结构。
根据本发明的一个方面，所述高K栅极绝缘层选自以下材料之一或其组合构成的一层或多层：Hf氧化物，Hf基多元氧化物和稀土基多元氧化物；优选为HfO2、HfAlON、HfLaON、HfSiON、CeO2-HfO2、LaLuO3。
根据本发明的一个方面，各个栅极材料层为相同或者不同的材料。
本发明的优点在于：在半导体晶体管金属栅的集成工艺方法中，采用多次沉积和剥离工艺，在不同器件区域形成了具有各种功函数的栅极，各个栅极的功函数可以依照设计需求而定制，使得MOSFET的阈值电压可以按需调制；同时，本发明的方法与传统工艺完全兼容，在未大幅增加工艺复杂程度的前提下，能够简便、有效地制造具有各种功函数栅极的MOSFET器件。
附图说明
图1-10本发明提供的半导体制造方法的流程示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，具体而言，涉及一种半导体晶体管金属栅的集成工艺方法。下面，参见说明书附图，将详细描述本发明提供的半导体器件制造方法。
首先，参见图1，提供衬底1，在衬底1上形成至少包括第一器件区域100，第二器件区域200和第三器件区域300的多个器件区域。其中，各个器件区域由隔离结构2电性隔离。在本发明的一个实施例中，衬底1为体硅衬底；此外，衬底1还可以采用SOI衬底，锗衬底，锗硅(SiGe)衬底，化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)等，可以依据器件用途进行选择。隔离结构2例如是STI结构，填充材料包括但不限于SiO2等。
接着，参见图2，在多个器件区域分别形成源漏区域5和虚设栅极堆栈。其中，虚设栅极堆栈优选地包括虚设栅极绝缘层3和虚设栅极4。
参见图3，全面性沉积层间介质层，并通过平坦化工艺处理暴露出虚设栅极堆栈的顶面。层间介质层优选地包括多层介质层，如图3中所示的第一介质层6和第二介质层7，材料优选为SiO2、SiON、Si3N4等。其中，位于底层的第一介质层6优选采用SiO2，厚度为4～10埃。
接着，参见图4，去除虚设栅极堆栈，形成栅极凹槽；之后，沉积高K栅极绝缘层8。经由之前通过平坦化工艺暴露出的虚设栅极堆栈的顶面，可以去除包括虚设栅极4和虚设栅极绝缘层3在内的虚设栅极堆栈，以形成栅极凹槽。之后，全面性沉积高K栅极绝缘层8，其材料优选为Hf氧化物，例如HfO2，厚度优选为15～40埃；可选地，高K栅极绝缘层8的材料为Hf基多元氧化物和稀土基多元氧化物，例如：HfAlON、HfLaON、HfSiON、CeO2-HfO2化合物、LaLuO3等等。高K栅极绝缘层8采用原子层淀积(ALD)、化学气相淀积(CVD)或者物理气相淀积(PVD)等方法制备。
接着，参见图5，在高K栅极绝缘层8之上，沉积第一栅极材料层9。第一栅极材料层9为金属、合金或金属化合物，具有单层或者多层结构，优选为TiN、TaN等金属氮化物或者TiAl、W等金属栅材料，采用原子层淀积(ALD)、化学气相淀积(CVD)或者物理气相淀积(PVD)等方法制备。
接着，参见图6，首先，形成图案化的第一光刻胶层10，其仅暴露出第一器件区域100，而将其它器件区域覆盖；接着，沉积第二栅极材料层11。第二栅极材料层11为金属、合金或金属化合物，具有单层或者多层结构，优选为TiN、TaN等金属氮化物或者TiAl、W等金属栅材料，采用原子层淀积(ALD)、化学气相淀积(CVD)或者物理气相淀积(PVD)等方法制备。
参见图7，通过剥离工艺移除第一光刻胶层10及位于其上的第二栅极材料层11，使第二栅极材料层11仅位于第一器件区域100。
接着，参见图8，形成图案化的第二光刻胶层12，其仅暴露出第一器件区域100和第二器件区域200，而将其它器件区域覆盖；接着，沉积第三栅极材料层13。第三栅极材料层13为金属、合金或金属化合物，具有单层或者多层结构，优选为TiN、TaN等金属氮化物或者TiAl、W等金属栅材料，采用原子层淀积(ALD)、化学气相淀积(CVD)或者物理气相淀积(PVD)等方法制备。
参见图9，通过剥离工艺移除第二光刻胶层12及位于其上的第三栅极材料层13，使第二栅极材料层13仅位于第一器件区域100和第二器件区域200。
接着，参见图10，沉积第四栅极材料层14，并进行平坦化工艺处理，使第一栅极材料层9、第二栅极材料层11、第三栅极材料层13和第四栅极材料层14仅位于栅极凹槽之中，从而形成了各个器件区域的栅极。第四栅极材料层14为金属、合金或金属化合物，具有单层或者多层结构，优选为TiN、TaN等金属氮化物或者TiAl、W等金属栅材料，采用原子层淀积(ALD)、化学气相淀积(CVD)或者物理气相淀积(PVD)等方法制备。
在上述工序基础上，各个器件区域的金属栅极得以形成。在第一器件区域100，器件的金属栅极由第一栅极材料层9、第二栅极材料层11、第三栅极材料层13和第四栅极材料层14组成；在第二器件区域200，器件的金属栅极由第一栅极材料层9、第三栅极材料层13和第四栅极材料层14组成；在第三器件区域300，器件的金属栅极由第一栅极材料层9和第四栅极材料层14组成。由此可见，第一器件区域100、第二器件区域200、第三器件区域300各自具有不同的栅极组成。通过调整各个栅极材料层的具体参数，如材料组成、厚度等，可以方便地调整各个器件区域的栅极功函数，以获得期望的器件性能，各个栅极材料层可以为相同或者不同材料。衬底1中的多个器件区域可以具有相同或者不同的栅极功函数。另外，虽然在图示的实施例中，在三个不同的器件区域形成了不同的栅极组合，本发明的方法还可以用于其它数量的不同器件区域形成不同栅极组合。在形成更多个器件区域的不同栅极时，仅需要增加不同的图案化光刻胶层数目和栅极材料层沉积的次数，并不会引入新型的复杂工艺。同时，通过设置各个图案化光刻胶层的覆盖区域和暴露区域，本发明能够在不同的器件区域获得各种不同的栅极材料组合，例如，在图示的实施例中，第二器件区域200中器件的金属栅极由第一栅极材料层9、第三栅极材料层13和第四栅极材料层14组成，通过改变第一光刻胶层10和第二光刻胶层12的图案，使第一光刻胶层10额外地暴露出第二器件区域200，而使第二光刻胶层12额外地覆盖第二器件区域200，那么，在第二器件区域200中，器件金属栅极则将由第一栅极材料层9、第二栅极材料层11和第四栅极材料层14组成。这样的方法能够赋予设计人员更大的自由度以获得所需要的栅极功函数，并且针对不同的器件区域进行更为精确地控制。
以上，本发明的半导体器件制造方法已得到说明。在本发明的方法中，采用多次沉积和剥离工艺，在不同器件区域形成了具有各种功函数的栅极，各个栅极的功函数可以依照设计需求而定制，使得MOSFET的阈值电压可以按需调制；同时，本发明的方法与传统工艺完全兼容，在未大幅增加工艺复杂程度的前提下，能够简便、有效地制造具有各种功函数栅极的MOSFET器件。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构和/或工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (5)
1.一种半导体器件制造方法，其特征在于包括如下步骤：
提供衬底；
形成在所述衬底上的多个器件区域，其中至少包括第一器件区域，第二器件区域和第三器件区域；
在多个器件区域分别形成源漏区域和虚设栅极堆栈；
全面性沉积层间介质层，并通过平坦化工艺处理暴露出所述虚设栅极堆栈的顶面；
去除所述虚设栅极堆栈，形成栅极凹槽；
沉积高K栅极绝缘层和第一栅极材料层；
形成图案化的第一光刻胶层，其仅暴露出所述第一器件区域；
沉积第二栅极材料层，通过剥离工艺移除所述第一光刻胶层及位于其上的所述第二栅极材料层，使所述第二栅极材料层仅位于所述第一器件区域；
形成图案化的第二光刻胶层，其仅暴露出所述第一器件区域和所述第二器件区域；
沉积第三栅极材料层，通过剥离工艺移除所述第二光刻胶层及位于其上的所述第三栅极材料层，使所述第三栅极材料层仅位于所述第一器件区域和所述第二器件区域；
沉积第四栅极材料层，并进行平坦化工艺处理，使所述第一栅极材料层、第二栅极材料层、第三栅极材料层和第四栅极材料层仅位于所述栅极凹槽之中。
2.根据权利要求1所述的方法，其特征在于，所述第一栅极材料层、第二栅极材料层、第三栅极材料层和第四栅极材料层的材料为金属、合金或金属化合物，各自具有单层或者多层结构。
3.根据权利要求1所述的方法，其特征在于，所述高K栅极绝缘层选自以下材料之一或其组合构成的一层或多层：Hf氧化物，Hf基多元氧化物和稀土基多元氧化物。
4.根据权利要求1所述的方法，其特征在于，所述高K栅极绝缘层选自以下材料之一或其组合构成的一层或多层：HfO2、HfAlON、HfLaON、HfSiON、CeO2-HfO2、LaLuO3。
5.根据权利要求1或2所述的方法，其特征在于，各个栅极材料层为相同或者不同的材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510661889.2A CN106601674B (zh) | 2015-10-14 | 2015-10-14 | 半导体晶体管金属栅的集成工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510661889.2A CN106601674B (zh) | 2015-10-14 | 2015-10-14 | 半导体晶体管金属栅的集成工艺方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106601674A CN106601674A (zh) | 2017-04-26 |
| CN106601674B true CN106601674B (zh) | 2019-08-06 |
Family
ID=58552907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510661889.2A Active CN106601674B (zh) | 2015-10-14 | 2015-10-14 | 半导体晶体管金属栅的集成工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106601674B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100124818A1 (en) * | 2008-11-14 | 2010-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabricating high-k/metal gate devices in a gate last process |
| US20120043593A1 (en) * | 2010-08-19 | 2012-02-23 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor Device Structure and Method for Manufacturing the same |
| US20130210237A1 (en) * | 2012-02-09 | 2013-08-15 | United Microelectronics Corp. | Photoresist removal method and patterning process utilizing the same |
| CN103378156A (zh) * | 2012-04-26 | 2013-10-30 | 台湾积体电路制造股份有限公司 | 具有替换沟道的多栅极器件及其形成方法 |
-
2015
- 2015-10-14 CN CN201510661889.2A patent/CN106601674B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100124818A1 (en) * | 2008-11-14 | 2010-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabricating high-k/metal gate devices in a gate last process |
| US20120043593A1 (en) * | 2010-08-19 | 2012-02-23 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor Device Structure and Method for Manufacturing the same |
| US20130210237A1 (en) * | 2012-02-09 | 2013-08-15 | United Microelectronics Corp. | Photoresist removal method and patterning process utilizing the same |
| CN103378156A (zh) * | 2012-04-26 | 2013-10-30 | 台湾积体电路制造股份有限公司 | 具有替换沟道的多栅极器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106601674A (zh) | 2017-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106941096B (zh) | 具有金属栅电极的半导体器件及其制造方法 | |
| CN108074983A (zh) | 多栅极半导体器件及其制造方法 | |
| JP5401159B2 (ja) | 二重仕事関数半導体デバイスおよびその製造方法 | |
| US8420473B2 (en) | Replacement gate devices with barrier metal for simultaneous processing | |
| US8410555B2 (en) | CMOSFET device with controlled threshold voltage and method of fabricating the same | |
| CN106158860B (zh) | 半导体结构及其制造方法 | |
| US20160093704A1 (en) | Method for creating self-aligned transistor contacts | |
| CN104347411B (zh) | 金属栅电极等效功函数调节方法 | |
| CN106601606B (zh) | Nmos器件、半导体装置及其制造方法 | |
| US20130105906A1 (en) | CMOS Device Having Dual Metal Gates and Method of Manufacturing the Same | |
| KR20130135698A (ko) | 반도체 장치 및 반도체 장치를 형성하는 방법 | |
| CN101606240A (zh) | 具有双外延沟道和自对准接点的cmos器件 | |
| CN108292681A (zh) | 垂直晶体管的可变栅极长度 | |
| CN107689398A (zh) | 半导体器件及其制造方法 | |
| CN104867967A (zh) | 半导体器件及其制造方法 | |
| CN102468221A (zh) | 采用后栅工艺制备cmos器件中接触孔的方法 | |
| CN107689355A (zh) | 半导体器件和方法 | |
| CN102386085A (zh) | 一种用于后栅工艺的平坦化方法及其器件结构 | |
| CN107305866A (zh) | 半导体元件及其制作方法 | |
| CN107689395A (zh) | 半导体器件和方法 | |
| US20160365451A1 (en) | Devices and methods of forming unmerged epitaxy for finfet device | |
| KR101484430B1 (ko) | 다중 게이트 트랜지스터 | |
| CN109216177A (zh) | 栅极结构及其方法 | |
| CN108122742A (zh) | 半导体装置结构的制造方法 | |
| CN108475639A (zh) | 具有带可调功函数的栅叠层的半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |