JP5401159B2 - 二重仕事関数半導体デバイスおよびその製造方法 - Google Patents

二重仕事関数半導体デバイスおよびその製造方法 Download PDF

Info

Publication number
JP5401159B2
JP5401159B2 JP2009104311A JP2009104311A JP5401159B2 JP 5401159 B2 JP5401159 B2 JP 5401159B2 JP 2009104311 A JP2009104311 A JP 2009104311A JP 2009104311 A JP2009104311 A JP 2009104311A JP 5401159 B2 JP5401159 B2 JP 5401159B2
Authority
JP
Japan
Prior art keywords
gate electrode
work function
layer
electrode layer
metal gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009104311A
Other languages
English (en)
Other versions
JP2009290200A (ja
Inventor
チャン・ショウ−ゼン
ユ・ホンユ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC, Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2009290200A publication Critical patent/JP2009290200A/ja
Application granted granted Critical
Publication of JP5401159B2 publication Critical patent/JP5401159B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、一般には、半導体デバイスの製造方法に関し、特に、金属ゲート電極を備えたゲートスタックを有するＣＭＯＳデバイスの製造方法および、これで製作されるＣＭＯＳデバイスに関する。
今日まで、半導体産業は、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の幾何寸法のスケーリングによって活発な状態である。二酸化シリコン（ＳｉＯ２）をゲート誘電体として、多結晶シリコン(poly-Si)をゲート材料として用いる従来のＭＯＳＦＥＴ技術では、１００ｎｍまたはそれ以下にスケールダウンした場合、多くの問題が発生する。
ゲート誘電体の厚さが減少すると、ゲート直接トンネル電流の指数関数的な増加が生ずる。４５ｎｍテクノロジーノード超についてこの問題を解決する１つの手法は、ゲート誘電体として、いわゆる高誘電率(high-k)誘電体の導入である。高誘電率(high-k)誘電体は、ＳｉＯ２の誘電定数より大きい誘電定数（ｋ）、即ち、ｋ＞３．９を示す誘電体である。高誘電率(high-k)誘電体は、より大きな物理厚さ（ＳｉＯ２と比べて）を可能にし、より薄いＳｉＯ２層で得られるものと同じ実効静電容量が得られる。より大きな物理厚さの高誘電率(high-k)材料は、ゲート漏れ電流を減少させる。
２ｎｍ未満のＳｉＯ２酸化物厚さでは、ポリシリコン(poly-Si)空乏効果は、ポリＳｉゲートで支配的であることからスタートする。この問題の解決法は、ゲート材料として、金属の導入である。金属ゲートの利点は、ポリシリコン空乏効果の排除、極めて低い抵抗、可能性あるドーパント侵入がないこと、高誘電率(high-k)誘電体とのより良好な適合性である。
金属ゲートを導入することによって、ＭＯＳＦＥＴの閾値電圧は、金属の仕事関数によって制御されるようになる。金属ゲート電極に関して、ＮＭＯＳとＰＭＯＳとで異なる仕事関数が必要になるため、仕事関数の調整は単純明快なものではない。このことは、ｎ−ＭＯＳＦＥＴについて機能する（ｎ型）金属（ポリＳｉと置換）（即ち、好ましくは、約３．９ｅＶ〜約４．２ｅＶの仕事関数）および、ｐ−ＭＯＳＦＥＴについて機能する（ｐ型）金属（即ち、好ましくは、約４．９ｅＶ〜約５．２ｅＶの仕事関数）を必要とする。ポリシリコンゲート電極の仕事関数は、イオン注入(implantation)によって調整可能であるが、金属ゲート電極の仕事関数は、容易に変化しない材料の性質である。
新たなゲート材料、例えば、金属ゲート電極と組み合わせた高誘電率(high-k)誘電体などの導入は、簡単ではない。エッチングや剥ぎ取り(strip)など、従来のゲート第１製造処理ステップにおいて問題が生ずることがあるためである。従って、相補型金属−酸化物−半導体デバイス（ＣＭＯＳ）における高誘電率(high-k)ゲート誘電体と金属ゲート誘電体との集積化では、新たな代替物を処理フローに導入する必要がある。ＣＭＯＳデバイスにおける金属ゲートと高誘電率(high-k)誘電体との集積化のための最新の先行技術において利用できる可能性があるが、高誘電率(high-k)／金属半導体デバイスのために簡単化した集積機構、より具体的には、簡単化した二重金属二重誘電体（ＤＭＤＤ）集積機構のニーズが存在する。
１つの発明態様は、二重仕事関数半導体デバイスに関するものであり、該デバイスは、半導体基板と、半導体基板の第１領域にあって、第１ゲートスタックを含む第１トランジスタと、半導体基板の第２領域にあって、第２ゲートスタックを含む第２トランジスタとを備え、
第１ゲートスタックは、第１実効仕事関数を有し、第２ゲートスタックは、第１実効仕事関数とは異なる第２実効仕事関数を有し、
第１ゲートスタックは、第２ゲート誘電体キャップ層の上にある第２金属ゲート電極を備え、第２ゲート誘電体キャップ層はバリア金属ゲート電極の上にあり、バリア金属ゲート電極は第１金属ゲート電極層の上にあり、第１金属ゲート電極層はゲート誘電体ホスト層の上にあり、ゲート誘電体ホスト層は第１ゲート誘電体キャップ層の上にあり、第１ゲート誘電体キャップ層は第１領域において半導体基板の上にあり、
第２ゲートスタックは、第２ゲート誘電体キャップ層の上にある第２金属ゲート電極を備え、第２ゲート誘電体キャップ層は第１金属ゲート電極の上にあり、第１金属ゲート電極はゲート誘電体ホスト層の上にあり、ゲート誘電体ホスト層は第２領域において半導体基板の上にあり、
第１および第２ゲートスタックの第２金属ゲート電極層は、第１および第２ゲートスタックの第１金属ゲート電極層と同じ金属組成からなる。
本発明の第１態様の実施形態によれば、第１ゲートスタックの第１金属ゲート電極層、バリア金属ゲート電極層および第１ゲート誘電体キャップ層は、第１ゲートスタックの第１実効仕事関数を調整するように選択される。
本発明の第１態様の他の実施形態によれば、第２ゲートスタックの第１金属ゲート電極層、第２ゲート電極層および第２ゲート誘電体キャップ層は、第２ゲートスタックの第２実効仕事関数を調整するように選択される。
本発明の第１態様の他の実施形態によれば、第１実効仕事関数は、第２実効仕事関数より大きい。好ましくは、第１ゲートスタックの第１実効仕事関数は、４．９ｅＶ〜５．５ｅＶの範囲である。第２実効仕事関数は、好ましくは、３．９ｅＶ〜４．５ｅＶの範囲である。第１トランジスタは、好ましくは、ＰＭＯＳトランジスタである。第２トランジスタは、好ましくは、ＮＭＯＳトランジスタである。
本発明の第１態様の他の実施形態によれば、第１ゲート誘電体キャップ層は、Ａｌベースの誘電体である。より具体的には、第１ゲート誘電体キャップ層は、ＡｌＯ，ＡｌＮ，ＡｌＯＮおよびこれらの混合物からなるグループから選択される。
本発明の第１態様の他の実施形態によれば、第２ゲート誘電体キャップ層は、ランタン系列ベースの誘電体である。より具体的には、第２ゲート誘電体キャップ層は、ＤｙＯ，ＬａＯ，ＧｄＯ，ＥｒＯおよびこれらの混合物からなるグループから選択される。
本発明の第１態様の他の実施形態によれば、バリア金属ゲート電極層は、ＴｉＮを含む。代替として、バリア金属ゲート電極層は、ＴａＮを含んでもよい。
本発明の第１態様の他の実施形態によれば、第１金属ゲート電極層および第２金属ゲート電極層は、ＴａｘＣｙ（ｘ，ｙの実数値は０＜ｘ，ｙ＜１）からなるグループから選択される材料を含む。
本発明の第１態様の他の実施形態によれば、第１金属ゲート電極層および第２金属ゲート電極層は、ＴａｘＣｙＮｚＯｗ（ｘ，ｙ，ｚ，ｗの実数値は０＜ｘ，ｙ，ｚ，ｗ＜１）を含む。
本発明の第１態様の他の実施形態によれば、ゲート誘電体ホスト層は、ＳｉＯ２，ＳｉＯＮ，ＨｆＯ２，ＺｒＯ２およびこれらの混合物からなるグループから選択される。
第１態様の好ましい実施形態によれば、第１ゲート誘電体キャップ層は、ＡｌＯ，ＡｌＮ，ＡｌＯＮおよびこれらの混合物からなるグループから選択され、第２ゲート誘電体キャップ層は、ＤｙＯ，ＬａＯ，ＧｄＯ，ＥｒＯおよびこれらの混合物からなるグループから選択され、第１金属ゲート電極層および第２金属ゲート電極層は、ＴａｘＣｙ（ｘ，ｙの実数値は０＜ｘ，ｙ＜１）からなるグループから選択される材料を含み、バリア金属ゲート電極層は、ＴｉＮを含む。
本発明の第２の発明態様は、二重仕事関数半導体デバイスを形成する方法に関するものであり、該方法は、半導体基板に第１領域および第２領域を設けることと、
第１実効仕事関数を有する第１ゲートスタックを第１領域に形成し、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタックを第２領域に形成することとを含み、
第１ゲート誘電体キャップ層を第１領域に形成するステップ、
ゲート誘電体層を第１領域および第２領域に形成して、第１領域においてゲート誘電体層を第１ゲート誘電体キャップ層の上に載せるステップ、
第１金属ゲート電極材料を第１領域および第２領域に形成して、第１金属ゲート電極材料をゲート誘電体層の上に載せるステップ、
バリア金属ゲート電極層を第１領域に形成して、バリア金属ゲート電極層を第１金属ゲート電極層の上に載せるステップ、
第２ゲート誘電体キャップ層を第２領域に形成して、第２ゲート誘電体キャップ層を第１金属ゲート電極層の上に載せるステップ、
第２金属ゲート電極層を第１領域および第２領域に形成して、第２金属ゲート電極層を第２ゲート誘電体キャップ層の上に載せるステップを含み、
第１ゲートスタックおよび第２ゲートスタックの第２金属ゲート電極層は、第１ゲートスタックおよび第２ゲートスタックの第１金属ゲート電極層と同じ金属組成からなる。
本発明の第２態様の実施形態によれば、該方法は、第２金属ゲート電極層、第２ゲート誘電体キャップ層、バリア金属ゲート電極層、ゲート誘電体ホスト層および第１ゲート誘電体キャップ層をパターン化して、第１ゲートスタックを形成すること、および、
第２金属ゲート電極層、第２ゲート誘電体キャップ層、第１金属ゲート電極層およびゲート誘電体ホスト層をパターン化して、第２ゲートスタックを形成することをさらに含む。
本発明の第２態様の他の実施形態によれば、第１金属ゲート電極層、バリア金属ゲート電極層および第１ゲート誘電体キャップ層は、第１ゲートスタックの第１実効仕事関数を調整するように選択される。
本発明の第２態様の他の実施形態によれば、第１金属ゲート電極層、第２ゲート電極層および第２ゲート誘電体キャップ層は、第２ゲートスタックの第２実効仕事関数を調整するように選択される。
本発明の第２態様の他の実施形態によれば、第１実効仕事関数は、第２実効仕事関数より大きい。
本発明の第２態様の他の実施形態によれば、第１実効仕事関数は、４．９ｅＶ〜５．５ｅＶの範囲である。
本発明の第２態様の他の実施形態によれば、第２実効仕事関数は、３．９ｅＶ〜４．５ｅＶの範囲である。
本発明の第２態様の他の実施形態によれば、第１金属ゲート電極層、バリア金属ゲート電極層および第１ゲート誘電体キャップ層は、第１ゲートスタックの第１実効仕事関数をＰＭＯＳ実効仕事関数に向けて調整するように選択される。
本発明の第２態様の他の実施形態によれば、第１金属ゲート電極層および第２ゲート誘電体キャップ層は、第２ゲートスタックの第２実効仕事関数をＮＭＯＳ実効仕事関数に向けて調整するように選択される。
本発明の第２態様の他の実施形態によれば、第１ゲート誘電体キャップ層は、Ａｌベースの誘電体である。より具体的には、第１ゲート誘電体キャップ層は、ＡｌＯ，ＡｌＮ，ＡｌＯＮおよびこれらの混合物からなるグループから選択される。
本発明の第２態様の他の実施形態によれば、第２ゲート誘電体キャップ層は、ランタン系列ベースの誘電体である。より具体的には、第２ゲート誘電体キャップ層は、ＤｙＯ，ＬａＯ，ＧｄＯ，ＥｒＯおよびこれらの混合物からなるグループから選択される。
本発明の第２態様の他の実施形態によれば、バリア金属ゲート電極層は、ＴｉＮまたはＴａＮを含む。
本発明の第２態様の他の実施形態によれば、第１金属ゲート電極層および第２金属ゲート電極層は、ＴａｘＣｙ（ｘ，ｙの実数値は０＜ｘ，ｙ＜１）からなるグループから選択される材料を含む。
本発明の第２態様の他の実施形態によれば、第１金属ゲート電極層および第２金属ゲート電極層は、ＴａｘＣｙＮｚＯｗ（ｘ，ｙ，ｚ，ｗの実数値は０＜ｘ，ｙ，ｚ，ｗ＜１）を含む。
本発明の第２態様の他の実施形態によれば、ゲート誘電体ホスト層は、ＳｉＯ２，ＳｉＯＮ，ＨｆＯ２，ＺｒＯ２およびこれらの混合物からなるグループから選択される。
全ての図面は、本発明の幾つかの態様および実施形態を図示することを意図している。記載した図面は、概略的で非限定的に過ぎない。図面において、幾つかの要素のサイズは、説明目的のために、誇張したり、スケールどおりに描いていないこともある。例示の実施形態は、図面の参照した図に示している。ここで開示した実施形態および図面は、限定的なものではなく、例示的なものと考えることを意図している。異なる図面では、同じ参照符号は、同じまたは類似の要素を参照している。
二重仕事関数半導体デバイスの製造方法についての本発明の実施形態に係る幾つかの処理ステップに対応したデバイスの概略断面図を示す。 二重仕事関数半導体デバイスの製造方法についての本発明の実施形態に係る幾つかの処理ステップに対応したデバイスの概略断面図を示す。 二重仕事関数半導体デバイスの製造方法についての本発明の実施形態に係る幾つかの処理ステップに対応したデバイスの概略断面図を示す。 二重仕事関数半導体デバイスの製造方法についての本発明の実施形態に係る幾つかの処理ステップに対応したデバイスの概略断面図を示す。 二重仕事関数半導体デバイスの製造方法についての本発明の実施形態に係る幾つかの処理ステップに対応したデバイスの概略断面図を示す。 二重仕事関数半導体デバイスの製造方法についての本発明の実施形態に係る幾つかの処理ステップに対応したデバイスの概略断面図を示す。 本発明の態様に係る二重仕事関数半導体デバイスの概略断面図を示す。
本発明の１つ又はそれ以上の実施形態について、添付した図面を参照して詳細に説明する。本発明はこれに限定されない。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。当業者は、その範囲で包囲される本発明の多数の変化および変更を認識できる。従って、好ましい実施形態の説明は、本発明の範囲を限定するものとみなすべきでない。
さらに、説明での用語、「第１」、「第２」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうして用いた用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
さらに、説明および請求項の中の用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。例えば。ある要素の「下方(underneath)」および「上方(above)」は、この要素の対向側に配置されることを示す。
ここで提供した説明において、多数の特定の詳細を記述している。しかしながら、本発明の実施形態は、これらの特定の詳細なしでも実用化できると理解される。例えば、周知の方法、構造およびテクニックは、本説明の理解を曖昧にしないために詳細には示していない。
ここでは、特定の化学名または化学式が与えられた場合、その材料は、化学名で識別される化学量論的に正確な式の非化学量論的な変形を含んでもよい。式中の元素の下付き数値が無いのは、数字の「１」を意味する。本発明の目的では、正確な化学量論的数字の±２０％の範囲内の変動は、その化学名または化学式に含まれる。代数的な下付き文字が与えられた場合、各下付き数値に対して約±２０％の範囲内の変動は含まれる。こうして変動する値は、合計しても必ずしも整数にならず、この逸脱は予測される。こうした変動は、処理条件の意図した選択および制御、あるいは意図した処理変動に起因して、生ずることがある。
用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していないことに留意する。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなる素子に限定すべきでない。本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
本発明の種々の実施形態は、半導体デバイスのパラメータ、例えば、閾値電圧（Ｖｔ）、実効仕事関数（ＷＦｅｆｆ）、使用する材料の物理的特性、例えば、仕事関数（ＷＦ）、フェルミ準位などを参照している。本書で用いている定義は、下記のように整理できる。
ＭＯＳＦＥＴデバイスにおいて、ゲートは、チャネルを導通させるための閾値電圧（Ｖｔ）を要する。相補型ＭＯＳ（ＣＭＯＳ）処理は、ｎ−チャネルおよびｐ−チャネル（それぞれＮＭＯＳ、ＰＭＯＳ）トランジスタの両方を製造する。閾値電圧Ｖｔの差、即ち、ＮＭＯＳ、ＰＭＯＳトランジスタ間の閾値電圧の差は、実効仕事関数の差（ΔＷＦｅｆｆ）と呼ばれるものによって影響を受ける。実効仕事関数の差は、ＮＭＯＳトランジスタの実効仕事関数とＰＭＯＳトランジスタの実効仕事関数との差である。
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタについてそれぞれ閾値電圧（Ｖｔ）を設定するには、個々のＰＭＯＳおよびＮＭＯＳのゲート材料（ゲートスタック）の実効仕事関数の差およびこれらの対応するチャネル領域が、チャネル処理およびゲート処理を通じて独立に設定される。換言すると、ゲート誘電体（即ち、ホスト誘電体および任意の異なるキャップ層を含む）およびゲート電極（少なくとも１つの金属層を含む）は、ゲートスタック（デバイス）の実効仕事関数（ＷＦｅｆｆ）を決定する。さらに、ゲート処理自体（即ち、異なるステップ及び／又は印加される熱処理の順序）は、ゲートスタック（デバイス）の実効仕事関数（ＷＦｅｆｆ）に影響を及ぼす。
ゲートスタック（デバイス）の実効仕事関数（ＷＦｅｆｆ）は、ゲート誘電体材料、ゲート電極材料の選択および実施するゲート処理によって調整可能なパラメータである。これに対して、ゲート電極（しばしば金属ゲート電極または金属層電極または金属制御電極と称される）の仕事関数（ＷＦ）は、材料固有の性質である。一般に、ある材料の仕事関数は、電子が初期にフェルミ準位にある場合、材料中の電子を材料原子の外部へ真空に脱出させるのに要するエネルギーの単位、電子ボルト（ｅＶ）である。ゲート電極の仕事関数は、堆積状態(as-deposited)の仕事関数または材料固有の仕事関数とも称される。
シリコン基板では、負チャネルＭＯＳＦＥＴ（またはＮＭＯＳ）デバイスのゲート電極は、約４．１ｅＶ（±０．３ｅＶ）のｎ型仕事関数を有し、正チャネルＭＯＳＦＥＴ（またはＰＭＯＳ）デバイスのゲート電極は、約５．２ｅＶ（±０．３ｅＶ）のｐ型仕事関数を有するであろう。
高誘電率(high-k)誘電体は、ＳｉＯ２の誘電定数より大きい誘電定数（ｋ）、即ち、ｋ＞３．９を示す誘電体である。高誘電率(high-k)誘電体は、より大きな物理厚さ（ＳｉＯ２と比べて）を可能にし、より薄いＳｉＯ２層で得られるものと同じ実効静電容量が得られる。
下記において、本発明は、シリコン（Ｓｉ）基板を参照して説明するが、本発明は他の半導体基板にも同じように適用されると理解すべきである。実施形態において、「基板」は、半導体基板、例えば、シリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）の基板などを含む。「基板」は、半導体基板部分へ追加された、例えば、ＳｉＯ２層またはＳｉ３Ｎ４層などの絶縁層を含んでもよい。そして、用語「基板」は、シリコン・オン・ガラス基板、シリコン・オン・サファイア基板を含んでもよい。用語「基板」は、対象となる層または部分の下地となる層のための要素を一般に規定するために用いられる。「基板」は、ある層、例えば、ガラスや金属層が上に形成される他の何れかのベースであってもよい。従って、基板は、ウエハ、例えば、ブランケットウエハなどでもよく、あるいは、他のベース材料に付着した層、例えば、下側層の上に成長したエピタキシャル層でもよい。
本発明の第１態様は、二重仕事関数半導体デバイスに関するものであり、該二重仕事関数半導体デバイスは、
半導体基板と、
半導体基板の第１領域に、第１ゲートスタックを含む第１トランジスタと、半導体基板の第２領域に、第２ゲートスタックを含む第２トランジスタとを備え、
第１ゲートスタックは、第１実効仕事関数を有し、第２ゲートスタックは、第１実効仕事関数とは異なる第２実効仕事関数を有し、
第１ゲートスタックは、第２ゲート誘電体キャップ層の上にあって、これと接触する第２金属ゲート電極と、バリア金属ゲート電極の上にあって、これと接触する第２ゲート誘電体キャップ層と、第１金属ゲート電極層の上にあって、これと接触するバリア金属ゲート電極と、ゲート誘電体ホスト層の上にあって、これと接触する第１金属ゲート電極層と、第１ゲート誘電体キャップ層の上にあって、これと接触するゲート誘電体ホスト層と、第１領域において半導体基板の上にあって、これと接触する第１ゲート誘電体キャップ層とを備え、
第２ゲートスタックは、第２ゲート誘電体キャップ層の上にあって、これと接触する第２金属ゲート電極と、第１金属ゲート電極の上にあって、これと接触する第２ゲート誘電体キャップ層と、ゲート誘電体ホスト層の上にあって、これと接触する第１金属ゲート電極と、第２領域において半導体基板の上にあって、これと接触するゲート誘電体ホスト層とを備え、
第１および第２ゲートスタックの第２金属ゲート電極層は、第１および第２ゲートスタックの第１金属ゲート電極層と同じ金属組成からなる。
図７は、本発明の第１態様に係る二重仕事関数半導体デバイスの断面図を示す。
第１金属ゲート電極、バリア金属ゲート電極層および第１ゲート誘電体キャップ層は、この層スタックが第１ゲートスタック１１１の第１実効仕事関数ＷＦ１ｅｆｆを調整できるように選択される。必要に応じて、ゲート誘電体ホスト層も、第１ゲートスタック１１１の第１実効仕事関数ＷＦ１ｅｆｆをさらに調整するように選択してもよい。好ましくは、第１ゲートスタック１１１の第１実効仕事関数ＷＦ１ｅｆｆは、約５．２ｅＶ（±０．３ｅＶ）の値に向けて適合される。第１ゲートスタックは、好ましくは、正チャネルＭＯＳＦＥＴ（またはＰＭＯＳ）デバイス用に形成される。そして、第１トランジスタは、好ましくは、ＰＭＯＳトランジスタを備える。
第１金属ゲート電極、第２金属ゲート電極および第２ゲート誘電体キャップ層は、この層スタックが第２ゲートスタック１１２の第２実効仕事関数ＷＦ２ｅｆｆを調整できるように選択される。必要に応じて、この層スタックは、第２実効仕事関数ＷＦ２ｅｆｆをさらに調整するように、ゲート誘電体ホスト層を含んでもよい。好ましくは、第２ゲートスタック１１２の第２実効仕事関数ＷＦ２ｅｆｆは、約４．２ｅＶ（±０．３ｅＶ）の値に向けて適合される。第２ゲートスタックは、好ましくは、負チャネルＭＯＳＦＥＴ（またはＮＭＯＳ）デバイス用に形成される。そして、第２トランジスタは、好ましくは、ＮＭＯＳトランジスタを備える。
一実施形態において、第１トランジスタはＰＭＯＳトランジスタを備え、第２トランジスタはＮＭＯＳトランジスタを備え、第１ゲート誘電体キャップ層は、好ましくは、第２ゲート誘電体キャップ層からの他の誘電体元素と比較して、より高い電気陰性度を持つ誘電体元素を含む。
第１ゲート誘電体キャップ層は、好ましくは、より負に帯電した原子を持つ誘電体元素を含み、一方、第２ゲート誘電体キャップ層は、好ましくは、より正に帯電した原子を持つ他の誘電体元素を含む。第１ゲート誘電体キャップ層は、好ましくは、Ａｌベースの誘電体、例えば、ＡｌＯ，ＡｌＮ，ＡｌＯＮおよびこれらの混合物を含む。一方、第２ゲート誘電体キャップ層は、好ましくは、ランタン系列ベースの誘電体、例えば、ＤｙＯ（Ｎ），ＬａＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＴｂＯ（Ｎ），ＹｂＯ（Ｎ），ＥｒＯ（Ｎ）およびこれらの混合物の何れかを含む。
一実施形態において、第１および第２金属ゲート電極は、ｐ型仕事関数を有する金属層を含んでもよい。好都合には、第１および第２金属ゲート電極は、ｐ型仕事関数を有する金属層からなる。第１および第２金属層は、Ｔａベース、Ｗベース、Ｍｏベースの材料を含んでもよい。より好都合には、金属ゲート電極は、ＴａｘＣｙＮｚＯｗ（ｘ，ｙ，ｚ，ｗの実数値は０＜ｘ，ｙ，ｚ，ｗ＜１）からなる。
他の実施形態において、第１および第２金属ゲート電極は、ｎ型仕事関数を有する金属層を含んでもよい。好都合には、第１および第２金属ゲート電極は、ｎ型仕事関数を有する金属層からなる。第１および第２金属層は、Ｔａベース、Ｔｉベースの材料を含んでもよい。より好都合には、第１および第２金属層材料は、ＴａｘＣｙ（ｘ，ｙの実数値は０＜ｘ，ｙ＜１）からなるグループから選択される。
一実施形態において、ゲート誘電体ホスト層は、ＳｉＯ２，ＳｉＯＮ，ＨｆＯ２，ＺｒＯ２およびこれらの混合物からなるグループから選択される。これらの材料は、シリコン基板との安定した界面という利点を示す。
バリア金属ゲート電極は、好ましくは、第１実効仕事関数に対する、第１トランジスタでの第２ゲート誘電体キャップ層および第２金属ゲート電極の影響を阻止する金属含有材料を含む。バリア金属ゲート電極の金属含有材料は、第１実効仕事関数を調整するように選択してもよい（第１ゲート誘電体キャップ層と共に）。好都合には、バリア金属ゲート電極は、ＴｉＮを含んでもよい。バリア金属ゲート電極は、ＴａＮを含んでもよい。
本発明の第２態様は、二重仕事関数半導体デバイスを製造する方法に関するものであり、該方法は、下記ステップを含む。
・半導体基板に第１領域および第２領域を設けること、
・第１実効仕事関数を有する第１ゲートスタックを第１領域に備える第１トランジスタを形成し、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタックを第２領域に有する第２トランジスタを形成すること、
・第１ゲート誘電体キャップ層を第１領域だけに形成すること、
・ゲート誘電体ホスト層を第１領域および第２領域に形成して、ゲート誘電体ホスト層を第１領域において第１ゲート誘電体キャップ層の上に載せること、
・第１金属ゲート電極材料を第１領域および第２領域に形成して、第１金属ゲート電極材料をゲート誘電体ホスト層の上に載せること、
・バリア金属ゲート電極層を第１領域だけに形成して、バリア金属ゲート電極層を第１金属ゲート電極層の上に載せること、
・第２ゲート誘電体キャップ層を第１領域および第２領域に形成して、第１領域において第２ゲート誘電体キャップ層をバリア金属ゲート電極層の上に載せ、第２領域において第２ゲート誘電体キャップ層を第１金属ゲート電極層の上に載せること、
・第２金属ゲート電極層を第１領域および第２領域に形成して、第２金属ゲート電極層を第２ゲート誘電体キャップ層の上に載せることを含み、
・第２金属ゲート電極層は、第１金属ゲート電極層と同じ金属を含む。
図１〜図７を参照して、本発明の第２態様に係る二重仕事関数半導体デバイスの製造方法のための異なる処理ステップをより詳細に説明する。
図１は、半導体基板１００、例えば、シリコン基板を示す。基板１００は、複数の別個の領域を含んでもよい。最も好ましくは、２つの別個の領域が基板１００において規定することができ、即ち、図１に示すように、第１領域１０１と第２領域１０２である。第１領域１０１は、デバイスの第１活性領域とも称され、第１トランジスタが形成される部分であり、第２領域１０２は、デバイスの第２活性領域とも称され、第２トランジスタが形成される部分である。
第１領域１０１および第２領域１０２は、絶縁領域１０３によって互いに電気絶縁してもよい。第１領域１０１および第２領域１０２を相互に分離する可能な方法は、両者の間にＳＴＩ(shallow trench isolation)を使用することである。ＳＴＩは、深く狭い溝であり、集積回路内で隣接するデバイス間で半導体基板にエッチングされ、酸化物で充填されて、両者の電気的分離を提供する。代替として、ＬＯＣＯＳ(local oxidation of silicon:シリコン局所酸化)を用いてもよい。第１領域１０１は、例えば、ＰＭＯＳ領域であり、第２領域１０２例えば、ＮＭＯＳ領域であり、その逆でもよい。
基板に第１および第２領域を設けた後、第１ゲートスタックおよび第２ゲートスタックが第１および第２活性領域にそれぞれ形成される。その後、第１領域１０１だけに存在する第１ゲート誘電体キャップ層１０４が設けられる（図２）。第１ゲート誘電体キャップ層１０４の設置は、当業者に周知であるような従来の処理ステップおよび設備を用いてもよく、例えば、最初にゲート誘電体キャップ層を基板上の第１および第２領域の両方に堆積し、続いて、従来のリソグラフステップを用いてゲート誘電体キャップ層をパターン化して、第２領域１０２にあるゲート誘電体キャップ層の一部を除去する。
第１ゲート誘電体キャップ層１０４の材料は、第１ゲートスタックの第１実効仕事関数を調整するように選択される。さらに後でも、集積構造において、第１／第２金属ゲート電極層の材料は、第１ゲートスタックの第１実効仕事関数をさらに調整するように選択される。
一実施形態において、第１ゲート誘電体キャップ層１０４は、Ａｌベースの誘電体、またはランタン系列ベースの誘電体でもよい。第１ゲート誘電体キャップ層１０４は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの組合せを含んでもよい。
第１ゲート誘電体キャップ層１０４の材料に応じて、この層は、第１実効仕事関数をＮＭＯＳデバイスまたはＰＭＯＳデバイスに向けて調整するのに適したものでもよい。例えば、ＤｙＯは、より正に帯電した原子を持つ誘電体として知られており、誘電体（例えば、ＨｆＳｉＯＮ−ＤｙＯスタック）の内蔵(built-in)ダイポール電界は、金属ゲート（例えば、ＴｉＮ）の仕事関数とは独立して、ＮＭＯＳデバイスの閾値電圧に適合できる。こうしてＤｙＯ層は、ＮＭＯＳトランジスタに適した実効仕事関数を決定することになる。
例えば、ＡｌＯは、より負に帯電した原子を持つ誘電体として知られており、誘電体（例えば、ＨｆＳｉＯＮ−ＡｌＯスタック）の内蔵(built-in)ダイポール電界は、金属ゲート（例えば、ＴｉＮ）の仕事関数とは独立して、ＰＭＯＳデバイスの閾値電圧に適合できる。こうしてＡｌＯ層は、ＰＭＯＳトランジスタに適した実効仕事関数を決定することになる。
第１ゲート誘電体キャップ層１０４は、好ましくは、０．２ｎｍ〜２ｎｍの範囲、より好ましくは０．２ｎｍ〜１ｎｍの範囲、さらにより好ましくは０．２ｎｍ〜０．５ｎｍの範囲の等価酸化膜厚（ＥＯＴ: Equivalent Oxide Thickness）を有してもよい。これは、０．５〜２ｎｍの範囲の誘電体キャップ層１１４の物理厚さに対応する。
第１ゲート誘電体キャップ層１０４は、ＡＬＤ，ＰＶＤまたはＣＶＤなど任意の堆積技術を用いて形成される。
（第１）ゲート誘電体キャップ層１０４を第１領域１０１に設けた後、ゲート誘電体ホスト層１０５を第１領域１０１および第２領域１０２に設ける。ゲート誘電体ホスト層１０５は、第１領域１０１では（第１）ゲート誘電体キャップ層１０４の上にあって、これと接触しており、第２領域１０２では基板１００の上にあって、これと接触している（図２）。
ゲート誘電体ホスト層１０５は、絶縁材料、例えば、二酸化シリコン（ＳｉＯ２），窒化シリコン（ＳｉＮ）または酸窒化シリコン（ＳｉｘＯｙＮ１−ｘ−ｙ）、あるいは高誘電率(high-k)誘電体（即ち、ｋ＞３．９）、例えば、ＨｆＯ２，ＴａＯｘ，Ａｌ２Ｏ３，ＺｒＯ２またはこれらの組合せ等、からなる層でもよい。これらの材料は、シリコン基板１００との安定した界面という利点を提供する。
ゲート誘電体ホスト層は、熱酸化、化学気相成長（ＣＶＤ）または、当業者に知られている何れかの他の適切な方法によって形成してもよい。ゲート誘電体ホスト層１０５は、誘電体材料のスタックを含んでもよく、例えば、高誘電率(high-k)材料が、基板１００と高誘電率(high-k)材料の間にある（任意の）界面誘電体層（不図示）の上に形成される。
ゲート誘電体ホスト層１０５は、好ましくは、０．５ｎｍ〜４ｎｍの範囲の厚さを有する。第２領域でのゲート誘電体ホスト層の厚さは、第１領域でのゲート誘電体ホスト層の厚さより大きくてもよい。
ゲート誘電体ホスト層１０５を設けた後、第１金属ゲート電極層１０６をゲート誘電体ホスト層１０５の上に横たわる（その上に接触する）ように設ける。その後、バリア金属ゲート電極層１０７を、第１金属ゲート電極層１０６の上に、これと接触するように設ける（図３）。
第１金属ゲート電極層１０６は、第１（堆積状態:as-deposited）の仕事関数を有するように形成される。第１金属ゲート電極層１０６は、金属ゲートを形成する金属含有材料を含む。金属含有材料とは、金属、金属合金、金属シリサイド、導電性金属窒化物、導電性金属酸化物などである。該金属に応じて、第１金属ゲート電極層１０６の仕事関数は、従来のｐ型ドープ半導体の仕事関数または従来のｎ型ドープ半導体の仕事関数と同程度にできる。例えば、ニッケル（Ｎｉ），酸化ルテニウム（ＲｕＯ），窒化モリブデン（ＭｏＮ）は、ｐ型ドープ半導体材料の仕事関数と同程度の仕事関数を有する。例えば、ルテニウム（Ｒｕ），ジルコニウム（Ｚｒ），ニオブ（Ｎｂ），タンタル（Ｔａ），チタンシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料の仕事関数と同程度の仕事関数を有する。例えば、ＴｉＮは、中間ギャップの仕事関数を有し、即ち、ｐ型ドープ半導体材料とｎ型ドープ半導体材料の仕事関数の間になる（ＳｉＯ２上のＴｉＮでは、約４．６５ｅＶ〜４．８ｅＶ）。
例えば、金属ゲート電極層１０６は、第１領域１０１においてＮＭＯＳゲート電極（即ち、ＮＭＯＳトランジスタ）を形成するのに適した第１（堆積状態:as-deposited）の仕事関数を有するように形成できる。しかし、これは、第２領域１０２においてＰＭＯＳゲート電極（即ち、ＰＭＯＳトランジスタ）を形成するのに適していない。逆も同様に、金属ゲート電極層１１５は、第１領域１０１においてＰＭＯＳゲート電極を形成するのに適した第１（堆積状態:as-deposited）の仕事関数を有するように形成できる。しかし、これは、第２領域１０２においてＮＭＯＳゲート電極を形成するのに適していない。
両方の領域（ＮＭＯＳおよびＰＭＯＳ）について１つの金属ゲート電極材料を用いた二重仕事関数半導体デバイスの形成では、金属ゲート電極層１０６の仕事関数は、選択的に調整する必要がある。即ち、金属ゲート電極材料１０６の仕事関数は、第１（堆積状態:as-deposited）の仕事関数が適していない領域において調整する必要がある。堆積状態(as-deposited)の仕事関数とは、材料固有の仕事関数を意味する。
第１領域１０１において第１金属ゲート電極層１０６の下に配置された第１ゲート誘電体キャップ層１０４は、第１金属ゲート電極層１０６の堆積状態の仕事関数ＷＦの第１仕事関数シフトを誘起するようになる。
第１金属ゲート電極層１０６は、０．５ｎｍ〜１０ｎｍの範囲、より好ましくは５ｎｍ〜１０ｎｍの範囲の厚さを有し、ＡＬＤ、ＣＶＤまたはＰＶＤなどの堆積技術を用いて堆積される。
第１金属ゲート電極層１０６の形成後、バリア金属電極層１０７が第１金属ゲート電極層１０６の上に、これと接触するように形成される（図３）。バリア金属ゲート電極材料１０７は、０．５ｎｍ〜１０ｎｍの範囲、より好ましくは５ｎｍ〜１０ｎｍの範囲の厚さを有し、ＡＬＤ、ＣＶＤまたはＰＶＤなどの堆積技術を用いて堆積される。
さらに、バリア金属電極層１０７の一部、即ち、第２領域にある部分は、当業者に知られた従来のエッチング技術を用いて除去される（図４）。第１金属ゲート電極層１０６は、エッチング停止層として使用してもよい。こうしてバリア金属ゲート電極層１０７は、第１金属ゲート電極層１０６に向けて選択的にエッチングされる。好ましくは、ウェットエッチングが使用できる。例えば、第１金属ゲート電極層がＴａ２Ｃを含み、バリア金属層１０７がＴｉＮを含む場合、第２領域にあるＴｉＮの一部が、高い選択性を持つウェットエッチングを用いてＴａ２Ｃに向けて選択的に除去される。
バリア金属ゲート電極層１０７は、好ましくは、下地である第１金属ゲート電極層１０６に向けて選択的にエッチングできる材料を含む。バリア金属ゲート電極層１０７は、金属含有材料をさらに含む。第１領域において、最終的な第１ゲートスタックの実効仕事関数は、第１金属ゲート電極層１０６の仕事関数によって決定され、バリア金属電極層１０７の仕事関数によって決定され、そして、第１ゲート誘電体キャップ層１０４によってさらに調整される。
バリア金属ゲート電極層１０７は、下記の処理ステップにおいてこのバリア金属電極層１０７の上部に形成される追加の層によって誘起され得る実効仕事関数への影響を阻止するのに充分な厚さを有する。バリア金属ゲート電極層１０７の厚さは、２ｎｍ〜５ｎｍの範囲である。
処理フローでのこの時点で、第１ゲートスタックは、第１誘電体キャップ層１０４の上に、これと接触するゲート誘電体ホスト層１０５の上に、これと接触する第１金属ゲート電極層１０６の上に、これと接触するバリア金属ゲート電極層１０７を含む。第２ゲートスタックは、第１誘電体キャップ層１０４の上に、これと接触するゲート誘電体ホスト層１０５の上に、これと接触する第１金属ゲート電極層１０６を含む。
次の処理ステップ（図５）において、第２ゲート誘電体キャップ層１０８が第１領域１０１および第２領域１０２に形成される。より詳細には、第２ゲート誘電体キャップ層１０８は、第１領域１０１では第１金属ゲート電極層１０６の上にこれと接触するように、第２領域１０２ではバリア金属ゲート電極層１０７の上にこれと接触するように形成される。好ましくは、等角(conformal)の第２ゲート誘電体キャップ層１０８が、ＡＬＤ、ＣＶＤまたはＰＶＤを用いて形成される。
第２ゲート誘電体キャップ層１０８は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ）またはこれらの組合せを含んでもよい。第２ゲート誘電体キャップ層１０８の材料に応じて、この層は、ＮＭＯＳデバイスまたはＰＭＯＳデバイスに向けて第１実効仕事関数を調整するのに適したものでもよい。例えば、ＤｙＯは、より正に帯電した原子を持つ誘電体として知られており、誘電体（例えば、ＨｆＳｉＯＮ−ＤｙＯスタック）の内蔵(built-in)ダイポール電界は、金属ゲート（ＴｉＮ）の仕事関数とは独立して、ＮＭＯＳデバイスの閾値電圧に適合できる。こうしてＤｙＯ層は、ＮＭＯＳトランジスタに適した実効仕事関数を決定することになる。
例えば、ＡｌＯは、より負に帯電した原子を持つ誘電体として知られており、誘電体（例えば、ＨｆＳｉＯＮ−ＡｌＯスタック）の内蔵(built-in)ダイポール電界は、金属ゲート（ＴｉＮ）の仕事関数とは独立して、ＰＭＯＳデバイスの閾値電圧に適合できる。こうしてＡｌＯ層は、ＰＭＯＳトランジスタに適した実効仕事関数を決定することになる。
第２ゲート誘電体キャップ層１０８は、好ましくは、０．２ｎｍ〜２ｎｍの範囲、より好ましくは０．２ｎｍ〜１ｎｍの範囲、さらにより好ましくは０．２ｎｍ〜０．５ｎｍの範囲の等価酸化膜厚（ＥＯＴ: Equivalent Oxide Thickness）を有してもよい。これは、０．５〜２ｎｍの範囲の誘電体キャップ層１１４の物理厚さに対応する。
例えば、第１領域（第１ゲートスタック）は、ＡｌＯを含む第１ゲート誘電体キャップ層１０４を含んでもよい。この誘電体は、（第１）ゲートスタックの実効仕事関数をＰ型に向けて調整するのに適したものとして知られている。第２領域（第２ゲートスタック）における第２ゲート誘電体層１０８は、ＬａＯを含んでもよい。この誘電体は、（第２）ゲートスタックの実効仕事関数をＮ型に向けて調整するのに適したものとして知られている。第１ゲート誘電体キャップ層１０４および第２ゲート誘電体キャップ層１０８としてＡｌＯおよびＬａＯをそれぞれ用いることによって、第１および第２ゲートスタックの実効仕事関数は、例えば、Ｔａ２Ｃを含む同じ第１金属ゲート電極層１０６を用いて、ＰＭＯＳおよびＮＭＯＳに向けてそれぞれ調整することができる。
本発明の幾つかの実施形態の利点は、第２ゲート誘電体キャップ層１０８は、第２領域１０２において第２ゲートスタック（第２トランジスタ）の実効仕事関数を調整するためだけのものであり、第１領域１０１において第１ゲートスタックに存在したままであることである。バリア金属層１０７の存在により、第２ゲート誘電体キャップ層１０８は、第１ゲートスタックの実効仕事関数に影響を及ぼさない。
本発明の幾つかの実施形態の利点は、第２ゲート誘電体キャップ層１０８は、選択的にエッチングする必要がない。本発明の幾つかの実施形態の利点は、二重仕事関数半導体デバイスを製造するための処理ステップ数が著しく減少することである。第２ゲート誘電体キャップ層はエッチングする必要がないため、レジスト塗布、レジストのリソグラフ露光、レジストの現像およびエッチングというステップを含む追加のパターン形成ステップなしで、第２ゲート誘電体キャップ層をデバイス全体に渡って堆積させることができる。
第２領域１０２において第２ゲートスタックの実効仕事関数を調整するのに適した第２ゲート誘電体キャップ層１０８を有するために、次の処理ステップでは、第２金属ゲート電極層１０９が第１領域１０１および第２領域１０２に形成される。その結果、第２金属ゲート電極層１０９は、第２ゲート誘電体キャップ層１０８に（この上に接触して）横たわる（図６）。第２金属ゲート電極層１０９は、第１金属ゲート電極層１０６と同じ金属を含み、より好ましくは、第１金属ゲート電極層１０６と同じ金属組成からなる。
本発明の幾つかの実施形態の利点は、同一の金属ゲート電極材料が、第１ゲートスタック（第１トランジスタ）および第２ゲートスタック（第２トランジスタ）の両方で用いられることである。
続く処理ステップでは、従来の技術（リソグラフ、エッチング）を用いて層スタックがパターン化されて、第１ゲートスタック１１１を第１領域１０１に、第２ゲートスタック１１２を第２領域１０２に形成する（図７）。第１ゲートスタック１１１は、第１ゲート誘電体キャップ層１０４の上に、これと接触するゲート誘電体ホスト層１０５の上に、これと接触する第１金属ゲート電極層１０６の上に、これと接触するバリア金属電極層１０７の上に、これと接触する第２ゲート誘電体キャップ層１０８の上に、これと接触する第２金属ゲート電極層１０９を含む。
第２ゲートスタック１１２は、第１ゲート誘電体キャップ層１０４の上に、これと接触するゲート誘電体ホスト層１０５の上に、これと接触する第１金属ゲート電極層１０６の上に、これと接触するバリア金属電極層１０７の上に、これと接触する第２ゲート誘電体キャップ層１０８を含む。
第１ゲートスタック１１１での第１実効仕事関数は、バリア金属電極層１０７、第１金属ゲート電極層１０６および第１ゲート誘電体キャップ層１０４の組合せによって決定される。第２ゲートスタック１１２での第２実効仕事関数は、第１金属ゲート電極層１０６、第２金属ゲート電極層１０９および、第１金属ゲート電極層１０６と第２金属ゲート電極層１０９の間に挟まれた第２ゲート誘電体キャップ層１０８の組合せによって決定される。第１実効仕事関数および第２実効仕事関数は相違する。第１ゲートスタックの第１実効仕事関数は、好ましくは、第２ゲートスタックの第２実効仕事関数より大きい。第１実効仕事関数は、好ましくは、ＰＭＯＳデバイスに適しており、第２実効仕事関数は、好ましくは、ＮＭＯＳデバイスに適しており、逆も同様である。
バリア金属ゲート電極層１０７は、第１ゲートスタック１１１の第１実効仕事関数に対する第２金属ゲート電極層１０９および第２ゲート誘電体キャップ層１０８の影響を防止する。
本発明の幾つかの実施形態の利点は、第２ゲート誘電体キャップ層１０８が選択的除去ステップを経験する必要がないことである。フォトレジストの剥離、ゲートエッジでのホスト誘電体のアンダーカット、表面化学攻撃の問題に関する心配がない。
本発明の幾つかの実施形態の更なる利点は、ゲート誘電体ホスト層に向かう選択的エッチングを必要しないため、処理ステップが簡単かつ費用効果的に維持できることである。
本発明の幾つかの実施形態の他の利点は、第１ゲートスタック１１１の第１実効仕事関数が、第１ゲート誘電体キャップ層だけでなく、バリア金属ゲート電極層１０７として適切な材料を選ぶことによるバリア金属ゲート電極層１０７の仕事関数調整機能も用いることによって、ある理想的な値に向けて影響を与えられることである。
上述の説明は、本発明の幾つかの実施形態を詳しく述べている。しかしながら、上述が文章中にどのように詳説されているかに関わらず、本発明は多くの方法で実用化できることは理解されよう。本発明の幾つかの特徴または態様を説明する場合、特定の用語の使用が、該用語がここで再定義されて、その用語が関連した本発明の特徴または態様の何れか特定の特性を含むように限定されることを意味することとすべきでないことに留意すべきである。
上記詳細な説明は、種々の実施形態に適用されるような本発明の新規な特徴を示し、説明し、指摘するとともに、本発明の精神から逸脱することなく、説明したデバイスまたはプロセスの形態および詳細における種々の省略、置換、変化が当業者によって可能であることと理解されよう。

Claims (12)

  1. 半導体基板と、
    半導体基板の第１領域にあって、第１実効仕事関数を有する第１ゲートスタックを含む第１トランジスタと、
    半導体基板の第２領域にあって、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタックを含む第２トランジスタとを備え、
    第１ゲートスタックは、
    前記第１領域において前記半導体基板の上にある第１ゲート誘電体キャップ層
    と、
    前記第１ゲート誘電体キャップ層の上にあるゲート誘電体ホスト層と、
    前記ゲート誘電体ホスト層の上にある第１金属ゲート電極層と、
    前記第１金属ゲート電極層の上にあるバリア金属ゲート電極層と、
    前記バリア金属ゲート電極層の上にある第２ゲート誘電体キャップ層と、
    前記第２ゲート誘電体キャップ層の上にある第２金属ゲート電極層とを含み、
    第１金属ゲート電極層の材料は、バリア金属ゲート電極層の材料と異なっており、
    第２ゲートスタックは、
    前記第２領域において前記半導体基板の上にあるゲート誘電体ホスト層と、
    前記ゲート誘電体ホスト層の上にある第１金属ゲート電極層と、
    前記第１金属ゲート電極層の上にある第２ゲート誘電体キャップ層と、
    前記第２ゲート誘電体キャップ層の上にある第２金属ゲート電極層とを含み、
    第１ゲートスタックおよび第２ゲートスタックの第２金属ゲート電極層は、第１ゲートスタックおよび第２ゲートスタックの第１金属ゲート電極層と同じ金属組成からなる二重仕事関数半導体デバイス。
  2. 第１ゲートスタックの第１金属ゲート電極層、バリア金属ゲート電極層および第１ゲート誘電体キャップ層は、第１ゲートスタックの第１実効仕事関数を調整するように選択される請求項１記載の二重仕事関数半導体デバイス。
  3. 第２ゲートスタックの第１金属ゲート電極層、第２ゲート電極層および第２ゲート誘電体キャップ層は、第２ゲートスタックの第２実効仕事関数を調整するように選択される請求項１または２記載の二重仕事関数半導体デバイス。
  4. バリア金属ゲート電極層は、ＴｉＮまたはＴａＮを含む請求項１〜３のいずれかに記載の二重仕事関数半導体デバイス。
  5. 第１実効仕事関数は、第２実効仕事関数より大きい請求項１〜４のいずれかに記載の二重仕事関数半導体デバイス。
  6. 第１ゲート誘電体キャップ層は、ＡｌＯ，ＡｌＮ，ＡｌＯＮおよびこれらの混合物からなるグループから選択され、
    第２ゲート誘電体キャップ層は、ＤｙＯ，ＬａＯ，ＧｄＯ，ＥｒＯおよびこれらの混合物からなるグループから選択され、
    第１金属ゲート電極層および第２金属ゲート電極層は、ＴａｘＣｙ（ｘ，ｙの実数値は０＜ｘ，ｙ＜１）からなるグループから選択される材料を含み、
    バリア金属ゲート電極層は、ＴｉＮを含む請求項５記載の二重仕事関数半導体デバイス。
  7. 半導体基板に第１領域および第２領域を設けることと、
    第１実効仕事関数を有する第１ゲートスタックを第１領域に形成し、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタックを第２領域に形成することとを含む二重仕事関数半導体デバイスの製造方法であって、
    第１ゲート誘電体キャップ層を第１領域に形成するステップと、
    ゲート誘電体ホスト層を第１領域および第２領域に形成して、第１領域においてゲート誘電体ホスト層を第１ゲート誘電体キャップ層の上に載せるステップと、
    第１金属ゲート電極材料を第１領域および第２領域に形成して、第１金属ゲート電極材料をゲート誘電体ホスト層の上に載せるステップと、
    第１金属ゲート電極材料とは異なる材料からなるバリア金属ゲート電極層を第１領域に形成して、バリア金属ゲート電極層を第１金属ゲート電極層の上に載せるステップと、

    第２ゲート誘電体キャップ層を第１領域および第２領域に形成して、第２ゲート誘電体キャップ層を第１金属ゲート電極層の上に載せるステップと、
    第２金属ゲート電極層を第１領域および第２領域に形成して、第２金属ゲート電極層を第２ゲート誘電体キャップ層の上に載せるステップとを含み、
    第２金属ゲート電極層は、第１金属ゲート電極層と同じ金属組成からなるようにした二重仕事関数半導体デバイスの製造方法。
  8. 第２金属ゲート電極層、第２ゲート誘電体キャップ層、バリア金属ゲート電極層、ゲート誘電体ホスト層および第１ゲート誘電体キャップ層をパターン化して、第１ゲートスタックを形成するステップと、
    第２金属ゲート電極層、第２ゲート誘電体キャップ層、第１金属ゲート電極層およびゲート誘電体ホスト層をパターン化して、第２ゲートスタックを形成するステップとをさらに含む請求項７記載の二重仕事関数半導体デバイスの製造方法。
  9. 第１金属ゲート電極層、バリア金属ゲート電極層および第１ゲート誘電体キャップ層は、第１ゲートスタックの第１実効仕事関数を調整するように選択される請求項７または８記載の二重仕事関数半導体デバイスの製造方法。
  10. 第１金属ゲート電極層および第２ゲート誘電体キャップ層は、第２ゲートスタックの第２実効仕事関数を調整するように選択される請求項７〜９のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
  11. 第１実効仕事関数は、第２実効仕事関数より大きい請求項７〜１０のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
  12. バリア金属ゲート電極層は、ＴｉＮまたはＴａＮを含む請求項７〜１１のいずれかに記載の二重仕事関数半導体デバイスの製造方法。
JP2009104311A 2008-04-22 2009-04-22 二重仕事関数半導体デバイスおよびその製造方法 Active JP5401159B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US4705408P 2008-04-22 2008-04-22
US61/047,054 2008-04-22
EP08075619.0 2008-07-11
EP08075619A EP2112687B1 (en) 2008-04-22 2008-07-11 Method for fabricating a dual workfunction semiconductor device and the device made thereof

Publications (2)

Publication Number Publication Date
JP2009290200A JP2009290200A (ja) 2009-12-10
JP5401159B2 true JP5401159B2 (ja) 2014-01-29

Family

ID=40751255

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009104311A Active JP5401159B2 (ja) 2008-04-22 2009-04-22 二重仕事関数半導体デバイスおよびその製造方法

Country Status (3)

Country Link
US (1) US7989898B2 (ja)
EP (1) EP2112687B1 (ja)
JP (1) JP5401159B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050034087A1 (en) * 2003-08-04 2005-02-10 Hamlin Christopher L. Method and apparatus for mapping platform-based design to multiple foundry processes
US7821081B2 (en) * 2008-06-05 2010-10-26 International Business Machines Corporation Method and apparatus for flatband voltage tuning of high-k field effect transistors
JP5286052B2 (ja) * 2008-11-28 2013-09-11 株式会社東芝 半導体装置及びその製造方法
US8440547B2 (en) * 2009-02-09 2013-05-14 International Business Machines Corporation Method and structure for PMOS devices with high K metal gate integration and SiGe channel engineering
JP2011029483A (ja) * 2009-07-28 2011-02-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP5471491B2 (ja) * 2010-01-20 2014-04-16 富士通セミコンダクター株式会社 半導体装置およびその製造方法、ｐチャネルＭＯＳトランジスタ
JP5456150B2 (ja) * 2010-02-17 2014-03-26 パナソニック株式会社 半導体装置及びその製造方法
JP2011176173A (ja) * 2010-02-25 2011-09-08 Renesas Electronics Corp 半導体装置及びその製造方法
KR101212536B1 (ko) * 2010-09-09 2012-12-14 연세대학교 산학협력단 전계 효과 트랜지스터 및 그 제조방법
KR101212567B1 (ko) * 2010-12-22 2012-12-13 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조방법
US8847333B2 (en) 2011-09-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques providing metal gate devices with multiple barrier layers
KR101889469B1 (ko) * 2011-10-31 2018-08-21 에스케이하이닉스 주식회사 고유전층 및 금속게이트를 갖는 반도체장치, ｃｍｏｓ 회로 및 그 제조 방법
CN103531469B (zh) * 2012-07-02 2018-03-30 中芯国际集成电路制造(上海)有限公司 金属栅极晶体管的制作方法
US9496143B2 (en) * 2012-11-06 2016-11-15 Globalfoundries Inc. Metal gate structure for midgap semiconductor device and method of making same
KR101977286B1 (ko) * 2012-12-27 2019-05-30 에스케이하이닉스 주식회사 듀얼 일함수 게이트스택, 그를 구비한 반도체장치 및 제조 방법
KR101986144B1 (ko) * 2012-12-28 2019-06-05 에스케이하이닉스 주식회사 고유전층과 금속게이트를 갖는 반도체장치 및 그 제조 방법
CN107479341A (zh) * 2017-09-13 2017-12-15 武汉新芯集成电路制造有限公司 一种减少刻蚀阻挡层残留的显影方法
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11164870B2 (en) 2019-09-24 2021-11-02 International Business Machines Corporation Stacked upper fin and lower fin transistor with separate gate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI258811B (en) * 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
US7297586B2 (en) * 2005-01-26 2007-11-20 Freescale Semiconductor, Inc. Gate dielectric and metal gate integration
KR100688555B1 (ko) * 2005-06-30 2007-03-02 삼성전자주식회사 Ｍｏｓ트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
US7651935B2 (en) * 2005-09-27 2010-01-26 Freescale Semiconductor, Inc. Process of forming an electronic device including active regions and gate electrodes of different compositions overlying the active regions
JP4904472B2 (ja) * 2005-11-18 2012-03-28 東京エレクトロン株式会社 半導体装置の製造方法
US7569466B2 (en) * 2005-12-16 2009-08-04 International Business Machines Corporation Dual metal gate self-aligned integration
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
US7445976B2 (en) * 2006-05-26 2008-11-04 Freescale Semiconductor, Inc. Method of forming a semiconductor device having an interlayer and structure therefor
US7378713B2 (en) * 2006-10-25 2008-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with dual-metal gate structures and fabrication methods thereof
US20090108294A1 (en) * 2007-10-30 2009-04-30 International Business Machines Corporation Scalable high-k dielectric gate stack

Also Published As

Publication number Publication date
EP2112687B1 (en) 2012-09-19
US7989898B2 (en) 2011-08-02
EP2112687A3 (en) 2010-01-13
JP2009290200A (ja) 2009-12-10
EP2112687A2 (en) 2009-10-28
US20090261424A1 (en) 2009-10-22

Similar Documents

Publication Publication Date Title
JP5401159B2 (ja) 二重仕事関数半導体デバイスおよびその製造方法
US10424517B2 (en) Method for manufacturing a dual work function semiconductor device and the semiconductor device made thereof
JP5297869B2 (ja) 二重仕事関数半導体デバイスの製造方法及びそのデバイス
US7183596B2 (en) Composite gate structure in an integrated circuit
JP5089576B2 (ja) 自己整合され積極的にスケーリングされたｃｍｏｓデバイスにおけるゲート電極の金属／金属窒化物二重層のｃｍｏｓ構造体及び半導体構造体
US8349678B2 (en) Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain
US8704280B2 (en) Semiconductor device with strained channels induced by high-k capping metal layers
US20070037343A1 (en) Process for manufacturing dual work function metal gates in a microelectronics device
US8384166B2 (en) Method for manufacturing semiconductor device and semiconductor device
US9013000B2 (en) Semiconductor device and method of manufacturing the same
KR20110107852A (ko) 로직 트랜지스터들과 집적된 프로그램가능 하이-케이/금속 게이트 메모리 트랜지스터들을 위한 스페이서 및 게이트 유전체 구조 및 그 구조를 형성하는 방법
KR20070050494A (ko) 반도체 디바이스 및 그 제조 방법
KR102090772B1 (ko) 게이트 구조물 및 그 방법
US8981495B2 (en) Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain
TWI525714B (zh) 雙工作函數半導體元件及其形成方法
US9698020B2 (en) CMOS Vt control integration by modification of metal-containing gate electrodes
JP2010010224A (ja) 半導体装置及びその製造方法
US20080179687A1 (en) Semiconductor device and method for manufacturing the same
JP2009218584A (ja) 半導体デバイスおよびその製造方法
TWI490949B (zh) 具有金屬閘極之電晶體及其製作方法
US9337296B2 (en) Integrated circuits having a metal gate structure and methods for fabricating the same
WO2009157114A1 (ja) 半導体装置及びその製造方法
KR20100037969A (ko) Ｐ형 금속게이트전극을 갖는 ｃｍｏｓ장치 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130603

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130606

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130704

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130709

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130724

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131028

R150 Certificate of patent or registration of utility model

Ref document number: 5401159

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250