CN102148252A - 装置和半导体元件的制作方法 - Google Patents

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Abstract

本发明提供一种装置和半导体元件的制作方法，该装置包括一半导体元件，半导体元件包括一基底。半导体元件也包括一具有第一材料和位于基底上方的第一栅极介电层，第一栅极介电层具有小于第一临界厚度的第一厚度，其中第一临界厚度是部分第一栅极介电层的第一材料会开始结晶化的厚度。半导体元件也包括一具有第二材料和位于第一栅极介电层上方的第二栅极介电层，第二栅极介电层具有小于第二临界厚度的第二厚度，其中第二临界厚度是部分第二栅极介电层的第二材料会开始结晶化的厚度，其中第二材料不同于第一材料。本发明可达成高的结晶温度，而不会增加全体的厚度，且不需要进行掺杂。

Description

装置和半导体元件的制作方法
技术领域
本发明涉及一种装置和半导体元件的制作方法，尤其涉及一种半导体元件的栅极。
背景技术
半导体集成电路工业已经历快速的成长。集成电路(IC)材料技术上的改进已制作出好几世代的集成电路，其中每个世代均较前一世代复杂。然而，上述的发展均使IC的工艺与制造变得更为复杂，因此，IC工艺也需要有相对应的进展以实现先进的集成电路。现今的IC制造技术需要一或多个相对高温的退火工艺，然而，这些高温的退火工艺可能会导致部分的集成电路(IC)的栅极结晶化。栅极结晶化的部分提供载流子传输路径，且可能会导致栅极的漏电流。
因此，尽管现今半导体栅极的制造方法大抵可达成其所要达成的目的，但并非在每一方面都全然另人满意。
发明内容
为了解决现有技术的问题，本发明提供一种装置，包括一半导体元件，半导体元件包括一基底；一具有第一材料和位于基底上方的第一栅极介电层，第一栅极介电层具有小于第一临界厚度的第一厚度，其中第一临界厚度是部分第一栅极介电层的第一材料会开始结晶化的厚度；及一具有第二材料和位于第一栅极介电层上方的第二栅极介电层，第二栅极介电层具有小于第二临界厚度的第二厚度，其中第二临界厚度是部分第二栅极介电层的第二材料会开始结晶化的厚度，其中第二材料不同于第一材料。
本发明提供一种装置，包括一半导体元件，半导体元件包括一基底；一栅极结构，位于基底上方，栅极结构包括一介电部分和一位于介电部分上方的电极部分，其中介电部分包括多个层叠层，每个层叠层的介电常数大体上大于二氧化硅的介电常数的两倍，且每个层叠层的厚度大体上小于0.8nm。
本发明提供一种半导体元件的制作方法，包括以下步骤：提供一基底；形成一具有第一材料的第一栅极介电层于基底上方，第一栅极介电层具有小于第一临界厚度的第一厚度，其中第一临界厚度是部分第一栅极介电层的第一材料会开始结晶化的厚度；及形成一具有第二材料的第二栅极介电层于第一栅极介电层上方，第二栅极介电层具有小于第二临界厚度的第二厚度，其中第二临界厚度是部分第二栅极介电层的第二材料会开始结晶化的厚度，其中第二材料不同于第一材料。
本发明可达成高的结晶温度，而不会增加全体的厚度，且不需要进行掺杂。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1显示根据本发明半导体元件制造方法的流程图。
图2-图10显示根据图1半导体元件制造方法在各步骤概要的剖面图。
图11A～图11D显示根据图1半导体元件制造方法不同范例的栅极介电层的剖面图。
其中，附图标记说明如下：
11～方法；13～步骤；
15～步骤；17～步骤；
35～半导体元件；40～基底；
45～浅沟槽隔离；50～中间层；
55～厚度；60～介电层；
65～厚度；70～介电层；
75～厚度；80～介电层；
85～厚度；90～介电层；
95～厚度；100～介电层；
105～厚度；110～介电层；
115～厚度；120～介电层；
125～厚度；130～介电层；
135～厚度；200A～层叠栅极介电层；
200B～层叠栅极介电层；210～栅电极；
220～栅极结构；230～轻掺杂源极/漏极区；
240～栅极间隙壁；250～重掺杂源极/漏极区；
260～层间介电层；270～化学机械研磨工艺；
275～沟槽；280～金属层；
290～金属层；300～金属栅电极；
310～范例；311～范例；
312～范例；313～范例；
315～厚度；316～厚度；
317～厚度；318～厚度；
320～介电层；321～介电层；
330～介电层；331～介电层；
332～介电层；333～介电层；
340～介电层；341～介电层；
342～介电层；343～介电层；
344～介电层；345～介电层；
350～介电层；351～介电层；
352～介电层；353～介电层；
354～介电层；355～介电层；
356～介电层；357～介电层；
358～介电层；359～介电层；
360～介电层；361～介电层；
362～介电层；363～介电层。
具体实施方式
以下提供许多不同实施例或范例，以实行本发明各种不同实施例的特征。以下将针对特定实施例的构成与排列方式作简要描述，当然，以下的描述仅是范例，但非用来限定本发明。举例来说，于第一元件“上方”或“之上”形成第二元件的叙述可包括第一元件和第二元件直接接触的实施例，但也包括一额外的元件形成于第一元件和第二元件间的实施例，而使第一元件和第二元件没有直接接触。此外，本发明在各范例中可能会出现重复的元件标号，但上述的重复仅是用来简要和清楚的描述本发明，并不代表各实施范例和结构之间有必然关联。
图1是半导体元件的制造方法11的流程图。图2-图10显示半导体元件在各步骤概要的剖面图。半导体元件可包括集成电路(IC)芯片、系统单芯片(system on chip，SoC)或上述的部分，且上述可包括各种的无源和有源微电子元件(例如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补式金属氧化物半导体场效应晶体管(CMOS)、双极性晶体管(BJT)、侧向扩散半导体场效应晶体管(LDMOS)、高功率MOS晶体管或其它形态的晶体管。可理解的是，图2-图10已经过简化，以更容易了解本发明揭示的步骤。因此，需注意的是，图1的方法11之前、之间或之后可提供额外的工艺，且其中一些其它的工艺仅在此简要描述。
请参照图1，方法11首先以步骤13开始，提供一基底。方法11接着进行步骤15，形成一第一栅极介电层于基底上，第一栅极介电层包括高介电常数材料。第一栅极介电层的厚度小于第一临界厚度，其中第一临界厚度是部分的第一栅极介电层开始结晶的厚度。方法11接着进行步骤17，形成第二栅极介电层于第一栅极介电层上方，第二栅极介电层包括高介电常数材料，且第二栅极介电层的高介电常数材料不同于第一栅极介电层的高介电常数材料。第二栅极介电层的厚度小于一第二临界厚度，其中第二临界厚度是部分的第二栅极介电层开始结晶的厚度。
请参照图2，根据图1的方法11制作半导体元件35，半导体元件35具有一基底40，基底40是掺杂P型掺杂物(例如硼)的基底，所以基底例如为一P型基底。另外，基底40可以是其它适合的半导体材料。举例来说，基底40是掺杂N型掺杂物(例如磷)的基底，所以基底40例如为一N型基底。基底40可以是另外由其它适合的元素半导体所组成，例如钻石或锗；适合的化合物半导体(例如硅碳化物、铟磷化物；或适合的合金半导体(例如硅锗碳化物、镓砷磷化物或镓铟磷化物)。更进一步来说，基底40可包括一外延层，且可应变以得到更佳的特性，且基底40可包括绝缘层上有硅结构。
请参照图2，形成浅沟槽隔离(STI)45于基底40中，浅沟槽隔离45是借由于基底40中蚀刻凹槽(或沟槽)且于凹槽中填入介电材料形成。在一实施例中，浅沟槽隔离图样45的介电材料包括氧化硅。在另一实施例中，浅沟槽隔离图样45的介电材料包括氮化硅、氮氧化硅、氟硅玻璃(FSG)及/或此领域所熟知的低介电材料。
之后，视需要形成一中间层50于基底40上方，中间层50是由原子层沉积工艺形成且包括氧化硅。中间层50可另外由热氧化法形成，或借由一系列的湿式及/或干式表面处理形成。中间层50的厚度55约介于0.3nm～1.5nm。
接着，形成介电层60于中间层50上方。介电层60是借由原子层沉积工艺形成，原子层沉积工艺包括重复的沉积循环，每个循环包括以下步骤：将金属前驱物(例如以HfCl4作为Hf的来源)导入反应表面步骤，一清洗(purge)步骤，第二前驱物或氧化物(例如H2O)导入步骤和另一清洗(purge)步骤。介电层60也可以使用以下方法形成：化学气相沉积法(CVD)、物理气相沉积法(PVD)、溅镀或任何上述的组合。介电层60可包括高介电材料，高介电材料是介电常数大于SiO2的介电常数(约为4)的材料。在一实施例中，介电层60可包括HfO2(介电常数约介于15～30之间)。介电层60的厚度65小于临界厚度(以下会更详细的描述)。在一实施例中，厚度65约小于0.8nm。在另一实施例中，介电层60可包括以下的一材料：ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO和SrTiO，且介电层60可具有不同于厚度65的数值。
请再参照图2，形成一介电层70于介电层60上，介电层70是借由原子层沉积工艺形成，原子层沉积工艺包括重复的沉积循环，每个循环包括以下步骤：将金属前驱物(例如以ZrCl4作为Zr的来源)导入反应表面步骤、一清洗(purge)步骤，第二前驱物或氧化物(例如H2O)导入步骤和另一清洗(purge)步骤。介电层70也可以使用以下方法形成：化学气相沉积法(CVD)、物理气相沉积法(PVD)、溅镀或任何上述的组合。介电层70包括不同于介电层60高介电材料的高介电材料。在一实施例中，介电层70可包括ZrO(介电常数约介于15～30之间)。介电层70的厚度75小于临界厚度(以下会更详细的描述)。在一实施例中，厚度75约小于0.8nm。在另一实施例中，介电层70可包括硅酸铪(HfSiO4)。在其它的实施例中，介电层70可包括以下的一材料：SiO、SiN、AlO、HfO、YO、LaO、GdO、TiO、TaO、HfSiO、ZrSiO、TiSiO、TaSiO、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO和SrTiO，且介电层70可具有不同于厚度75的数值。
请再参照图2，形成一介电层80于介电层70上，介电层80是借由原子层沉积工艺(或其它适合的工艺)形成，形成介电层80的工艺大体上类似于形成介电层60的工艺，且其组成材料大体上类似于介电层60的材料。如前文所述的介电层60，介电层80的厚度85小于临界厚度。在一实施例中，厚度85约小于0.8nm。
形成一介电层90于介电层80上，介电层90是借由原子层沉积工艺形成，形成介电层90的工艺大体上类似于形成介电层70的工艺，且其组成材料大体上类似于介电层70的材料。如前文所述的介电层70，介电层90的厚度95小于临界厚度。在一实施例中，厚度95约小于0.8nm。
介电层60、70、80和90一起形成一半导体元件35的层叠栅极介电层200A。对于使用传统工艺制作的栅极结构，在栅极进行相对高温的退火工艺(例如温度介于700℃～1200℃之间)后常常会发生栅极漏电流。产生栅极漏电流的一理由是退火工艺通常会使部分的栅极介电层材料由接近非晶化之态变成单斜晶(monoclinic)态。栅极介电层结晶的部分也称为裸片(grain)，裸片边界(裸片间的界面)提供载流子传输路径，导致或增加栅极漏电流。
根据上述，需要增加栅极介电层的结晶温度，因此即使栅极进行相对高温的退火工艺，可使得栅极中的结晶最小化。于栅极介电层中掺杂硅及/或氮是一增加栅极结晶温度的法。然而，此种掺杂的方法也会降低栅极介电层的介电常数，造成栅极表现的损害。降低栅极介电层的厚度也可以增加栅极的结晶温度，然而，降低栅极介电层的厚度也可能造成栅极漏电，理由是其会降低栅极抗电压的能力(栅极电压)，特别是当栅极电压增加时。因此，需要一栅极介电层可达成高的结晶温度，而不会增加全体的厚度，且不需要进行掺杂。
层叠栅极介电层200A提供许多优点，可理解的是，不同的实施例可提供不同的优点，且不是所有的实施例均需要特定的优点。层叠栅极介电层200A提供的一优点是减少栅极漏电流，部分的原因是其可增加结晶温度。对于介电层60、70、80和90，每个所述介电层的结晶温度是由两能量决定：主体能量(bulk energy)和界面能量(interfacial energy)。主体能量和界面能量的比例分别和介电层60、70、80和90的厚度65、75、85和95有关。当介电层60、70、80和90的厚度65、75、85和95减少时，介电层60、70、80和90中主体能量相对于界面能量的比例会减少。换句话说，当介电层60、70、80和90变得更薄时，每个层中的界面能量开始比主体能量更占主导优势，而当界面能量开始主导时，介电层60、70、80和90需要更多的外部能量来结晶化，因此增加每个层的结晶温度。可以观察到的是，每个介电层60、70、80和90的结晶温度均约高于800℃。因此，层叠栅极介电层200A也有高于800℃的结晶温度。此外当层的厚度65、75、85和95变得更小，更难形成大的晶格。当厚度65、75、85和95变得足够小的时候，可观察到的是，即使退火温度增加到1000℃，层60、70、80和90中不会分别形成结晶。此足够小的厚度即为上述的临界厚度。临界厚度依据特定的材料来决定，所以在一些实施例中，介电层60、80相较于介电层70、90可有不同的临界厚度。在图2所示的实施例中，每个层60、70、80和90的临界厚度约为0.8nm。
如以上所讨论的，每个介电层60、70、80和90的厚度65、75、85和95均约小于0.8nm(或约小于临界厚度)。此即代表介电层60、70、80和90即使在进行退火工艺之后仍大体上不会有结晶或裸片。在一些非理想的状况下，无论如何形成的裸片会有相对较小的尺寸，但对于漏电流的贡献不会太大。
更进一步来说，层叠栅极介电层200A的层压薄层结构可减少裸片边界对齐所导致的漏电流。在一传统的单栅极介电层中，裸片其本身会形成大体上穿过栅极介电层的柱状结构(例如，从栅极介电层上的栅电极至栅极介电层下的基底)。另外，多个裸片可形成在栅极介电层中，其中裸片边界会稍微垂直对齐，因此会形成单一柱状的晶格结构。上述对齐的裸片边界提供载流子从栅电极至基底较容易的传输路径，因此，导致栅极漏电流的增加。然而，在图2所示的层压栅极介电结构中，即使部分的层60、70、80和90结晶形成裸片，这些裸片边界不太可能对齐。因此，不存在有载流子容易传输的路径，而使得栅极漏电流减少。
除了可达成减少栅极漏电流，层叠栅极介电层200A可不使用掺杂，因此可在不降低介电常数且不增加总体厚度的条件下，提高介电层结晶温度同时减少栅极漏电流。层叠栅极介电层200A的每个层60、70、80和90包括高介电常数材料，因此，层叠栅极介电层200A的总介电常数仍可维持足够高。本实施例可调整沉积工艺，改变对应层60、70、80和90的厚度65、75、85和95。因此，层叠栅极介电层200A的总体厚度可借由调整单独厚度65、75、85和95大体上维持相同。因此，层叠栅极介电层200A提供高结晶温度和低漏电流的优点，而不需牺牲介电常数或总体厚度。
由于介电层60、80大致上类似，且介电层70、90大致上类似，可以说层叠栅极介电层200A具有插入层(也可以称为交错层或周期层，或称为副层)。换句话说，本实施例可实质上重复形成层60、70的工艺，以完成层叠栅极介电层200A的制作。可理解的是，图2仅显示介电层60、70实质上重复一次，在另一实施例中，介电层60、70可依需求和制造上的考量实质上重复多次。在另一实施例中，层叠栅极介电层200A可包括3、4或是多个介电材料的层。这些层的材料可以相同或不同于层60、70、80或90。
图3显示层叠栅极介电层200B的另一实施例。为了一致和简洁，类似的材料标示和图2相同的标号且细节在此不详细讨论。如图3所揭示，形成介电层100于介电层70上方。介电层100是借由原子层沉积工艺形成，且其包括不同于介电层60、70高介电材料的高介电材料。原子层沉积工艺包括重复的沉积循环，每个循环包括以下步骤：将金属前驱物导入反应表面步骤、一清洗(purge)步骤，第二前驱物或氧化物导入步骤和另一清洗(purge)步骤。介电层100也可以使用以下方法形成：化学气相沉积法(CVD)、物理气相沉积法(PVD)、溅镀或任何上述的组合。在一实施例中，介电层可包括以下的一材料：ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、SrTiO、SiO、SiN、AlO、HfO、YO、LaO、GdO、TiO、TaO、HfSiO、ZrSiO、TiSiO和TaSiO。介电层100的厚度105小于一部分介电层100开始结晶的临界厚度。在一实施例中，厚度105约小于0.8nm。
接着，形成一介电层110于介电层100上方。介电层110是借由原子层沉积工艺形成，形成介电层110的工艺大体上类似于形成介电层60的工艺，且其组成材料大体上类似于介电层60的材料。介电层110的厚度115约小于0.8nm。
之后，形成一介电层120于介电层110上，介电层120是借由原子层沉积工艺形成，形成介电层120的工艺大体上类似于形成介电层70的工艺，且其组成材料大体上类似于介电层70的材料。介电层120的厚度125约小于0.8nm。
后续，形成一介电层130于介电层120上，介电层130是借由原子层沉积工艺形成，形成介电层130的工艺大体上类似于形成介电层100的工艺，且其组成材料大体上类似于介电层100的材料。介电层130的厚度135约小于0.8nm。
因此，层叠栅极介电层200B包括实质上重复的三个不同的插入介电层60、70和100，这些插入介电层60、70和100可依设计上的需求和制造上的考量重复超过一次。类似于层叠栅极介电层200A，界面能量主导于每个层叠栅极介电层200B的介电层60、70、100、110、120、和130。因此，每个上述介电层60、70、100、110、120、和130具有高于800℃的结晶温度。因此，层叠栅极介电层200B具有约高于800℃的结晶温度。
图4-图10揭示半导体元件35制造的更进一步工艺。为简洁和清楚，层叠栅极介电层200A或200B的单一介电层60、70、80和90(或介电层60、70、100、110、120、和130)并未示出。相反的，层叠栅极介电层200A或200B示出为单一结构。请参照图4，形成一栅电极210于层叠栅极介电层200上方。栅电极210包括一多晶硅材料。可理解的是，栅电极210可使用于“前栅极”工艺或用于后述的“后栅极”工艺的虚设栅极。
请参照图5，使用此技术领域所熟知的光刻工艺图形化中间层50、栅极介电层200和栅电极210，以形成半导体元件35的一栅极结构220(也称为栅极堆叠)。之后，形成轻掺杂源极/漏极(LDD)区230于栅极结构220两侧的部分基底40中。LDD区230可使用本领域所熟知的注入工艺或扩散工艺形成。例如磷或砷的N型掺杂物可用来形成NMOS元件的半导体元件，例如硼的P型掺杂物可用来形成PMOS元件的半导体元件35。
请参照图6，使用此领域技术所熟知的沉积工艺和蚀刻工艺(例如各向异性蚀刻工艺)，形成栅极间隙壁240于基底40上方和栅极结构220的两侧。栅极间隙壁240包括适合的介电材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅或上述的组合。之后，于栅极结构220两侧的部分基底40中形成重掺杂源极/漏极区250(也称为S/D区)。S/D区250可使用本领域所熟知的注入工艺或扩散工艺形成。例如磷或砷的N型掺杂物可用来形成NMOS元件的半导体元件，例如硼的P型掺杂物可用来形成PMOS元件的半导体元件35。S/D区250对准栅极间隙壁240。
虽然未揭示，本实施例还可于半导体元件35上进行一或多个退火工艺，以活化S/D区250。上述退火工艺具有相对较高的温度(例如约大于700℃)，且可在化学机械研磨工艺之前或之后进行。如以上所讨论的，层叠栅极介电层200可经的起此高温的退火工艺，而不结晶化，因此减少潜在的栅极漏电流。
请参照图7，于基底40和栅极结构220上方形成层间介电层260(ILD)。层间介电层260可由化学气相沉积工艺(CVD)、高密度等离子体CVD、旋转涂布、溅渡或其它适合的方法形成。在一实施例中，层间介电层260包括氧化硅。在其它的实施例中，层间介电层260包括氮氧化硅、氮化硅或低介电材料。
因此，图4-图7揭示“前栅极”的各种工艺阶段。此外，本发明还可进行其它的工艺已完成半导体元件35的制作，例如形成内连线结构和其它此领域所熟知的后段工艺。为简化说明，上述工艺不在此描述。
图8-图10揭示在图7之后“后栅极”的各种工艺阶段。请参照图8，于一层间介电层260(ILD)上进行一化学机械研磨(CMP)工艺270，以暴露栅极结构220的顶部表面。在化学机械研磨工艺270之后，栅极结构220的顶部表面大体上和栅极结构220两侧的层间介电层260的顶部表面共面。虽然说明书未揭示，本发明还可于半导体元件35上进行一个或多个退火工艺以活化S/D区250。上述退火工艺可具有相对高的温度(例如温度约大于700℃)，且可在化学机械研磨工艺270之前或之后进行。如以上所讨论的，层叠栅极介电层200可承受上述的高温而没有产生结晶化，因此可减少在潜在的栅极漏电流。
请参照图9，移除栅电极210，借以形成一沟槽275，取代栅电极210。本实施例可使用本领域所熟知的湿蚀刻工艺或干蚀刻工艺移除栅电极210，而剩下的半导体元件35的层(包括栅极介电层200、栅极间隙壁240和层间介电层260)大体上未被蚀刻。由于栅电极210在后栅极工艺被移除，其也可以称为虚设栅极。
请参照图10，形成一金属层280于沟槽275中和栅极介电层200的上方。金属层280包括TiN、TaN、TaC、TaSiN、WN、TiAl、TiAlN和上述的组合之一。金属层280可另包括其它的适合应用或制造的金属材料。金属层280可借由化学气相沉积法(CVD)、物理气相沉积法(PVD)或其它适合的技术形成。之后，形成一金属层290于沟槽275中和金属层280上方。金属层290包括W、Al、Cu和上述的组合之一。金属层290可由化学气相沉积法(CVD)、物理气相沉积法(PVD)、电镀或其它适合的技术形成。
金属层280、290一起形成金属栅电极300。金属层280可调整半导体元件35的功函数，因此可达成所希望的临界电压Vt。举例来说，本实施例可调整金属层280，使NMOS的临界电压Vtn的大小大体上和PMOS的临界电压Vtp的大小相同。因此，金属层280也可称为功函数金属层。可理解的是，对于以上所讨论图4-图7的栅极先做工艺，类似于功函数金属层280的层可形成为栅电极210的部分。金属层290作为金属栅电极300的主要部分且可称为填充金属层。
可理解的是，本实施例还可进行额外的工艺，以完成半导体元件35的制作。例如，上述额外的工艺可包括沉积保护层、形成接触和形成内连线结构(例如线、插塞、金属层和层间介电层，以提供电性内连线至包括栅电极的元件)。为简化说明，上述工艺不在此描述。
图11A～图11D分别描述不同范例310-313的栅极介电层的剖面图，上述范例310-313以不同实施例非栅极介电层制作。每个上述范例均使用70个循环的原子层沉积和彼此的总厚度315-318大体上相同。
在图11A中，范例310包括介电层320、321。介电层320包括以56个循环的原子层沉积形成的HfO2。介电层321包括借由7个循环的原子层沉积形成HfO2和7个循环的原子层沉积形成SiO2，以得到HfSiO4。HfO2的原子层沉积循环和SiO2的原子层沉积循环是交替的。换句话说，每个HfO2原子层沉积循环之后进行一个SiO2原子层沉积循环。
在图11B中，范例311包括介电层330-333。介电层330、332每个包括以28个循环的原子层沉积形成的HfO2。介电层331、333每个包括HfSiO4，介电层331的HfSiO4是借由6个循环的原子层沉积形成HfO2和6个循环的原子层沉积形成SiO2得到。介电层333的HfSiO4是借由1个循环的原子层沉积形成HfO2和1个循环的原子层沉积形成SiO2得到。对于介电层331、333，HfO2的原子层沉积循环和SiO2的原子层沉积循环是交替的。
在图11C中，范例312包括介电层340-345。介电层340、342每个包括以19个循环的原子层沉积形成的HfO2。介电层344包括18个循环的原子层沉积形成的HfO2。介电层341、343和345每个包括HfSiO4。介电层341、343的HfSiO4是借由3个循环的原子层沉积形成HfO2和3个循环的原子层沉积形成SiO2得到。介电层345的HfSiO4是借由1个循环的原子层沉积形成HfO2和1个循环的原子层沉积形成SiO2得到。对于介电层341、343和345，HfO2的原子层沉积循环和SiO2的原子层沉积循环是交替的。
在图11D中，范例313包括介电层350-363。介电层350、352、354、356、358、360和362包括以8个循环的原子层沉积形成的HfO2。介电层351、353、355、357、359、361和363包括HfSiO4。介电层的HfSiO4是借由1个循环的原子层沉积形成HfO2和1个循环的原子层沉积形成SiO2得到。
为评估范例310-313在真实高温条件下的表现，本发明对每个范例310-313进行模拟，每个模拟在高于700℃下的不同温度进行。在每个模拟之后，本发明对范例310-313进行检查，看上述范例中是否有结晶化的发生。实验结果显示，范例310在700℃的快速热退火工艺之后，开始形成相对较小的结晶裸片。范例311在700℃的快速热退火工艺没有观察到结晶化，但在900℃的快速热退火工艺有观察到结晶化的现象。范例312和313即使在900℃的快速热退火工艺也没有观察到结晶化现象。因此，值得注意的是，对于一给定的总厚度，具有较多层压薄副层的栅极介电层，相较于具有较少或较厚层压薄副层(或没有层压副层)的栅极介电层，倾向有较高的结晶温度。
虽然本发明已披露优选实施例如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明非保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种装置，包括一半导体元件，该半导体元件包括：
一基底；
一第一栅极介电层，具有第一材料且位于该基底上方，该第一栅极介电层具有小于第一临界厚度的第一厚度，其中该第一临界厚度是部分该第一栅极介电层的第一材料会开始结晶化的厚度；及
一第二栅极介电层，具有第二材料且位于该第一栅极介电层上方，该第二栅极介电层具有小于第二临界厚度的第二厚度，其中该第二临界厚度是部分该第二栅极介电层的第二材料会开始结晶化的厚度；
其中该第二材料不同于该第一材料。
2.如权利要求1所述的装置，其中该第一厚度和该第二厚度各小于0.8nm。
3.如权利要求1所述的装置，其中该半导体元件还包括：
一中间层，位于该基底和该第一栅极介电层间；
一栅电极，位于该第二栅极介电层上方。
4.如权利要求1所述的装置，其中该第一栅极介电层包括以下的一材料：HfO2、ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO和SrTiO，且
该第二栅极介电层包括以下的一材料：SiO、SiN、AlO、HfO、YO、LaO、GdO、TiO、TaO、HfSiO、ZrSiO、TiSiO、TaSiO、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO和SrTiO。
5.如权利要求1所述的装置，其中该第一栅极介电层包括HfO2，且该第二栅极介电层包括ZrO2和HfSiO4之一。
6.如权利要求1所述的装置，其中该第一栅极介电层和该第二栅极介电层是交错排列的。
7.一种半导体元件的制作方法，包括：
提供一基底；
形成一具有第一材料的第一栅极介电层于该基底上方，该第一栅极介电层具有小于第一临界厚度的第一厚度，其中该第一临界厚度是部分该第一栅极介电层的第一材料会开始结晶化的厚度；及
形成一具有第二材料的第二栅极介电层于该第一栅极介电层上方，该第二栅极介电层具有小于第二临界厚度的第二厚度，其中该第二临界厚度是部分该第二栅极介电层的第二材料会开始结晶化的厚度；
其中该第二材料不同于该第一材料。
8.如权利要求7所述的半导体元件的制作方法，还包括：
在形成该第一栅极介电层之前，形成一中间层于该基底上方；及
形成一栅电极于该第二栅极介电层上方。
9.如权利要求8所述的半导体元件的制作方法，其中该栅电极包括多晶硅，且该方法还包括：
形成源极和漏极区于该栅极两侧的基底中；
移除该栅电极；及
之后形成一金属栅电极于该第二栅极介电层上方。
10.如权利要求7所述的半导体元件的制作方法，其中形成该第一栅极介电层和该第二栅极介电层是使用原子层沉积法。
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