CN103094082A

CN103094082A - 制作半导体器件的方法

Info

Publication number: CN103094082A
Application number: CN2011103350304A
Authority: CN
Inventors: 蒋莉; 黎铭琦; 朱普磊; 曹均助
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-10-31
Filing date: 2011-10-31
Publication date: 2013-05-08

Abstract

本发明公开了一种制作半导体器件的方法，包括：a）提供半导体衬底，该半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，半导体衬底上还形成有包围第一伪栅极和第二伪栅极的层间介电层；b）去除第一伪栅极和第二伪栅极中的一个以形成第一填充开口，并在第一填充开口内形成第一金属栅极；c）在第一金属栅极上形成保护层；d）去除第一伪栅极和第二伪栅极中的另一个以形成第二填充开口；以及e）在第二填充开口内形成第二金属栅极，并去除保护层。本发明的方法通过在先形成的金属栅极表面形成保护层来保护该金属栅极在后续的刻蚀工艺和清洗工艺中免受损伤，因此可以有效地避免半导体器件失效。

Description

制作半导体器件的方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。

金属栅极技术包括先形成栅（Gate-first）工艺和后形成栅（Gate-last）工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-last工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。

在Gate-last工艺中，由于N型晶体管和P型晶体管需要由不同的功函数金属层，因此，通常需要分别形成N型晶体管的金属栅极和P型晶体管的金属栅极。图1A-1D为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供半导体衬底100。半导体衬底100上形成有用于形成N型金属栅极的第一伪栅极101和用于形成P型金属栅极的第二伪栅极102。在半导体衬底300上以及第一伪栅极101和第二伪栅极102的两侧还形成有应力层103。在应力层103上形成有层间介电层104。如图1B所示，去除第二伪栅极102，以形成第二填充开口105。如图1C所示，在第二填充开口105内形成P型金属栅极106，P型金属栅极106的材料可以为铝。如图1D所示，去除第一伪栅极101，以形成第一填充开口107。然后，在该第一填充开口107内填充金属即可以形成N型金属栅极。

然而，在P型金属栅极106形成之后，需要去除第一伪栅极101以形成第一填充开口107，并且在第一填充开口107内填充金属之前还需要对进行清洗步骤。在这些过程中，刻蚀气体和/或清洗溶液很容易损坏P型金属栅极106，而导致整个半导体器件失效。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；b）去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；c）在所述第一金属栅极上形成保护层；d）去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口；以及e）在所述第二填充开口内形成第二金属栅极，并去除所述保护层。

优选地，所述保护层的材料为金、银、钌、铑、钯、锇、铱和铂中的一种或多种。

优选地，所述保护层的材料为钌。

优选地，所述c）步骤中形成所述保护层的方法为气相沉积法，且所述气相沉积法中使用的反应物为相对于伪栅极和所述层间介电层更易于在金属栅极表面反应并形成金属层的前驱体。

优选地，所述气相沉积法采用的前驱体为二环戊二烯合钌、三(2,2,6,6-四甲基-3,5-庚二酮)钌和/或三(N, N’-二异丙基乙酰亚胺)钌(III)。

优选地，所述气相沉积法为原子层沉积法。

优选地，使用所述原子层沉积法形成所述保护层时的沉积温度为200-400^oC。

优选地，使用所述原子层沉积法形成所述保护层时的沉积速率为0.5-0.9埃/周期。

优选地，所述保护层的厚度为30-200埃。

优选地，所述d）步骤中采用的方法为毯式刻蚀法。

综上所示，本发明的方法通过在先形成的金属栅极表面形成保护层来保护该金属栅极在后续的刻蚀工艺和清洗工艺中免受损伤，因此可以有效地避免半导体器件失效。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1D为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图；

图2为根据本发明一个实施方式制作半导体器件工艺流程图；

图3A-3H为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

图2示出了根据本发明一个实施方式制作半导体器件工艺流程图，图3A-3H示出了根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合图2和图3A-3H来详细说明本发明的制作方法。

执行步骤201，提供半导体衬底，该半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，该半导体衬底上还形成有包围第一伪栅极和第二伪栅极的层间介电层。

如图3A所示，半导体衬底300可以为以下所提到的材料中的至少一种：硅、砷化镓、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在半导体衬底300中可以形成有掺杂区域（未示出），例如N型阱区和P型阱区。此外，半导体衬底300中还可以包括隔离结构311，例如浅沟槽隔离（STI）等，隔离结构311可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料形成。

半导体衬底300上形成有第一伪栅极301和第二伪栅极302，其中，第一伪栅极301用于形成N型金属栅极，第二伪栅极302用于形成P型金属栅极。第一伪栅极301和第二伪栅极302的材料可以为本领域中常用的形成伪栅极的材料，例如多晶硅。在此分别仅用一个第一伪栅极301和一个第二伪栅极来表示用于形成N型金属栅极和P型金属栅极的伪栅极。此外，在半导体衬底300与第一伪栅极301和第二伪栅极302之间还可以形成有高介电常数层（未示出），其厚度可以为10-30埃。高介电常数层可包含氧化铪（HfO_x），或者选择性地包含HfSiO_x、HfSiON、HfTaO、HfTiO、HfZrO或前述的组合。

在形成完第一伪栅极301和第二伪栅极302之后，可以进行额外的CMOS工艺来形成各种N型晶体管和P型晶体管内公知的元件，例如包括浅掺杂区、源/漏极区、间隙壁、P型晶体管的硅锗元件、硅化物、接触孔刻蚀停止层（CESL）以及层间介电层304。层间介电层304形成在半导体衬底300上且包围第一伪栅极301和第二伪栅极302。层间介电层304可包含由高深宽比（HARP）和/或高密度等离子体（HDP）沉积工艺形成的氧化物。

此外，在半导体衬底300上以及第一伪栅极301和第二伪栅极302的两侧还可以形成有的应力层303，以提高沟道内载流子的迁移率。

执行步骤202，去除第一伪栅极和第二伪栅极中的一个以形成第一填充开口，并在该第一填充开口内形成第一金属栅极。在实际操作中，可以先形成N型金属栅极，即先去除第一伪栅极形成第一填充开口，并在该第一填充开口中形成N型金属栅极作为第一金属栅极；或者可以先形成P型金属栅极，即先去除第二伪栅极形成第一填充开口，并在该第一填充开口中形成P型金属栅极作为第一金属栅极。以下将结合本发明的一个实施方式并以先形成P型金属栅极为例来说明本发明的原理。

如图3B所示，去除第二伪栅极302以在层间介电层304中形成第一填充开口305。本领域的技术人员可以采用现有的方法来去除第二伪栅极302，例如，包括：在图3A所示的半导体器件结构上形成掩膜层，该掩膜层中具有暴露第二伪栅极302的开口；执行刻蚀工艺以去除第二伪栅极302；以及去除该掩膜层，以得到图3B所示的半导体器件结构。

如图3C所示，在层间介电层304和第一伪栅极301上以及第一填充开口305内形成金属层306。为了使N型金属栅极和P型金属栅极具有不同的功函数，金属层306可以包括依次形成的P型功函数金属层（未示出）和金属栅极材料层（未示出）。P型功函数金属层可包含氮化钛，其厚度可以约为50-100埃。该P型功函数金属层可以由原子层沉积法（ALD）、物理气相沉积法（PVD）或其它合适技术形成。或者，P型功函数金属层可包含例如氮化钛、钌、钼、铝、氮化钨、前述的氧化物或者硅化物的衍生物或者前述组合的单一金属层或复合金属层，以提高有效功函数（EWF）值。金属栅极材料层可以包含铝、铜等具有良好导电性能的金属。

如图3D所示，可以采用例如化学机械研磨工艺或刻蚀工艺等去除第一填充开口305以上的金属层306，以在第一填充开口305内形成P型金属栅极307。

执行步骤203，在第一金属栅极上形成保护层。

如图3E所示，在P型金属栅极307上形成保护层308。保护层308覆盖在P型金属栅极307的上表面，用于在后续去除第一伪栅极301的工艺和清洗工艺中保护P型金属栅极307免受损伤。优选地，保护层308的厚度为30-200埃。优选地，保护层308的材料可以为金、银、钌、铑、钯、锇、铱和铂中的一种或多种。更优选地，保护层308的材料为钌。

当保护层308的材料为钌时，形成保护层308的方法为气相沉积法。其中，该气相沉积法中使用的反应物为相对于第一伪栅极301和层间介电层304更易于在P型金属栅极307表面反应并形成金属层的前驱体。这样可以仅在P型金属栅极307的上表面形成保护层308，而无需在图3E所示的半导体器件结构的全部表面形成保护层然后经复杂的刻蚀工艺仅保留位于P型金属栅极307上表面的部分，以简化工艺，并避免刻蚀工艺损坏半导体器件。优选地，气相沉积法采用的前驱体可以为二环戊二烯合钌（bis（cyclopentadienyl） ruthenium）、三（2,2,6,6-四甲基-3,5-庚二酮）钌（tris（2,2,6,6-tetramethyl-3,5-heptanedionato） ruthenium）和/或三(N, N’-二异丙基乙酰亚胺)钌(III)（tris（N, N’-diisopropylac-etamidinato）ruthenium（III））等等。优选地，所述气相沉积法为原子层沉积法，以准确地控制保护层308的厚度。使用原子层沉积法形成保护层308时的沉积温度可以为200-400^oC。使用原子层沉积法形成保护层308时的沉积速率为0.5-0.9埃/周期。

执行步骤204，去除第一伪栅极和第二伪栅极中的另一个以形成第二填充开口。在先形成N型金属栅极的情况下，该步骤为去除第二伪栅极；在先形成P型金属栅极的情况下，该步骤为去除第一伪栅极。

如图3F所示，根据本发明一个实施方式，先形成P型金属栅极307，因此该步骤为去除第一伪栅极301以在层间介电层304中形成第二填充开口309。本领域的技术人员可以采用现有的方法来去除第二伪栅极309，例如，包括：在图3E所示的半导体器件结构上形成掩膜层，该掩膜层中具有暴露第一伪栅极301的开口；执行刻蚀工艺以去除第一伪栅极301；以及去除该掩膜层，以得到图3F所示的半导体器件结构。优选地，采用毯式刻蚀法（Blanket Etch）去除第一伪栅极301，以减少工艺步骤。所述毯式刻蚀法为不使用任何掩膜层来对第一伪栅极301进行干法刻蚀或湿法刻蚀的方法。

执行步骤205，在第二填充开口内形成第二金属栅极，并去除保护层。

如图3G所示，在层间介电层304和保护层308上以及第二填充开口309内形成金属层310。金属层310可以包括依次形成的N型功函数金属层（未示出）和金属栅极材料层（未示出）。N型功函数金属层可包含氮化钛，其厚度可以小于P型功函数金属层的厚度，并经热处理工艺调整其功函数。该N型功函数金属层可以由原子层沉积法（ALD）、物理气相沉积法（PVD）或其它合适技术形成。或者，N型功函数金属层可包含例如氮化钛、钌、钼、铝、氮化钨、前述的氧化物或者硅化物的衍生物或者前述组合的单一金属层或复合金属层，以提高有效功函数（EWF）值。金属栅极材料层可以包含铝、铜等具有良好导电性能的金属。

如图3H所示，可以采用例如化学机械研磨工艺或刻蚀工艺等同时去除保护层308和第一填充开口305以上的金属层310，以在第一填充开口305内形成N型金属栅极311。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件的方法，包括：

a）提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；

b）去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；

c）在所述第一金属栅极上形成保护层；

d）去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口；以及

e）在所述第二填充开口内形成第二金属栅极，并去除所述保护层。

2.如权利要求1所述的方法，其特征在于，所述保护层的材料为金、银、钌、铑、钯、锇、铱和铂中的一种或多种。

3.如权利要求2所述的方法，其特征在于，所述保护层的材料为钌。

4.如权利要求3所述的方法，其特征在于，所述c）步骤中形成所述保护层的方法为气相沉积法，且所述气相沉积法中使用的反应物为相对于伪栅极和所述层间介电层更易于在金属栅极表面反应并形成金属层的前驱体。

5.如权利要求4所述的方法，其特征在于，所述气相沉积法采用的前驱体为二环戊二烯合钌、三(2,2,6,6-四甲基-3,5-庚二酮)钌和/或三(N, N’-二异丙基乙酰亚胺)钌(III)。

6.如权利要求4所述的方法，其特征在于，所述气相沉积法为原子层沉积法。

7.如权利要求6所述的方法，其特征在于，使用所述原子层沉积法形成所述保护层时的沉积温度为200-400^oC。

8.如权利要求6所述的方法，其特征在于，使用所述原子层沉积法形成所述保护层时的沉积速率为0.5-0.9埃/周期。

9.如权利要求1所述的方法，其特征在于，所述保护层的厚度为30-200埃。

10.如权利要求1所述的方法，其特征在于，所述d）步骤中采用的方法为毯式刻蚀法。