CN105097691B - 半导体器件的形成方法 - Google Patents

Abstract

一种半导体器件的形成方法，包括：提供衬底，衬底包括第一区域和第二区域，第一区域与第二区域类型不同，在第一区域形成至少一个第一伪栅极，在第二区域形成至少一个第二伪栅极，第二伪栅极的特征尺寸大于等于0.1微米；在衬底、第一伪栅极和第二伪栅极上形成介质层，介质层与第一伪栅极顶部、第二伪栅极顶部相平；之后，在第二伪栅极顶部形成保护层；之后，去除第一伪栅极，在介质层中形成第一栅极凹槽；在第一栅极凹槽内填充满第一金属层，并且第一金属层覆盖保护层；去除高于介质层的第一金属层及保护层，形成第一金属栅极；之后，去除第二伪栅极，在第二伪栅极处形成第二金属栅极。采用本发明的方法可以提高半导体器件的性能。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体领域，尤其涉及半导体器件的形成方法。

背景技术

随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，在MOS晶体管特征尺寸不断缩小情况下，为了降低MOS晶体管栅极的寄生电容，提高器件速度，金属栅极被引入到MOS晶体管中。

图1至图7是现有技术中的PMOS晶体管中和NMOS晶体管中的金属栅极的形成方法的剖面结构示意图。

参考图1，提供半导体衬底100，半导体衬底100包括NMOS区域Ι和PMOS区域ΙΙ。在NMOS区域Ι形成至少一个第一伪栅极101和至少一个第三伪栅极103，在所述PMOS区域ΙΙ形成至少一个第二伪栅极102和至少一个第四伪栅极104，第一伪栅极101和第二伪栅极102的特征尺寸都大于等于0.1微米，第三伪栅极103的特征尺寸小于第一伪栅极101的特征尺寸，第四伪栅极104的特征尺寸小于第二伪栅极102的特征尺寸。第一伪栅极101至第四伪栅极104的材料都为多晶硅。

在半导体衬底100、第一伪栅极101至第四伪栅极104上形成氧化硅层105，所述氧化硅层105与所述各伪栅极顶部相平。

接着，参考图2，形成图形化的掩膜层106，所述图形化的掩膜层106覆盖PMOS区域ΙΙ的氧化硅层105和第二伪栅极102、第四伪栅极104。之后，去除所述NMOS区域Ι的第一伪栅极101和第三伪栅极103(参考图1)，在NMOS区域Ι的氧化硅层105内形成第一栅极凹槽107和第三栅极凹槽108。

接着，参考图3，在第一栅极凹槽107和第三栅极凹槽108内填充满第一铝层109，所述第一铝层109还覆盖所述图形化的掩膜层106。

接着，参考图4，采用化学机械研磨的方法去除高于氧化硅层105的第一铝层109和图形化的掩膜层106，在第一栅极凹槽107内形成第一铝栅极110，在第三栅极凹槽108内形成第三铝栅极111。其中化学机械研磨液的成分主要为氧化铝。

接着，结合参考图4和图5，去除PMOS区域ΙΙ的第二伪栅极102和第四伪栅极104，相应的，在PMOS区域ΙΙ的氧化硅层105内形成第二栅极凹槽112和第四栅极凹槽113。

接着，参考图6，在第二栅极凹槽112和第四栅极凹槽113内填充满第二铝层114，所述第二铝层114还覆盖NMOS区域Ι的氧化硅层105和第一铝栅极110、第三铝栅极111。

接着，参考图7，采用化学机械研磨的方法去除高于氧化硅层105的第二铝层114，在第二栅极凹槽112内形成第二铝栅极115，在第四栅极凹槽113内形成第四铝栅极116。

采用现有技术的方法形成的PMOS晶体管的性能不好，严重时，无法工作。

发明内容

本发明解决的问题是采用现有技术的方法形成的PMOS晶体管的性能不好，严重时，无法工作。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域与第二区域类型不同，在所述第一区域形成至少一个第一伪栅极，在所述第二区域形成至少一个第二伪栅极，所述第二伪栅极的特征尺寸大于等于0.1微米；

在所述半导体衬底、第一伪栅极和第二伪栅极上形成介质层，所述介质层与所述第一伪栅极顶部、第二伪栅极顶部相平；

形成所述介质层后，在所述第二伪栅极顶部形成保护层；

形成所述保护层后，去除第一伪栅极，在所述介质层中形成第一栅极凹槽；

在所述第一栅极凹槽内填充满第一金属层，并且所述第一金属层覆盖所述保护层；

去除高于所述介质层的第一金属层及保护层，形成第一金属栅极；

形成第一金属栅极后，去除所述第二伪栅极，之后，在所述第二伪栅极处形成第二金属栅极。

可选的，所述保护层的材料为氧化硅、氮化硅或氮氧化硅。

可选的，所述保护层的厚度为10～200埃。

可选的，在所述第二伪栅极顶部形成保护层的方法包括：

在所述第一伪栅极、第二伪栅极和介质层顶部形成保护层材料层；

在所述保护层材料层的表面形成图形化的第一掩膜层，以所述图形化的第一掩膜层为掩膜对所述保护层材料层进行刻蚀，在所述第二伪栅极顶部形成保护层；

形成所述保护层后，去除所述图形化的第一掩膜层。

可选的，去除高于所述介质层的第一金属层及保护层的方法为：采用化学机械研磨的方法同时去除高于所述介质层的第一金属层及保护层。

可选的，去除所述第二伪栅极，之后，在所述第二伪栅极处形成第二金属栅极的步骤包括：

去除所述第二伪栅极，在所述介质层中形成第二栅极凹槽；

在所述第二栅极凹槽内填充满第二金属层，所述第二金属层覆盖所述介质层和第一金属栅极；

去除高于所述介质层的第二金属层，在所述第二栅极凹槽内形成第二金属栅极。

可选的，所述第一伪栅极和所述第二伪栅极的特征尺寸都大于2微米时，所述第一区域为NMOS区域，所述第二区域为PMOS区域，或者，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

可选的，所述第一伪栅极和所述第二伪栅极中的至少一个的特征尺寸小于等于2微米时，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

可选的，所述第一区域还包括至少一个第三伪栅极，所述第二区域还包括至少一个第四伪栅极。

可选的，在所述第二伪栅极顶部形成保护层的步骤之后，在去除第一伪栅极的步骤之前，还包括下列步骤：

在所述第二区域的介质层、第三伪栅极和保护层上形成第二掩膜层。

可选的，所述第二掩膜层的材料为氮化硼或氮化钛。

可选的，去除高于所述介质层的第一金属层及保护层的步骤中，还包括去除所述第二掩膜层的步骤。

与现有技术相比，本发明的技术方案具有以下优点：

去除所述高于介质层的第一金属层形成第一金属栅极的过程中，去除物质与第二伪栅极的材料层的研磨选择比很小。尤其，当第二伪栅极的特制尺寸大于等于0.1微米的时候更加明显。这样，去除所述高于介质层的第一金属层的过程中，会对第二伪栅极造成严重损伤。而本发明的技术方案中，去除物质与保护层材料的研磨选择比很大，上述去除过程中，保护层可以保护其下的第二伪栅极，使其受损程度大大减小。这样，相对于第一区域的第一金属栅极及其周围介质层的高度来说，第二区域的第二伪栅极的高度不会减小很多，第二伪栅极周围的介质层的高度也不会减小很多。后续形成第二金属栅极的过程中，避免在第二区域的介质层上残留有第二金属层，从而可以提高第二区域的后续形成的晶体管的性能，进而可以提高后续形成的半导体器件的性能。

附图说明

图1～图7是现有技术中的PMOS晶体管中和NMOS晶体管中的金属栅极的形成方法的剖面结构示意图；

图8～图15是本发明具体实施例中的半导体器件的形成方法的剖面结构示意图。

具体实施方式

采用现有技术的方法形成的PMOS晶体管的性能不好，严重时，无法工作的原因如下：

参考图3和图4，采用化学机械研磨的方法去除高于氧化硅层105的第一铝层109时，图形化的掩膜层106也会被顺带去除。当研磨至氧化硅层105表面时，作为第二伪栅极102和第四伪栅极104的多晶硅材料对化学机械研磨液的选择比远远小于氧化硅材料对化学机械研磨液的选择比，然而上述条件对于特征尺寸大于等于0.1微米的第二伪栅极尤为明显，对于特征尺寸小于0.1微米的第四伪栅极不明显。这样，相同的化学机械条件下，第二伪栅极102会被研磨的很快，第四伪栅极104会被研磨的很慢。化学机械研磨工艺结束后，化学机械研磨液对第二伪栅极102的过研磨会比较严重，进而对第二伪栅极102周围的氧化硅层105产生较严重的过研磨。于是就出现了图4的情景：当采用化学机械研磨的方法将第一铝层109(参考图3)研磨至氧化硅层105的表面形成第一铝栅极110和第三铝栅极111时，PMOS区域ΙΙ较大特征尺寸的第二伪栅极102的高度和第二伪栅极102周围的氧化硅层105的高度明显低于NMOS区域Ι的第一铝栅极110的高度和第一铝栅极110周围的氧化硅层105的高度，形成过研磨凹坑。

接着，结合参考图5，去除第二伪栅极102后形成的第二栅极凹槽112的高度也明显低于NMOS区域Ι的第一铝栅极110的高度和第一铝栅极110周围的氧化硅层105的高度。当采用化学机械研磨的方法将第二铝层114研磨至NMOS区域Ι的氧化硅层105时，该机械研磨操作停止。这时，参考图7，在PMOS区域ΙΙ的第二栅极凹槽112中不仅填充满第二铝层114，形成第二铝栅极115，在第二铝栅极115周围的氧化硅层105上也会形成残留的第二铝层114，也就是说，在上述研磨凹坑内残留有第二铝层114。当对后续形成的晶体管施加电压时，残留在氧化硅层105上的第二铝层114会使第二铝栅极115发生短路。例如，如果PMOS区域有多个第二铝栅极时，相邻的第二铝栅极115会被残留在介质层上的第二铝层114相连，从而会使相邻的第二铝栅极115发生短路的现象。因此，形成的PMOS晶体管的性能不好，严重时，无法工作。

为解决上述问题，本发明提供了一种半导体器件的形成方法。采用本发明的方法形成的半导体器件的性能会有大幅度提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图8，提供半导体衬底200，所述半导体衬底200包括第一区域Ι和第二区域ΙΙ，所述第一区域Ι与第二区域ΙΙ类型不同，在所述第一区域Ι形成至少一个第一伪栅极201，至少一个第三伪栅极203。在所述第二区域ΙΙ形成至少一个第二伪栅极202、至少一个第四伪栅极204。所述第二伪栅极202的特征尺寸大于等于0.1微米。

半导体衬底200材料可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或本领域技术人员公知的其他半导体材料衬底。本实施例中，所述半导体衬底200为硅衬底，其中还形成有隔离结构，所述隔离结构可以是浅沟槽隔离结构，或本领域技术人员公知的其他用于器件隔离或有源区隔离的隔离结构。

本实施例中，第一区域Ι为PMOS区域，第二区域ΙΙ为NMOS区域。第一区域Ι的第一伪栅极201、第三伪栅极203、第二区域ΙΙ的第二伪栅极202和第四伪栅极204是同时形成的，材料都为多晶硅。其他实施例中，第一伪栅极201至第四伪栅极204也可以不同时形成。本实施例中，第二伪栅极202的特征尺寸大于等于0.1微米，第四伪栅极204的特征尺寸小于0.1微米。而且，第一伪栅极201至第四伪栅极204的特征尺寸都小于等于2微米。

需要说明的是，图8只是示意出第一伪栅极201与第二伪栅极202的特征尺寸相同的情况，第三伪栅极203与第四伪栅极204的特征尺寸相同的情况。其他实施例中，第一伪栅极也可以与第二伪栅极的特征尺寸不同，第三伪栅极也可以与第四伪栅极的特征尺寸不同，只要第一伪栅极至第四伪栅极的特征尺寸都小于等于2微米，都属于本实施例的保护范围。

本实施例中，在第一伪栅极201与衬底之前还具有第一栅介质层(图未示)，在第二伪栅极与衬底之前还具有第二栅介质层(图未示)，在第三伪栅极与衬底之前还具有第三栅介质层(图未示)，在第四伪栅极与衬底之前还具有第四栅介质层(图未示)。第一栅介质层至第四栅介质层都为高k栅介质层。所述高k栅介质层的材料为HfO₂、Al₂O₃、ZrO₂、HfSiO、HfSiON、HfTaO和HfZrO。所述高k材料作为栅介质层能够提高隔离电效果，减少漏电流，提高器件性能。其他实施例中，第一栅介质层至第四栅介质层也可以都为氧化硅层。

本实施例中，第一伪栅极201至第四伪栅极204的周围形成有侧墙(图未示)。侧墙的材料可以为氧化硅、氮化硅或者氧化硅-氮化硅-氧化硅等多层材料。

其他实施例中，在衬底表面和侧墙侧壁的表面形成刻蚀停止层(图未示)。刻蚀停止层的作用为：后续刻蚀形成源极导电插塞通孔或漏极导电插塞通孔时，一方面使得源极导电插塞通孔和漏极导电插塞通孔都停止在刻蚀停止层上，刻蚀停止层可以保护刻蚀停止层下面的衬底不受损伤，另一方面，源极导电插塞通孔和漏极导电插塞通孔都停止在刻蚀停止层上，都不会对刻蚀停止层形成过刻蚀，从而能够形成深度相同的源极导电插塞通孔或漏极导电插塞通孔。刻蚀停止层的材料为氮化硅。形成刻蚀停止层的方法为沉积。

接着，继续参考图8，本实施例中，形成介质材料层，覆盖半导体衬底200和第一伪栅极201至第四伪栅极204。然后采用化学机械研磨或刻蚀的方法去除高于第一伪栅极201至第四伪栅极204的介质材料层，形成介质层205。介质层205顶部与第一伪栅极201至第四伪栅极204顶部相平。其中，形成介质材料层的方法为化学气相沉积或高纵深比填沟工艺(High Aspect Ratio Process，HARP)，之所以采用HARP是因为形成的介质层205的填充性能好，从而可以增加后续形成的介质层205的隔离效果。

接着，参考图9和图10，在所述第二伪栅极202顶部形成保护层206。本实施例中，保护层206的材料为氧化硅、氮化硅或氮氧化硅。具体方法如下：

参考图9，在介质层205、第一伪栅极201至第四伪栅极204上形成保护层材料层206’。之后，在保护层材料层206’上形成图形化的第一掩膜层207，所述图形化的第一掩膜层207定义了保护层的大小和分布。以所述图形化第一掩膜层207为掩膜对所述保护层材料层206’进行刻蚀，在所述第二伪栅极顶部形成保护层206。其中，图形化的第一掩膜层207可以为光刻胶层，也可以为多层结构的掩膜层，所述多层结构的掩膜层由下至上依次包括：图形膜层、介质层抗反射层(Dielectric Anti-Reflecion Coat，DARC)和光刻胶层。之所以选择多层结构的掩膜层，是因为：后续形成的保护层206的特征尺寸较小，光刻胶层的厚度较薄，以图形化的光刻胶层对半导体衬底200进行刻蚀时，图形化的光刻胶层容易在保护层206形成之前被完全去除。

形成保护层206后，去除图形化的第一掩膜层207。去除图形化的第一掩膜层207的方法为灰化。

接着，参考图10，在介质层205、第四伪栅极204和保护层206上形成第二掩膜层208。第二掩膜层208的作用为：后续工艺步骤中，去除第一区域中的第一伪栅极的过程中，第二掩膜层可以保护第二区域的第二伪栅极202、第四伪栅极204不受损伤。本实施例中，第二掩膜层208的材料为氮化硼或氮化钛。第二掩膜层208之所以为氮化硼或氮化钛，原因如下：一方面，第二掩膜层208与介质层205的研磨选择比高，后续研磨去除第一金属层形成第一金属栅极的工艺步骤中，不会对介质层205进行过研磨。另一方面，后续去除第一金属层211形成第一金属栅极212和第三金属栅极213的过程中，可以顺带将第二掩膜层208进行研磨去除，不需要额外进行第二掩膜层208的去除工艺，从而节省工艺步骤。

其他实施例中，第二掩膜层也可以为本领域技术人员熟知的其他金属硬掩膜层，只要能够具有上述两个作用之一的作用都属于本发明的保护范围。

接着，继续参考图10，形成第二掩膜层208后，去除第一伪栅极201(参考图9)和第三伪栅极203，相应的，在所述介质层205中形成第一栅极凹槽209和第三栅极凹槽210。第一栅极凹槽209和第三栅极凹槽210的底部露出栅介质层。

去除第一伪栅极201、第三伪栅极203的方法为等离子体干法刻蚀或湿法腐蚀。其中去除第一伪栅极201、第三伪栅极203的方法为本领域技术人员熟知技术，在此不再赘述。

接着，参考图11，在所述第一栅极凹槽209、第三栅极凹槽210内填充满第一金属层211，并且所述第一金属层211覆盖所述第二掩膜层208。

本实施例中，第一金属层211的材料为铝，形成第一金属层211的方法为沉积。其他实施例中，第一金属层也可以为本领域技术人员熟知的其他金属材料，例如钨、铜、银和金。

接着，参考图12，去除高于介质层205的第一金属层211、第二掩膜层208及保护层206，形成第一金属栅极212和第三金属栅极213。

本实施例中，去除高于介质层205的第一金属层211的方法为化学机械研磨。其中，化学机械研磨液的主要成分为氧化铝。去除高于介质层205的第一金属层211的过程中会将第二掩膜层208同时去除。

本实施例中，化学机械研磨至介质层205时，由于第四伪栅极204的特征尺寸小于0.1微米，化学机械研磨液对第四伪栅极204的过研磨不明显。而第二伪栅极202的特征尺寸大于等于0.1微米，化学机械研磨液对第二伪栅极202的过研磨现象非常严重。相对于多晶硅层与化学研磨液的研磨选择比，保护层206与化学机械研磨液的研磨选择比大很多，保护层206可以保护其下的第二伪栅极202不被化学机械研磨液接触，避免第二伪栅极202产生严重的过研磨，避免形成过研磨凹坑。为了将介质层205上的第一金属层211去除干净，控制化学机械研磨条件，从而对介质层205进行非常微小的过研磨，此时，化学机械研磨操作也正在研磨保护层206。由于保护层206的厚度较薄，在上述非常微小的过研磨结束后，保护层206也正好被研磨去除。因此，整个化学机械研磨的过程中，保护层206保护多晶硅材料的伪栅极不会被过研磨或过研磨程度减轻。因此，保护层206可以保护其下的特征尺寸大于等于0.1微米的第二伪栅极202不会发生严重的过研磨，不会形成过研磨凹坑。

本实施例中的保护层206的厚度为10～200埃。保护层206过厚，去除过厚保护层206的过程中，同时会将较厚的部分介质层205去除，这样，形成的第一金属栅极212、第三金属栅极213和后续形成的第二金属栅极217、第四金属栅极218的高度都会明显减小，从而影响第一金属栅极212至第四金属栅极218的栅极阻值，进而影响上述第一金属栅极212至第四金属栅极218控制沟道电流的能力，严重时，无法正常工作。保护层206如果过薄，化学机械研磨去除第一金属层211的过程中，过薄的保护层206不仅会被完全去除，还会去除第二伪栅极202，因此，还是会对第二伪栅极202产生严重的过研磨。因此，厚度太薄的保护层206无法对其下的第二伪栅极产生保护作用。

其他实施例中，保护层也可以为与上述化学机械研磨液研磨选择比高的其他材料。

接着，参考图12和图13，形成第一金属栅极212和第三金属栅极213后，去除第二伪栅极202(参考图12)和第四伪栅极204(参考图12)，在第二区域的介质层205中形成第二栅极凹槽214和第四栅极凹槽215。第二栅极凹槽214和第四栅极凹槽215的底部分别露出高k栅介质层。

去除第二伪栅极202和第四伪栅极204的方法可以为等离子干法刻蚀或湿法腐蚀，具体去除操作为本领域技术人员的熟知技术就，在此不再赘述。

接着，参考图14，在所述第二栅极凹槽214内填充满第二金属层216，形成第二金属栅极217。在第四栅极凹槽215内填充满第二金属层216，形成第四金属栅极218。

本实施例中，第二金属层216的材料也为铝。形成第二金属层216的方法为沉积。

接着，参考图15，去除高于介质层205的第二金属层216，形成第二金属栅极217和第四金属栅极218。

本实施例中，去除高于介质层205的第二金属层216的方法也为化学机械研磨。

本实施例中，去除高于介质层的第一金属层形成第一金属栅极、第三金属栅极的过程中，保护层保护其下的第二伪栅极，使其受损程度大大减小。这样，相对于第一区域的第一金属栅极、第三金属栅极及其周围介质层的高度来说，第二区域的第二伪栅极的高度几乎不变，第二伪栅极周围的介质层的高度几乎等于第一区域的介质层的高度。后续去除高于介质层的第二金属层形成第二金属栅极的过程中，避免在第二区域的介质层上残留有第二金属层，从而可以提高第二区域的后续形成的晶体管的性能，进而可以提高后续形成的半导体器件的性能。例如，当第二区域具有多个第二伪栅极时，采用本实施例的方法可以避免后续形成的多个第二金属栅极中的相邻两个第二金属栅极发生短路现象。

需要说明的是，本实施例中，参考图10和图11，在第一栅极凹槽209和第三栅极凹槽210内填充满第一金属层211之前还包括在第一栅极凹槽209和第三栅极凹槽210内形成第一功函数层(图未示)。参考图13和图14，在第二栅极凹槽214和第四栅极凹槽215内填充满第二金属层216之前还包括在第二栅极凹槽214内和第四栅极凹槽215内形成第二功函数层(图未示)。第一功函数层的作用为：调节后续形成的PMOS晶体管的阈值电压。对于PMOS晶体管的功函数层，其功函数越低，所述PMOS晶体管的阈值电压越低。第二功函数层的作用为：调节后续形成的NMOS晶体管的阈值电压。对于NMOS晶体管的功函数层，其功函数越高，所述NMOS晶体管的阈值电压越低。因此，第一功函数层的材料与第二功函数的材料不同。第一功函数的材料为TiN、TiAlN、TiSiN。第二功函数的材料为Ti，TiAl,Pt、W、Go、Ru。

第一功函数、第二功函数的材料和厚度需要精确控制，才能够分别对PMOS、NMOS晶体管的阈值电压精确控制。对于特征尺寸都小于等于2微米的第一伪栅极至第四伪栅极来说，需要先在PMOS区域的第一栅极凹槽和第三栅极凹槽内形成第一功函数层，后续的步骤中，再在NMOS区域的第二栅极凹槽和第四栅极凹槽内形成第二功函数层。也就是说，此时，第一区域一定是PMOS区域，第二区域为NMOS区域。原因如下：

第一伪栅极至第四伪栅极的特征尺寸都比较小，在介质层中形成的第一栅极凹槽至第四栅极凹槽的深宽比都比较大。如果直接在NMOS区域的第二栅极凹槽和第四栅极凹槽内先形成第二功函数层，则第二功函数层特有的材料性质使得第二功函数层无法在第二栅极凹槽和第四栅极凹槽内形成，原因是第二栅极凹槽和第四栅极凹槽的深宽比太大，不足以使第二功函数层填入其中。而第一功函数层特有的材料性质却能实现第一功函数层在第一栅极凹槽和第三栅极凹槽内的形成。因此，本实施例中，根据第一功函数层和第二功函数层特有的性质，需要先在PMOS区域的介质层中形成第一栅极凹槽和第三栅极凹槽，然后在第一栅极凹槽、第三栅极凹槽内形成第一功函数层，接着，在第一功函数层上形成第一金属层，第一金属层不仅填满第一栅极凹槽并且还覆盖第二硬掩膜层。然后，采用化学机械掩膜的方法去除高于介质层的第一金属层。为了能够将残留在介质层上的第一金属层完全去除，会对介质层由微小的过研磨，形成的第二栅极凹槽、第四栅极凹槽的高度会有所降低，从而使得第二栅极凹槽、第四栅极凹槽的深宽比有所降低(需要继续说明的是，上述对介质层的过研磨虽然会使得后续形成第一金属栅极至第四金属栅极的高度略有降低，但是在误差范围内，并不影响后续形成的半导体器件的性能)。这样再向第二栅极凹槽和第四栅极凹槽内形成第二功函数层的难度大大降低，从而能够在第二栅极凹槽和第四栅极凹槽内形成第二功函数层。

因此，本实施例中，第一区域必须是PMOS区域，第二区域必须是NMOS区域。反之，如果先在第二栅极凹槽和第四栅极凹槽内形成第二功函数层，第二栅极凹槽和第四栅极凹槽的深宽比太大，在第二栅极凹槽和第四栅极凹槽内无法实现第二功函数层，从而会大大影响后续形成的NMOS晶体管的性能。毕竟这些都是由第一功函数层、第二功函数层的材料本身的性质决定的。

需要说明的是，本实施例中，对第一伪栅极至第四伪栅极的特征尺寸的大小顺序不做限定。只要第一伪栅极至第四伪栅极满足特征尺寸都小于等于2微米即可，就需要先在PMOS区域的第一栅极凹槽和第三栅极凹槽内形成第一功函数层，接着，再在NMOS区域的第二栅极凹槽和第四栅极凹槽内形成第二功函数层。

其他实施例中，第一伪栅极或第二伪栅极的特征尺寸小于等于2微米时，由于第一功函数层与第二功函数层的材料本身的性质不同，第一区域为PMOS区域，第二区域为NMOS区域。

其他实施例中，如果第一伪栅极至第四伪栅极的特征尺寸都大于2微米，则，在NMOS区域形成的第二栅极凹槽和第四栅极凹槽的深宽比会足够的大，第二功函数层可以填入其中，这样就可以实现，先在NMOS区域的第二栅极凹槽和第四栅极凹槽内形成第二功函数层，之后的步骤中，再在PMOS区域的第一栅极凹槽和第三栅极凹槽内形成第一功函数层。也就是说，第一区域可以为PMOS区域，相应的，第二区域为NMOS区域。或者，第一区域也可以为NMOS区域，相应的第二区域也可以为PMOS区域。

其他实施例中，如果第四伪栅极的特征尺寸大于等于0.1微米，则保护层同时也会覆盖第四伪栅极的顶部。也就是说，如果在半导体衬底上第二区域的栅极全部为较大特征尺寸时，相应的，形成第二掩膜层的步骤也可以省略。去除第一伪栅极的过程中，保护层可以保护第二伪栅极不被去除。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域与第二区域类型不同，在所述第一区域形成至少一个第一伪栅极，在所述第二区域形成至少一个第二伪栅极，所述第二伪栅极的特征尺寸大于等于0.1微米；

在所述半导体衬底、第一伪栅极和第二伪栅极上形成介质层，所述介质层与所述第一伪栅极顶部、第二伪栅极顶部相平；

形成所述介质层后，在所述第二伪栅极顶部形成保护层；

形成所述保护层后，去除第一伪栅极，在所述介质层中形成第一栅极凹槽；

在所述第一栅极凹槽内填充满第一金属层，并且所述第一金属层覆盖所述保护层；

去除高于所述介质层的第一金属层及保护层，形成第一金属栅极；

形成第一金属栅极后，去除所述第二伪栅极，之后，在所述第二伪栅极处形成第二金属栅极。

2.如权利要求1所述的形成方法，其特征在于，所述保护层的材料为氧化硅、氮化硅或氮氧化硅。

3.如权利要求1所述的形成方法，其特征在于，所述保护层的厚度为10～200埃。

4.如权利要求1所述的形成方法，其特征在于，在所述第二伪栅极顶部形成保护层的方法包括：

在所述第一伪栅极、第二伪栅极和介质层顶部形成保护层材料层；

在所述保护层材料层的表面形成图形化的第一掩膜层，以所述图形化的第一掩膜层为掩膜对所述保护层材料层进行刻蚀，在所述第二伪栅极顶部形成保护层；

形成所述保护层后，去除所述图形化的第一掩膜层。

5.如权利要求1所述的形成方法，其特征在于，去除高于所述介质层的第一金属层及保护层的方法为：采用化学机械研磨的方法同时去除高于所述介质层的第一金属层及保护层。

6.如权利要求1所述的形成方法，其特征在于，去除所述第二伪栅极，之后，在所述第二伪栅极处形成第二金属栅极的步骤包括：

去除所述第二伪栅极，在所述介质层中形成第二栅极凹槽；

在所述第二栅极凹槽内填充满第二金属层，所述第二金属层覆盖所述介质层和第一金属栅极；

去除所述高于所述介质层的第二金属层，在所述第二栅极凹槽内形成第二金属栅极。

7.如权利要求1所述的形成方法，其特征在于，所述第一伪栅极和所述第二伪栅极的特征尺寸都大于2微米时，所述第一区域为NMOS区域，所述第二区域为PMOS区域，或者，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

8.如权利要求1所述的形成方法，其特征在于，所述第一伪栅极和所述第二伪栅极中的至少一个的特征尺寸小于等于2微米时，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

9.如权利要求8所述的形成方法，其特征在于，所述第一区域还包括至少一个第三伪栅极，所述第二区域还包括至少一个第四伪栅极。

10.如权利要求9所述的形成方法，其特征在于，在所述第二伪栅极顶部形成保护层的步骤之后，在去除第一伪栅极的步骤之前，还包括下列步骤：

在所述第二区域的介质层、第三伪栅极和保护层上形成第二掩膜层。

11.如权利要求10所述的形成方法，其特征在于，所述第二掩膜层的材料为氮化硼或氮化钛。

12.如权利要求10所述的形成方法，其特征在于，去除高于所述介质层的第一金属层及保护层的步骤中，还包括去除所述第二掩膜层的步骤。