CN1992183A - 使用绝缘体上硅晶片制造晶体管的方法 - Google Patents

使用绝缘体上硅晶片制造晶体管的方法 Download PDF

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Abstract

本发明提出了一种使用绝缘体上硅晶片制造晶体管的方法。选择性地蚀刻第一栅极导电层、栅极绝缘层和绝缘体上硅衬底的硅层以形成第一栅极导电图案、栅极绝缘层图案和硅层图案。形成露出第一栅极导电层图案的顶面的器件隔离绝缘层。形成第二栅极导电层。形成掩模图案。随后通过蚀刻形成栅极。在硅层图案上形成源极和漏极导电层之后，去除该掩模图案。形成选择性地接触该栅极以及该源极和漏极导电层的自对准硅化物层。

Description

使用绝缘体上硅晶片制造晶体管的方法
技术领域
本发明涉及一种半导体器件，更具体而言，涉及一种使用绝缘体上硅(SOI)晶片制造晶体管的方法。
背景技术
在现有技术的晶体管制造方法中，器件隔离氧化层和源极/漏极区设置于硅(Si)衬底内以形成晶体管结构。因此，由于源极/漏极区设置于硅衬底下方，因此难以降低源极/漏极电阻。
此外，由于器件隔离氧化层是由浅沟槽隔离(STI)工艺形成，因此由于STI工艺引起的应力的影响将会发生晶体管器件的性能退化。此外，还会出现鸟嘴(divot)现象，例如由于晶片卷绕现象(warp around phenomenon)而引起的异常驼峰现象，并且难以控制由STI边缘导致的漏电流。
因此需要发展一种晶体管器件，其降低了源极/漏极电阻以及漏电流从而可实现器件可靠性。
发明内容
因此，本发明旨在提供一种通过使用SOI晶片的晶体管制造方法，其基本上消除了由于现有技术的局限和缺陷而引起的一个或多个问题。
本发明的目的是提供一种半导体器件的晶体管的制造方法，其降低了源极/漏极电阻和漏电流以实现器件的可靠性。
本发明的其他优点、目的和特征将部分地在以下的说明书中描述，其部分内容对于本领域的普通技术人员来说可通过下述描述而清楚或者从本发明的实践中获得。通过所撰写的说明书及其权利要求书以及附图中具体指出的结构，可以实现和获得本发明的目的及其他优点。
为了实现这些目的及其他优点并根据本发明的目的，如在此所实施和广泛描述地，本发明提供了一种使用绝缘体上硅晶片制造晶体管的方法，该方法包括：在包括衬底、中间绝缘层和硅层的绝缘体上硅衬底上形成栅极绝缘层和第一栅极导电层；选择性地蚀刻该第一栅极导电层、该栅极绝缘层和该硅层以形成第一栅极导电层图案、栅极绝缘层图案和硅层图案；形成露出该第一栅极导电层图案的顶面的器件隔离绝缘层；在该第一栅极导电层图案上形成第二栅极导电层；在该第二栅极导电层上形成掩模图案；蚀刻由该掩模图案露出的该第二栅极导电层、该第一栅极导电层图案和该栅极绝缘层图案，以形成从该第二栅极导电层到该第一栅极导电层图案被图案化的栅极；在该栅极的侧壁上形成间隔件，该间隔件露出该硅层图案；在该露出的硅层图案上形成源极和漏极导电层；去除该掩模图案以露出该栅极；以及形成选择性接触该栅极以及该源极和漏极导电层的自对准硅化物层。
形成该器件隔离绝缘层的步骤可包括：形成厚度为2000至5000的绝缘层，该绝缘层覆盖该第一栅极导电层图案；以及对该绝缘层进行化学机械抛光以露出该第一栅极导电层图案的顶面。
用于形成该栅极的蚀刻使用该栅极绝缘层图案作为蚀刻停止层。
形成该源极和该漏极导电层的步骤可包括：沉积覆盖该掩模图案的导电层；使用该掩模图案作为抛光停止层对该导电层进行化学机械抛光；以及蚀刻该导电层以使其凹进至露出该器件隔离绝缘层的顶面。
该栅极以及该源极和漏极导电层可由多晶硅层形成。该自对准硅化物层可由Ti基自对准硅化物、Co基自对准硅化物、Ta基自对准硅化物和Ni基自对准硅化物的其中之一形成。
根据本发明，提出了一种制造晶体管器件的方法，其能够降低源极/漏极电阻和漏电流以实现器件的可靠性。
应该理解，对本发明的前述概括描述和以下详细描述都是示范性的和解释性的，其旨在对所请求保护的本发明提供进一步的解释。
附图说明
附图包含在本说明书中以提供对本发明的进一步理解，其并入本申请中并构成本申请的一部分，所述附图示出了本发明的实施例并且与说明书一起用于解释本发明的原理。附图中：
图1至图8为示出了通过使用SOI晶片制造晶体管的方法的示意性剖视图。
具体实施方式
以下将参照附图所示的实例对本发明的优选实施例进行详细描述。在所有附图中，尽可能地使用相同的附图标记来表示相同或相似的部分。
根据本发明，由于源极/漏极区形成于硅衬底上，因此通过降低源极/漏极电阻可改善电流性能，且降低了由浅沟槽隔离(STI)所导致的应力的影响。此外，可以实现器件的可靠性，且通过防止由现有技术的STI工艺所引起的鸟嘴现象可降低现有技术的STI工艺中由STI边缘导致的漏电流。
图1至图8为示出了通过使用绝缘体上硅晶片(SOI)晶片制造晶体管的方法的示意性剖视图。
参照图1，在SOI衬底100上依次形成栅极绝缘层200和第一栅极导电层300，并且随后形成第一掩模图案410。该SOI衬底100包括衬底110上的中间绝缘层130和硅层150。
参照图2，使用第一掩模图案410通过干蚀刻方法蚀刻第一栅极导电层300、栅极绝缘层200和SOI衬底100的硅层150。因此，形成第一栅极导电层图案301、栅极绝缘层图案201和硅层图案151。接着，去除第一掩模图案410，且随后沉积厚度为2000至5000的第一绝缘层。接着，通过使用化学机械抛光(CMP)方法形成器件隔离绝缘层500。
这里，当使用CMP方法形成器件隔离绝缘层500时，第一栅极导电层图案301用作CMP停止层。
参照图3，依次沉积第二栅极导电层600和第二掩模绝缘层700，且随后形成第三掩模图案430。
参照图4，使用第三掩模图案430通过干蚀刻方法形成第二掩模图案701，并且使其为氮化硅的硬掩模。接着，使用第二掩模图案701通过干蚀刻工艺形成第二栅极图案601和栅极图案303。接着，去除第三掩模图案430。
这里，当以干蚀刻方法进行蚀刻时，栅极绝缘层图案201用作蚀刻停止层。此时，第一栅极导电层图案301的剩余部分305可以以间隔件的形式保留在器件隔离绝缘层500的侧壁上。
参照图5，沉积氮化硅绝缘层的间隔层，并且使用回蚀刻方法形成间隔件800和栅极绝缘图案203。
参照图6，沉积源极/漏极导体并通过使用CMP方法对其进行平坦化，以形成源极/漏极导电层900。这里，当使用CMP方法形成源极/漏极导电层900时，第二掩模图案701用作CMP停止层。
参照图7，使用回蚀刻方法使源极/漏极导电层900凹进，从而形成凹进的源极/漏极导体901，并凹进至露出间隔件800的侧部。
参照图8，通过湿蚀刻去除第二掩模图案701之后，在露出的源极/漏极导体901和第二栅极图案601上进行自对准硅化物工艺，由此形成第二栅极图案601上的第一自对准硅化物层307以及源极/漏极导体901上的第二自对准硅化物层907。
用于第一和第二栅极的层以及源极和漏极导电层可形成为包含相同的导电层，例如多晶硅层。
此外，自对准硅化物层307和907可形成为包含Ti基自对准硅化物、Co基自对准硅化物、Ta基自对准硅化物和Ni基自对准硅化物的其中之一。
根据本发明，由于可以降低源极/漏极区的电阻，因此可以最小化由STI工艺所引起的应力的影响。此外，通过防止由现有技术的STI工艺所引起的鸟嘴现象，可以实现器件的可靠性。并且可以最小化在现有技术的STI工艺中通过STI边缘导致的漏电流。
对本领域技术人员而言显而易见的是，可以对本发明进行各种修改和变化。因此，本发明旨在覆盖所提供的这些修改和变化，其均落在所附的权利要求书及其等同特征所界定的范围内。

Claims (6)

1、一种使用绝缘体上硅晶片制造晶体管的方法，该方法包括：
在包括衬底、中间绝缘层和硅层的绝缘体上硅衬底上形成栅极绝缘层和第一栅极导电层；
选择性地蚀刻该第一栅极导电层、该栅极绝缘层和该硅层以形成第一栅极导电图案、栅极绝缘层图案和硅层图案；
形成露出该第一栅极导电层图案的顶面的器件隔离绝缘层；
在该第一栅极导电层图案上形成第二栅极导电层；
在该第二栅极导电层上形成掩模图案；
对由该掩模图案露出的该第二栅极导电层、该第一栅极导电层图案和该栅极绝缘层图案进行蚀刻，以形成从该第二栅极导电层到该第一栅极导电层图案被图案化的栅极；
在该栅极的侧壁上形成间隔件，该间隔件露出该硅层图案；
在露出的该硅层图案上形成源极和漏极导电层；
去除该掩模图案以露出该栅极；以及
形成选择性地接触该栅极以及该源极和漏极导电层的自对准硅化物层。
2、根据权利要求1所述的方法，其中形成该器件隔离绝缘层的步骤包括：
形成厚度为2000至5000的绝缘层，该绝缘层覆盖该第一栅极导电层图案；以及
对该绝缘层进行化学机械抛光以露出该第一栅极导电层图案的顶面。
3、根据权利要求1所述的方法，其中用于形成该栅极的蚀刻使用该栅极绝缘层图案作为蚀刻停止层。
4、根据权利要求1所述的方法，其中形成该源极和漏极导电层的步骤包括：
沉积覆盖该掩模图案的导电层；
通过使用该掩模图案作为抛光停止层对该导电层进行化学机械抛光；以及
蚀刻该导电层以使其凹进至露出该器件隔离绝缘层的顶面。
5、根据权利要求1所述的方法，其中该栅极以及该源极和漏极导电层由多晶硅层形成。
6、根据权利要求1所述的方法，其中该自对准硅化物层由Ti基自对准硅化物、Co基自对准硅化物、Ta基自对准硅化物和Ni基自对准硅化物的其中之一形成。
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