JP2005354065A - ゲートオールアラウンド型の半導体素子及びその製造方法 - Google Patents

ゲートオールアラウンド型の半導体素子及びその製造方法 Download PDF

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Abstract

【課題】 ゲートオールアラウンド型の半導体素子及びその製造方法を提供する。
【解決手段】 ソース／ドレイン領域を含む一対の柱は、単結晶シリコン基板を提供するステップ、トレンチの間で単結晶シリコンの壁体が起立するように、一対の離れたトレンチを形成するために基板をエッチングするステップ、トレンチを絶縁物質で埋め込むステップ、単結晶シリコン壁体に不純物を注入するステップ、壁体の一部が柱として残るように、壁体内に開口部を形成するステップにより形成され、犠牲層は、開口部の底部に形成され、チャンネル領域は、柱の間で犠牲層に適応して形成され、犠牲層は除去され、ゲートオキシド及びゲート電極は、チャンネル領域の周りに形成され、チャンネル領域の有効幅を規定し、ソース／ドレイン領域とゲート電極との間の寄生キャパシタンスを最小化するために、一つ以上の側壁スペーサが使われる。
【選択図】なし

Description

本発明は、電子素子、特に、ゲートオールアラウンド（Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ：以下、ＧＡＡ）構造を有するトランジスタのような半導体素子及びその製造方法に関する。
ＧＡＡ構造を有する半導体素子は、その性能及び単チャンネル効果の抑制というＧＡＡ構造の固有の性質によって、特に、その要求が高まっている。このような長所は、ＧＡＡ構造では、素子のチャンネルを構成する薄膜のシリコン層がゲートにより取り囲まれており、ゲートにより排他的に制御されるという点に基づく。したがって、ドレイン電界の影響が除去されて、単チャンネル効果が除去される。
ＧＡＡ構造の３次元トランジスタは、一般的に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハーを使用しているが、ＳＯＩウェハーの初期コストが高く、ＳＯＩウェハーのフローティングボディ効果などの問題点によって、ＳＯＩウェハーを使用してＧＡＡ構造のトランジスタを有する半導体素子を製作するのには多くの限界がある。
本発明の目的は、低コストでＧＡＡ型の半導体素子を製造する方法を提供するところにある。
本発明の他の目的は、フローティングボディ効果を抑制するＧＡＡ型の半導体素子を製造する方法を提供するところにある。
本発明の更に他の目的は、素子の有効チャンネルの長さの所望しない変更を発生させないＧＡＡ型の半導体素子を製造する方法を提供するところにある。
本発明の更に他の目的は、ソース／ドレイン領域とゲートとの間で、最小の寄生キャパシタンスを表すＧＡＡ型の半導体素子を提供するところにある。
前記本発明の目的を達成するための本発明の一形態によれば、ＧＡＡ型のトランジスタは、バルクシリコンウェハーを使用して製造され、特に、ＳＯＩウェハーの逆である単結晶シリコンウェハーを使用して製造される。
本発明の他の形態によれば、ソース／ドレイン領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）イオン注入の逆であるブランケットイオン注入技術を使用して形成される。
それと関連して、本発明に係るＧＡＡ型の半導体素子を製造する方法は、単結晶シリコン基板のような基板を提供するステップ、トレンチの間でシリコン壁体が起立するように、一対の離れたトレンチを形成するために前記基板をエッチングするステップ、絶縁物質で前記トレンチを埋め込むステップ、及び前記シリコン壁体内に不純物をイオン注入するステップを含む。次いで、前記壁体の一部を分離するために、前記壁体内に開口部が形成され、それにより、素子のソース領域及びドレイン領域を有する柱が形成される。次いで、チャンネル領域が、前記ソース領域及びドレイン領域を連結させつつ、前記開口部内に形成される。最後に、ゲートオキシド及びゲート電極がチャンネル領域の周りに形成される。
本発明の他の形態によれば、側壁スペーサは、前記ゲート電極の一つまたはそれ以上の側面に絶縁物質を提供するために使われる。
それと関連して、本発明に係るＧＡＡ型の半導体素子を製造する方法は、第１分離領域と第２分離領域との間で、第１方向に長く延びるストリップ状の活性領域を有する基板を提供するステップ、前記第１分離領域と第２分離領域との間で、前記活性領域内に開口部を形成するステップ、及び前記開口部内で、前記活性領域の対向する側壁上に第１側壁スペーサを形成するステップを含む。次いで、犠牲層は、前記開口部の底部に形成される。前記活性領域の前記対向する側壁を露出させるように、前記第１側壁スペーサの一部が除去される。次いで、チャンネル領域は、前記犠牲層上に前記活性領域の対向する側壁の露出された一部の間に形成される。次いで、犠牲層が除去され、ゲート絶縁層及びゲート電極が前記チャンネル領域の周りに形成される。
一実施形態で、前記犠牲層は、前記開口部の底部で前記第１側壁スペーサの間に形成される。この場合に、前記第１側壁スペーサは、前記犠牲層をエッチングマスクとして使用してエッチングされ、前記スペーサの残留部分が前記犠牲層の対向側に残留する。次いで、前記チャンネル領域は、前記犠牲層及び前記第１側壁スペーサの残留部分の上に形成される。
したがって、本発明に係るＧＡＡ型の半導体素子は、ソース領域を含む第１柱、ドレイン領域を含んで前記第１柱から離れた第２柱、前記ソース領域とドレイン領域とを連結させるチャンネル領域、前記チャンネル領域を取り囲むゲート絶縁層及びゲート電極、及びチャンネル領域の下で、前記ゲート電極の側面に配置された絶縁物質を含む。
他の実施形態で、前記基板は、前記第１側壁スペーサをエッチングマスクとして使用して、内部にリセスを形成するためにエッチングされる。次いで、第１側壁スペーサが除去される。リセス内に犠牲層が形成される。チャンネル領域は、犠牲層を横切って形成される。
したがって、本発明に係るＧＡＡ型の半導体素子の他の実施形態は、ソース領域を含む第１柱、ドレイン領域を含んで前記第１柱から離れた第２柱、前記ソース領域とドレイン領域とを連結させるチャンネル領域、ゲート電極が前記チャンネル領域の下に配置された下端部を有するように、前記チャンネル領域を取り囲むゲート絶縁層及びゲート電極を含む。したがって、前記ソース領域から前記ドレイン領域までの前記チャンネル領域の幅は、前記ソース領域とドレイン領域との間で、同じ方向で測定した前記ゲート電極の前記下端部の幅より広い。
他の実施形態で、マスクパターンは、前記活性領域の縦方向に沿って互いに離れた形態で前記活性領域を横切って形成される。前記活性領域内で前記開口部は、前記マスクパターンをエッチングマスクとして使用して、前記基板をエッチングすることで形成される。また、第２側壁スペーサは、前記ゲートオキシド層及びゲート電極を形成する前に、前記マスクパターンの対向する側壁上で前記チャンネル領域を横切って形成される。前記第１側壁スペーサ及び／または前記第２側壁スペーサの前記残留部分により提供される前記絶縁物質は、寄生キャパシタンスを最小化する。
好ましくは、前記犠牲層は、ＳｉＧｅにエピタキシャル層で形成される。したがって、前記チャンネル領域は、Ｓｉエピタキシャル層で形成されうる。チャンネル領域は、ソース／ドレイン領域を含む柱の上端面と同じレベルの上端面を有しうる。代案として、チャンネル領域は、それらの上端面が、前記柱の上端面より上のレベルに位置するように上昇された構造を有しうる。更に、他の代案として、前記チャンネル領域は、それらの上端面が、前記柱の下端面より下のレベルに位置するようにくぼんだ構造を有しうる。また、前記チャンネル領域は、前記チャンネル領域の各端部で、前記ソース／ドレイン領域と完全に重畳しうる。
本発明の更に他の形態によれば、前記基板は、前記ゲート電極の下にカウンタドーピングされる。前記カウンタドーピングは、イオン注入またはプラズマドーピング技術を使用して行われ得る。好ましくは、前記カウンタドーピングされた領域の不純物は、Ｂ、ＢＦ２、ＢＦ３またはＩｎイオンである。前記カウンタドーピングは、前記第１側壁スペーサが形成される前に、前記活性領域内の前記開口部の底部で露出された前記基板領域内に行われる。代案として、前記カウンタドーピングは、前記第１側壁スペーサが形成された後、及び前記犠牲層が形成される前に、前記活性領域内の前記開口部の底部で露出された前記基板領域内に行われ得る。
本発明によれば、低コストでフローティングボディ効果を抑制できるＧＡＡ型の半導体素子を製造できる。
また、本発明によれば、素子の有効チャンネル長の所望しない変更を発生させないＧＡＡ型の半導体素子を製造でき、ソース／ドレイン領域とゲートとの間で最小の寄生キャパシタンスを表すＧＡＡ型の半導体素子を製造できる。
以下、添付した図面を参照して、本発明の好ましい実施形態を詳細に説明する。しかし、本発明は、多くの異なる形態で具現でき、ここで説明される実施形態に限定されると解釈されてはならず、該実施形態は、その開示内容を完璧にし、発明の思想を当業者に十分に伝達するために提供されるものである。図面で、層及び領域の厚さは、明確性のために誇張されている。同じ参照番号は、全体的に同じ要素を示す。
図１Ａないし図１０Ｂは、本発明に係るＧＡＡ半導体素子を製造する方法を示す。
図１Ａ及び図１Ｂを参照すれば、壁体は、単結晶シリコン半導体基板１０から形成される。壁体は、第１下端面１１から測定された所定の高さを有し、第１方向（例えば、図１ＡでＸ方向）に縦方向に延びる。一般的に、基板１０は、内部にトレンチを形成するためにエッチングされ、絶縁物質層が前記トレンチ内に形成されて、複数の分離構造物１２を提供する。前記分離構造物１２は、第１方向に延びることで、前記分離構造物１２の間の半導体基板１０の一部が前記壁体を形成する。第１下端面１１は、トレンチの、すなわち、基板１０がエッチングされた領域の底部に対応する。
半導体基板１０に分離構造物１２を形成するトレンチ分離技術を更に詳細に説明する。まず、パッドオキシド層（図示せず）及びニトリド層（図示せず）が半導体基板１０の表面上に形成される。次いで、フォトレジスト（図示せず）がニトリド層上に形成され、フォトレジスト層がフォトリソグラフィを使用してパターン化される。パッドオキシド層及びニトリド層を、パターン化されたフォトレジスト層をマスクとして使用してエッチングすることでマスクパターンを形成する。前記マスクパターンをエッチングマスクとして使用して、所定の深さまで前記半導体基板１０を異方性乾式エッチングすることで、トレンチが半導体基板１０内に形成される。次いで、絶縁物質層が、トレンチが埋め込まれる厚さまで前記基板１０上に形成される。また、マスクパターンが除去され、構造物が平坦化される。したがって、図１Ａに示すように、平坦化された絶縁物質層がトレンチ内に残留することによって、半導体基板１０の壁体の両側壁に沿って分離構造物１２が形成される。
前記分離構造物１２は、オキシド層またはニトリド層のような適切な絶縁物質層から形成されうる。本実施形態では、前記分離構造物１２は、高密度プラズマ（ＨＤＰ）オキシド膜から形成される。ある場合には、前記分離構造物１２の物質は、後で詳述するエッチング工程で、周辺物質に対するエッチング選択比を提供するのに基礎になる。
次いで、ヒ素（Ａｓ）のような不純物が、半導体基板１０の壁体内にイオン注入される。次いで、イオン注入領域を安定化するために熱的処理が行われる。したがって、第１イオン注入領域１４が形成される。第１イオン注入領域１４は、結局、半導体基板１０の表面でソース／ドレイン領域を形成する。
図２Ａ及び図２Ｂを参照すれば、前記分離構造物１２と前記分離構造物１２とにより定義される前記半導体基板１０の壁体が形成された後、絶縁物質層が、半導体基板１０の全表面上に形成される。次いで、前記絶縁物質層をフォトリソグラフィを使用してパターン化することで、前記半導体基板１０の壁体が延びる方向に垂直である第２方向（図１ＡでＹ方向）に延びる絶縁マスクパターン１６を形成する。本実施形態で、前記絶縁マスクパターン１６は、窒化シリコン（ＳｉＮ）から形成される。しかし、絶縁マスクパターン１６は、後続するエッチング工程で所望のエッチング選択比を提供できる他の物質から形成されることも可能である。また、絶縁マスクパターン１６は、ダマシン技術を使用してゲート電極を形成するのに使われうる。それと関連して、絶縁マスクパターン１６の間隔は、ゲート電極に対する有効チャンネル長を規定する。したがって、前記工程は、ゲート電極に対する所望の有効チャンネル長を容易に制御できるようにする。
図３Ａ及び図３Ｂを参照すれば、前記絶縁マスクパターン１６と前記分離構造物１２との間で露出された半導体基板１０の壁体の一部が、前記絶縁マスクパターン１６と前記分離構造物１２とをエッチングマスクとして使用してエッチングされることで、半導体基板内に開口部１８を形成する。前記開口部１８は、前記半導体基板１０の第２下端面１３まで続く。たとえ、前記第２下端面１３が、第１下端面１１のレベルに相対的なあるレベルに位置できるとしても、前記第２下端面１３は、好ましくは、後述するように、犠牲層の露出を促進させるように前記第１下端面１１のレベルより上に位置されうる。
ある場合には、前記開口部１８により互いに分離された前記半導体基板１０の壁体の一部は、複数の半導体柱を含む。前記柱のそれぞれは、その上端部に第１イオン注入領域１４を有する。
次いで、Ｂ、ＢＦ２、ＢＦ３またはＩｎイオン、またはそれと類似した不純物が、前記開口部１８の底部で露出された前記半導体基板１０の領域内に注入されることで、前記半導体基板１０の表面に第２イオン注入領域２０が形成される。第２イオン注入領域２０の不純物は、前記第１イオン注入領域１４の不純物と比較すると逆であり、すなわち、前記開口部１８の底部で露出された半導体基板１０の領域はカウンタドーピングされる。したがって、第２イオン注入領域２０は、電荷が半導体柱の間を移動することを防止する分離層としての役割を行う。
図４Ａ及び図４Ｂを参照すれば、第１側壁スペーサ２２は、前記絶縁マスクパターン１６の各対向する側面、前記半導体基板１０の柱の各対向する側面、及び前記分離構造物１２の各対向する側面により構成される構造物の内側面に沿って形成される。たとえ、第１絶縁スペーサ２２が、オキシド、ニトリドまたはその類似した多様な絶縁性物質から形成され得るとしても、第１絶縁スペーサ２２は、半導体基板１０と絶縁マスクパターン１６との間のエッチング選択比を考慮してオキシドで形成することが好ましい。さらに、第１絶縁スペーサ２２を、それぞれ正確な厚さ、すなわち、後述する説明から更に明らかになるように、前記絶縁スペーサ２２がゲート電極の有効チャンネル長を規定する役割を行うため、デザインルールに正確に合う厚さを有することは非常に重要である。
しかし、説明を続ける前に、図４Ｃは、本発明の方法についての代案的なシーケンスを示す。特に、図４Ｃは、前記開口部１８の底部で露出される半導体基板１０の一部のイオン注入は、第１絶縁スペーサ２２が形成された後に行われ得るということを示す。すなわち、図３Ｂについて説明されたものに対する代案として、前記第２イオン注入領域２０は、第１絶縁スペーサ２２が形成された後に形成されうる。
図４Ｄを参照すれば、犠牲層２４は、第１絶縁スペーサ２２の間で露出された半導体基板１０の一部の上に形成される。前記犠牲層２４は、最終半導体素子では存在しない。したがって、犠牲層２４は、多様な物質から形成されうる。しかし、犠牲層２４は、所望の厚さに形成されうる能力面で優れた物質、例えば、エピタキシャル成長により形成されうる物質が好ましい。本実施形態で、前記犠牲層２４は、好ましくはＳｉＧｅ層である。しかし、半導体基板１０のシリコンと第１絶縁スペーサ２２のオキシドとの間でエッチング選択比が確保されるかぎり、前記犠牲層２４は、化学気相蒸着、物理気相蒸着またはそれと類似したものを使用して形成されることも可能である。例えば、犠牲層２４は、半導体基板１０の露出された部分の上にポリシリコンを化学気相蒸着させ、そのポリシリコン層を熱処理し、そのポリシリコン層をエッチングすることで形成されうる。
図５Ａ及び図５Ｂを参照すれば、第１絶縁スペーサ２２は、絶縁マスクパターン１６、分離構造物１２及び犠牲層２４をエッチングマスクとして使用してエッチングされ、犠牲層２４と第１絶縁スペーサ２２の残留部分２２ａとが、開口部１８内に残留する。図５Ｂで最もよく分かるように、前記エッチングは、前記残留部分２２ａの上端面が、前記犠牲層２４の上端面のレベルと同じレベルになるか、またはその下のレベルになるまで行われることが好ましい。それは、後続するチャンネル半導体層の形成を促進させ、ソース／ドレインとゲートとの間での寄生キャパシタンスを最小化するのに寄与する。
図６Ａ及び図６Ｂを参照すれば、チャンネル半導体層２６は、犠牲層２４及び第１絶縁スペーサの残留部分２２ａの上に形成される。前記チャンネル半導体層２６は、前記開口部１８を充填するほどの厚さに形成され、したがって、半導体基板１０の第１イオン注入領域１４を含む前記半導体柱の上端領域を連結させる。したがって、チャンネル半導体層２６は、トランジスタのチャンネルとしての役割を行う。本実施形態で、前記チャンネル半導体層２６は、単結晶シリコン半導体基板１０の間に存在する微細な整合性を考慮して、エピタキシャル成長されたシリコン層になり得る。前記エピタキシャル成長されたシリコン層は、その表面の欠陥を直すために、一定時間の間に水素雰囲気下で熱処理されることも可能である。さらに、チャンネル半導体層２６の全体の厚さは、前記第２下端面１３から測定された前記犠牲層２４の厚さに依存する。したがって、犠牲層２４は、前記絶縁マスクパターン１６と接触する前記半導体基板１０の表面のレベルより下に位置されるように形成される。
図６Ｂは、その上端面が半導体柱のそれぞれの上端面と同じレベルであるチャンネル半導体層２６を示す。しかし、本発明に係るＧＡＡ半導体素子は、図６Ｃで示す突出したチャンネル構造を含んでもよい。突出したチャンネル構造では、チャンネル半導体層２６の上端面は、半導体柱の上端面より上のレベルに位置する。代案として、図６Ｄで示すように、本発明に係るＧＡＡ半導体素子は、チャンネル半導体層２６の上端面が、半導体柱の上端面のレベルより下のレベルに位置するくぼんだチャンネル構造を含みうる。
図７Ａ及び図７Ｂを参照すれば、絶縁物質は、半導体基板１０の全体表面上に蒸着される。次いで、前記絶縁物質層が異方性エッチングされて、絶縁マスクパターン１６の側壁上に第２絶縁スペーサ層２８を形成する。第２絶縁スペーサ２８は、オキシド、ニトリドまたはそれと類似したものから形成されうる。第２絶縁スペーサ２８は、後続するエッチング工程でエッチングマスクとしての役割を行うように、前記分離構造物１２に対してエッチング選択比を有することが好ましい。
さらに、前記したように、第１絶縁スペーサ２２の残留部分２２ａの厚さは、チャンネルの下端部の有効幅Ｗ１を規定する。同様に、第２絶縁スペーサ２８の厚さ、より具体的には、前記チャンネル半導体層２６と接触する前記第２絶縁スペーサ２８の底部の厚さは、チャンネルの上端部の有効幅Ｗ２を規定する。したがって、前記第１絶縁スペーサ２２及び第２絶縁スペーサ２８は、ほぼ同じ厚さに形成されることが好ましい。
図８Ａ及び図８Ｂを参照すれば、前記構造物は、第２絶縁スペーサ２８、絶縁マスクパターンら１６及びチャンネル半導体層２６をエッチングマスクとして使用して異方性エッチングされる。結果的に、前記分離構造物１２の露出された部分及び犠牲層２４の側壁に沿って延びる第１絶縁スペーサの残留部分２２ａの一部が除去される。したがって、犠牲層２４の側壁が露出される。前記分離構造物１２及び第１絶縁スペーサ２２が同じ系統、例えば、オキシド系統の物質から形成されれば、その物質は、類似したエッチング選択比を有する。この場合に、前記分離構造物１２の露出された部分及び犠牲層２４の側壁に沿って延びる前記残留部分２２ａの一部は、単一エッチング工程中に除去される。そうでなければ、前記分離構造物１２の露出された部分及び犠牲層２４の側壁に沿って延びる前記残留部分２２ａの一部は、２回のエッチング工程により別途に除去される。
図９Ａ及び図９Ｂを参照すれば、残留する犠牲層２４が除去され、それにより、チャンネル半導体層２６の中央領域が完全に露出される。
図１０Ａ及び図１０Ｂを参照すれば、ゲート絶縁層３０、例えば、シリコンオキシド層は、チャンネル半導体層２６の露出された長方形の表面上に形成される。ゲート絶縁層３０は、さらに前記犠牲層２４の除去により露出された半導体基板１０の第２底面１３の一部の上に形成される。
次いで、ゲート電極物質、例えば、ポリシリコンは、チャンネル半導体層２６の周りに形成されたゲート絶縁層３０上に形成されて、ゲート電極３２を形成する。好ましくは、前記ゲート電極３２は、犠牲層２４が除去された領域を完全に充填する。前記結果的な構造物は、蒸着工程後に平坦化される。次いで、コンタクトホールは、前記第１イオン注入領域１４が露出されるように前記絶縁マスクパターン１６のそれぞれに形成される。次いで、コンタクトホールが導電物質で充填されて、ソース電極３４ａ及びドレイン電極３４ｂが形成され、本発明に係るＧＡＡ型のトランジスタが完成される。
図１０Ｃないし図１０Ｆは、本発明に係るＧＡＡ型のトランジスタの他の実施形態を示す。図１０Ｃは、本発明に係るＧＡＡ型のトランジスタを示し、チャンネル半導体層２６は、図６Ｃと関連して説明された突出した構造を有する。図１０Ｄは、本発明に係るＧＡＡ型のトランジスタを示し、チャンネル半導体層２６は、図６Ｄと関連して説明されたくぼんだ構造を有する。図１０Ｅは、本発明に係るＧＡＡ型のトランジスタを示し、第２イオン注入領域２０は、ゲート電極３２が延びる長方形の開口部内の全体に置かれる。すなわち、チャンネル領域は、チャンネル領域の各端部で、前記ソース／ドレイン領域と完全に重畳される。図１０Ｆは、本発明に係るＧＡＡ型のトランジスタを示し、第２イオン注入領域２０は、図４Ｃと関連して説明されたように、第１絶縁スペーサの残留部分２２ａの間で限定されたトランジスタの領域内に位置する。
図１１Ａないし図１８Ｂは、本発明に係るＧＡＡ半導体素子を製造する他の方法を示す。
図１１Ａ及び図１１Ｂを参照すれば、壁体は、単結晶シリコン半導体基板１０から形成される。前記壁体は、基板１０の第１下端面１１から測定すると一定の高さを有し、第１方向に長く延びる。また、複数の分離構造物１２は、壁体に沿って第１方向に延びるように形成される。次いで、ヒ素（Ａｓ）のような不純物は、半導体基板１０の表面でソース／ドレイン領域を形成するために、半導体基板１０内にイオン注入される。前記結果的な構造物を安定化させるために、前記イオン注入された領域は熱処理されて、第１イオン注入領域１４が形成される。
次いで、絶縁物質層は、半導体基板１０の全体表面上に形成される。次いで、前記絶縁物質層は、フォトリソグラフィを使用してパターン化されることで、半導体基板１０の壁体が延びる第１方向に垂直である第２方向に延びる複数の絶縁マスクパターン１６が形成される。本実施形態で前記絶縁マスクパターン１６は、窒化シリコンから形成される。次いで、前記絶縁マスクパターン１６と前記分離構造物１２との間で露出された半導体基板１０の壁体の一部は、前記絶縁マスクパターン１６と前記分離構造物１２とをエッチングマスクとして使用してエッチングされることで、半導体基板内に開口部１８ｂを形成する。前記開口部１８ｂは、前記半導体基板１０で、不純物が注入されたレベルより上に位置する第２下端面１５まで続く。半導体基板１０の壁体の上端部の領域は、開口部１８ｂにより互いに分離されることで、複数の半導体柱を形成する。前記第１イオン注入領域１４は、各半導体柱の上に残る。
図１２Ａ及び図１２Ｂを参照すれば、開口部１８ｂが形成された半導体基板１０の全体表面上に絶縁物質が蒸着される。次いで、絶縁物質層を異方性エッチングして、前記開口部１８ｂの側壁と、前記絶縁マスクパターン１６の対向する側壁とを覆う第１絶縁スペーサ２２ｂを形成する。
図１２Ｃを参照すれば、前記開口部１８ｂの底部で露出された半導体基板１０の一部を、前記第１絶縁スペーサ２２ｂをエッチングマスクとしてエッチングする。前記エッチング工程により、その底部が前記基板の第３下端面１７により限定されるリセスが形成される。次いで、Ｂ、ＢＦ２、またはＩｎのような不純物が、半導体基板１０内にカウンタドーピングでイオン注入されて、第２イオン注入領域２０ｂを半導体基板１０の第３下端面１７内に形成する。第２イオン注入領域２０ｂは、半導体柱の間で電荷が移動することを防止する分離層としての役割を行う。たとえ、第３下端面１７が、第１下端面１１のレベルと比較して、あるレベルに位置できるとしても、第３下端面１７は、後述するように、犠牲層の露出を促進するために、第１下端面１１のレベルより上のレベルに位置させることが好ましい。
図１２Ｄを参照すれば、犠牲層２４ｂが第１絶縁スペーサ２２ｂの間で露出される半導体基板１０の一部の上に形成される。好ましくは、犠牲層２４ｂは、半導体基板１０のリセスされた領域を充填し、基板１０の第２下端面１５のような平坦な上端面のレベルを有する。そのような目的で、前記犠牲層２４ｂは、所望の厚さに形成されうる能力面で優れた物質、例えば、エピタキシャル成長により形成されうる物質が好ましい。本実施形態で、前記犠牲層２４ｂは、好ましくはＳｉＧｅ層である。しかし、半導体基板１０のシリコンと第１絶縁スペーサ２２ｂのオキシドとの間でエッチング選択比が確保されるかぎり、前記犠牲層２４ｂは、化学気相蒸着、物理気相蒸着またはそれと類似したものを使用して形成されることも可能である。例えば、犠牲層２４ｂは、半導体基板１０の露出された部分上にポリシリコンを化学気相蒸着させ、そのポリシリコン層を熱処理し、そのポリシリコン層をエッチングすることで形成されうる。
図１３Ａ及び図１３Ｂを参照すれば、第１絶縁スペーサ２２ｂは、絶縁マスクパターン１６、分離構造物１２及び犠牲層２４ｂをエッチングマスクとして使用してエッチングされ、犠牲層２４ｂは、前記開口部１８ｂの中央領域の底部で、基板１０の第２下端面１５の下で露出される。
図１４Ａ及び図１４Ｂを参照すれば、チャンネル半導体層２６ｂは、犠牲層２４上に形成される。前記チャンネル半導体層２６ｂは、前記開口部１８ｂを充填する程の厚さに形成され、したがって、半導体柱の上端領域を連結させる。特に、チャンネル半導体層２６ｂは、半導体柱の上に形成された第１イオン注入領域１４の一部の間で延びる。したがって、チャンネル半導体層２６ｂは、トランジスタのチャンネルとしての役割を行う。本実施形態で、前記チャンネル半導体層２６ｂは、単結晶シリコン半導体基板１０の間に存在する微細な整合性を考慮して、エピタキシャル成長されたシリコン層になり得る。前記エピタキシャル成長されたシリコン層は、その表面の欠陥を直すために、一定時間の間に水素雰囲気下で熱処理されることも可能である。さらに、チャンネル半導体層２６ｂの全体の厚さは、その上端面を半導体柱の上端面と基本的に同じレベルに位置させる。しかし、図１４Ｃに示すように、チャンネル半導体層２６ｂの上端面は、半導体柱の上端面より上のレベルに位置する突出した構造を有しうる。代案として、図１４Ｄに示すように、半導体層２６ｂの上端面は、半導体柱の上端面のレベルより下のレベルに位置するくぼんだチャンネル構造を含みうる。
図１５Ａ及び図１５Ｂを参照すれば、絶縁物質は、半導体基板１０の全体表面上に蒸着される。次いで、前記絶縁物質層は、異方性エッチングされて、絶縁マスクパターン１６の側壁上に第２絶縁スペーサ層２８ｂを形成する。第２絶縁スペーサ２８ｂは、オキシド、ニトリドまたはそれと類似したもので形成されうる。第２絶縁スペーサ２８ｂは、後続するエッチング工程でエッチングマスクとしての役割を行うように、前記分離構造物１２に対してエッチング選択比を有することが好ましい。
さらに、第１絶縁スペーサ２２ｂの底部の厚さは、チャンネルの下端部の有効幅を規定する。同様に、第２絶縁スペーサ２８ｂの厚さ、より具体的には、前記チャンネル半導体層２６ｂと接触する前記第２絶縁スペーサ２８ｂの底部の厚さは、チャンネルの上端部の有効幅を規定する。したがって、前記第１絶縁スペーサ２２ｂ及び第２絶縁スペーサ２８ｂは、ほぼ同じ厚さに形成されることが好ましい。
図１６Ａ及び図１６Ｂを参照すれば、前記構造物は、第２絶縁スペーサ２８ｂ、絶縁マスクパターン１６及びチャンネル半導体層２６ｂをエッチングマスクとして使用して異方性エッチングされる。結果的に、前記分離構造物１２の露出された部分が除去されて、犠牲層２４ｂの側壁が露出される。
図１７Ａ及び図１７Ｂを参照すれば、犠牲層２４ｂは除去されて、それにより、チャンネル半導体層２６ｂの中央領域が完全に露出される。
図１８Ａ及び図１８Ｂを参照すれば、ゲート絶縁層３０、例えば、シリコンオキシド層がチャンネル半導体層２６ｂの露出された表面上に形成される。ゲート絶縁層３０は、さらに前記犠牲層２４ｂの除去により露出された半導体基板１０の表面上に形成される。
次いで、ゲート電極物質、例えば、ポリシリコンは、ゲート絶縁層３０上に形成されてゲート電極３２ｂを形成する。好ましくは、前記ゲート電極３２ｂは、犠牲層２４ｂが除去された領域を完全に充填する。前記結果的な構造物は、蒸着工程後に平坦化される。次いで、コンタクトホールは、前記第１イオン注入領域１４が露出されるように、前記絶縁マスクパターン１６のそれぞれに形成される。次いで、コンタクトホールが導電物質で充填されて、ソース電極３４ａ及びドレイン電極３４ｂが形成され、本発明に係るＧＡＡ型のトランジスタが完成される。
図１８Ｃないし図１８Ｅは、本発明に係るＧＡＡ型のトランジスタの他の実施形態を示す。図１８Ｃは、本発明に係るＧＡＡ型のトランジスタを示し、チャンネル半導体層２６は、図１４Ｃと関連して説明された突出した構造を有する。図１８Ｄは、本発明に係るＧＡＡ型のトランジスタを示し、チャンネル半導体層２６は、図１４Ｄと関連して説明されたくぼんだ構造を有する。図１８Ｅは、本発明に係るＧＡＡ型のトランジスタを示し、第１イオン注入領域１４は、ゲート電極３２ｂが延びる長方形の開口部内の全体に置かれる。すなわち、チャンネル領域は、チャンネル領域の各端部で前記ソース／ドレイン領域と完全に重畳される。
以上、本発明の好ましい実施形態について具体的に説明したが、本発明は、前記実施形態の形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で当業者の技術レベルによって多様に変更が可能である。
本発明は、半導体素子に関連した技術分野に好適に適用され得る。
本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１ＡのＡ−Ａ’線を切り取った断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図２Ａで示す素子に類似させた断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図３Ａで示す素子に類似させた断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図４Ａで示す素子に類似させた断面図である。 図４Ｂと類似しているが、代案的な方式によりカウンタドーピングされた基板を示す断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態で、犠牲層を形成するステップを示す製造過程中のＧＡＡ型の半導体素子の断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図５Ａで示す素子に類似させた断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図６Ａで示す素子に類似させた断面図である。 図６Ｂと類似しているが、代案的な方式により形成したＧＡＡ型の半導体素子の断面図である。 図６Ｂと類似しているが、代案的な方式により形成したＧＡＡ型の半導体素子の断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図７Ａで示す素子に類似させた断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図８Ａで示す素子に類似させた断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図９Ａで示す素子に類似させた断面図である。 本発明の実施形態に係るＧＡＡ型の半導体素子を製造する方法の第１実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１０Ａで示す素子に類似させた断面図である。 本発明の実施形態によって突出したチャンネル構造を有するＧＡＡ型の半導体素子の断面図である。 本発明の実施形態によってくぼんだチャンネル構造を有するＧＡＡ型の半導体素子の断面図である。 本発明の実施形態によって、端部がソース／ドレイン領域と完全に重畳するチャンネル領域を有するＧＡＡ型の半導体素子の断面図である。 本発明の実施形態によって、図４Ｃで示す技術によって形成されたカウンタドーピング領域を有するＧＡＡ型の半導体素子の断面図である。 本発明に係るＧＡＡ型の半導体素子を製造する方法の他の実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１１Ａで示す素子に類似させた断面図である。 本発明に係るＧＡＡ型の半導体素子を製造する方法の他の実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１２Ａで示す素子に類似させた断面図である。 図１２Ｂに類似させ、カウンタドーピングされた基板を示す断面図である。 図１２Ｂに類似させ、犠牲層の形成を示す断面図である。 本発明に係るＧＡＡ型の半導体素子を製造する方法の他の実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１３Ａで示す素子に類似させた断面図である。 本発明に係るＧＡＡ型の半導体素子を製造する方法の他の実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１４Ａで示す素子に類似させた断面図である。 図１４Ｂと類似しているが、本発明の実施形態に係る突出したチャンネル構造の形成を示す断面図である。 図１４Ｂと類似しているが、本発明の実施形態によってくぼんだチャンネル構造の形成を示す断面図である。 本発明に係るＧＡＡ型の半導体素子を製造する方法の他の実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１５Ａで示す素子に類似させた断面図である。 本発明に係るＧＡＡ型の半導体素子を製造する方法の他の実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１６Ａで示す素子に類似させた断面図である。 本発明に係るＧＡＡ型の半導体素子を製造する方法の他の実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１７Ａで示す素子に類似させた断面図である。 本発明に係るＧＡＡ型の半導体素子を製造する方法の他の実施形態を示し、その製造過程中のＧＡＡ型の半導体素子の斜視図である。 図１８Ａで示す素子に類似させた断面図である。 本発明の実施形態において、突出したチャンネル構造を有するＧＡＡ型の半導体素子の他の実施形態を示す断面図である。 本発明の実施形態において、くぼんだチャンネル構造を有するＧＡＡ型の半導体素子の他の実施形態を示す断面図である。 本発明によって、その端部がソース／ドレイン領域と完全に重畳するチャンネル領域を有するＧＡＡ型の半導体素子の他の実施形態を示す断面図である。
符号の説明
１０ 単結晶シリコン半導体基板
１４ 第１イオン注入領域
１６ 絶縁マスクパターン
２０ 第２イオン注入領域
２２ａ 残留部分
２８ 第２絶縁スペーサ層
３０ ゲート絶縁層
３２ ゲート電極
３４ａ ソース電極
３４ｂ ドレイン電極

Claims (43)

  1. 第１分離領域と第２分離領域との間で、第１方向に長く延びるストリップ状の活性領域を有する基板を提供するステップと、
    前記第１分離領域と第２分離領域との間で、前記活性領域内に開口部を形成するステップと、
    前記開口部内で、前記活性領域の対向する側壁上に側壁スペーサを形成するステップと、
    前記側壁スペーサの間で、前記開口部の底部に犠牲層を形成するステップと、
    前記開口部の底部で、前記側壁スペーサの残留部分を残しつつ、前記活性領域の対向する側壁の少なくとも上端の一部を露出させるために、前記側壁スペーサの上端の一部を除去するステップと、
    前記活性領域の対向する側壁の露出された部分の間で、そして、前記犠牲層及び前記側壁スペーサの前記残留部分の上にチャンネル領域を形成するステップと、
    前記犠牲層を除去するステップと、
    前記チャンネル領域の周りに、前記開口部内でゲート絶縁層及びゲート電極を形成するステップと、を含むことを特徴とするＧＡＡトランジスタ素子の製造方法。
  2. 前記活性領域内に開口部を形成するステップは、前記活性領域を横切って延びて対向する側壁を有するように、前記第１方向に互いに離れたマスクパターンを形成するステップ、及び前記マスクパターンをエッチングマスクとして使用して、前記活性領域をエッチングするステップを含み、前記ゲート絶縁層及びゲート電極を形成するステップ以前に前記チャンネル領域を横切って、前記マスクパターンの対向する側壁上に第２側壁スペーサを形成するステップを更に含むことを特徴とする請求項１に記載のＧＡＡトランジスタ素子の製造方法。
  3. 前記犠牲層を形成するステップは、前記側壁スペーサの間の前記開口部の底部でＳｉＧｅをエピタキシャル成長させるステップを含むことを特徴とする請求項１に記載のＧＡＡトランジスタ素子の製造方法。
  4. 前記活性領域の対向する側壁の露出された部分の間にチャンネル領域を形成するステップは、前記犠牲層及び前記側壁スペーサの残留部分の上にＳｉをエピタキシャル成長させるステップを含むことを特徴とする請求項１に記載のＧＡＡトランジスタ素子の製造方法。
  5. 前記ストリップ状の活性領域を有する基板を提供するステップは、単結晶シリコン基板を提供するステップ、前記第１方向に延びる一対の離れたトレンチを形成することで、前記トレンチの間に単結晶シリコンの壁体が起立するように前記基板をエッチングするステップ、トレンチ分離構造物を形成するために絶縁物質で前記トレンチを埋め込むステップ、及び前記単結晶シリコンの壁体内に不純物を注入するステップを含むことを特徴とする請求項１に記載のＧＡＡトランジスタ素子の製造方法。
  6. 前記活性領域内に開口部を形成するステップは、対向する側壁を有するように前記第１方向に互いに離れ、前記壁体を横切って延びるマスクパターンを形成するステップ、及び前記マスクパターンをエッチングマスクとして前記壁体をエッチングするステップを含むことを特徴とする請求項５に記載のＧＡＡトランジスタ素子の製造方法。
  7. 前記マスクパターンをエッチングマスクとして前記壁体をエッチングするステップは、前記開口部の底部が前記各トレンチの底部上のレベルに位置するように調節されることを特徴とする請求項６に記載のＧＡＡトランジスタ素子の製造方法。
  8. 前記ゲート絶縁層及びゲート電極を形成する前に、前記マスクパターンの対向する側壁上に、前記チャンネル領域を横切って第２側壁スペーサを形成するステップを更に含むことを特徴とする請求項６に記載のＧＡＡトランジスタ素子の製造方法。
  9. 前記第２側壁スペーサは、前記分離構造物を横切って延びるように形成され、前記犠牲層を除去するステップは、前記第２側壁スペーサの間で露出された前記分離構造物の部分をエッチングして除去するステップ、及び連続的に前記犠牲層をエッチングして除去するステップを含むことを特徴とする請求項８に記載のＧＡＡトランジスタ素子の製造方法。
  10. 前記側壁スペーサが形成される前に、前記開口部の底部で露出された前記基板の全体領域内に不純物を注入するステップを更に含むことを特徴とする請求項１に記載のＧＡＡトランジスタ素子の製造方法。
  11. 前記側壁スペーサが形成された後に、前記開口部の底部で露出された前記基板の全体領域内に不純物を注入するステップを更に含むことを特徴とする請求項１に記載のＧＡＡトランジスタ素子の製造方法。
  12. ソース領域を含む第１柱と、
    ドレイン領域を含み、前記第１柱と離れた第２柱と、
    前記第１柱のソース領域と前記第２柱のドレイン領域とを連結するチャンネル領域と、
    前記チャンネル領域を取り囲むゲート絶縁層及びゲート電極と、
    前記チャンネル領域下で、前記ゲート電極の側面の前記柱の間に配置された絶縁物質と、を含むことを特徴とするＧＡＡトランジスタ。
  13. 前記各柱の上に配置されたマスクパターン、及び前記チャンネル領域上で、前記ゲート電極の側面の前記マスクパターンの間に配置された絶縁物質を更に含むことを特徴とする請求項１２に記載のＧＡＡトランジスタ。
  14. 前記ゲート電極下に位置するカウンタドーピング領域を更に含むことを特徴とする請求項１２に記載のＧＡＡトランジスタ。
  15. 前記チャンネル領域は、Ｓｉエピタキシャル層であることを特徴とする請求項１２に記載のＧＡＡトランジスタ。
  16. 前記チャンネル領域は、前記柱の上端面と同じレベルに配置された上端面を有することを特徴とする請求項１２に記載のＧＡＡトランジスタ。
  17. 前記チャンネル領域は、前記柱の上端面より上のレベルに配置された上端面を有することを特徴とする請求項１２に記載のＧＡＡトランジスタ。
  18. 前記チャンネル領域は、前記柱の上端面より下のレベルに配置された上端面を有することを特徴とする請求項１２に記載のＧＡＡトランジスタ。
  19. 前記チャンネル領域は、前記チャンネル領域の各端部で、前記ソース及びドレイン領域を完全に重畳させることを特徴とする請求項１２に記載のＧＡＡトランジスタ。
  20. 前記柱を含む単結晶基板を含むことを特徴とする請求項１２に記載のＧＡＡトランジスタ。
  21. 第１分離領域と第２分離領域との間で、第１方向に長く延びるストリップ状の活性領域を有する基板を提供するステップと、
    前記第１分離領域と第２分離領域との間で、前記活性領域内に開口部を形成するステップと、
    前記開口部内で、前記活性領域の対向する側壁上に側壁スペーサを形成するステップと、
    前記側壁スペーサの間で前記基板内にリセスを形成するステップと、
    前記リセス内に犠牲層を形成するステップと、
    前記活性領域の対向する側壁を露出させるように前記側壁スペーサを除去するステップと、
    前記活性領域の対向する側壁の露出された部分の間で、前記犠牲層上にチャンネル領域を形成するステップと、
    前記犠牲層を除去するステップと、
    前記チャンネル領域の周りにゲート絶縁層及びゲート電極を形成するステップと、を含むことを特徴とするＧＡＡトランジスタ素子の製造方法。
  22. 前記活性領域内に開口部を形成するステップは、前記活性領域を横切って延び、対向する側壁を有するように、前記第１方向に互いに離れたマスクパターンを形成するステップ、及び前記マスクパターンをエッチングマスクとして使用して、前記活性領域をエッチングするステップを含むことを特徴とする請求項２１に記載のＧＡＡトランジスタ素子の製造方法。
  23. 前記犠牲層を形成するステップは、前記リセス内にＳｉＧｅをエピタキシャル成長させるステップを含むことを特徴とする請求項２１に記載のＧＡＡトランジスタ素子の製造方法。
  24. 前記活性領域の対向する側壁の露出された部分の間にチャンネル領域を形成するステップは、前記犠牲層上にＳｉをエピタキシャル成長させるステップを含むことを特徴とする請求項１に記載のＧＡＡトランジスタ素子の製造方法。
  25. 前記ストリップ状の活性領域を有する基板を提供するステップは、単結晶シリコン基板を提供するステップ、前記第１方向に延びる一対の離れたトレンチを形成することで、前記トレンチの間に単結晶シリコンの壁体が起立するように前記基板をエッチングするステップ、トレンチ分離構造物を形成するために絶縁物質で前記トレンチを埋め込むステップ、及び前記単結晶シリコンの壁体内に不純物を注入するステップを含むことを特徴とする請求項２１に記載のＧＡＡトランジスタ素子の製造方法。
  26. 前記活性領域内に開口部を形成するステップは、対向する側壁を有するように前記第１方向に互いに離れ、前記壁体を横切って延びるマスクパターンを形成するステップ、及び前記マスクパターンをエッチングマスクとして前記壁体をエッチングするステップを含むことを特徴とする請求項２５に記載のＧＡＡトランジスタ素子の製造方法。
  27. 前記マスクパターンをエッチングマスクとして前記壁体をエッチングするステップは、前記開口部の底部が前記各トレンチの底部の上のレベルに位置するように調節されることを特徴とする請求項２６に記載のＧＡＡトランジスタ素子の製造方法。
  28. 前記ゲート絶縁層及びゲート電極を形成する前に、前記マスクパターンの対向する側壁上に、前記チャンネル領域を横切って第２側壁スペーサを形成するステップを更に含むことを特徴とする請求項２６に記載のＧＡＡトランジスタ素子の製造方法。
  29. 前記第２側壁スペーサは、前記マスクパターンの対向する側壁に沿って前記分離構造物を横切って延びるように形成され、前記犠牲層を除去するステップは、前記第２側壁スペーサの間で露出された前記分離構造物の部分をエッチングして除去するステップ、及び連続的に前記犠牲層をエッチングして除去するステップを含むことを特徴とする請求項２８に記載のＧＡＡトランジスタ素子の製造方法。
  30. 前記側壁スペーサが形成された後に、前記開口部の底部で露出された前記基板の全体領域内に不純物を注入するステップを更に含むことを特徴とする請求項２１に記載のＧＡＡトランジスタ素子の製造方法。
  31. ソース領域を含む第１柱と、
    ドレイン領域を含み、前記第１柱と離れた第２柱と、
    前記第１柱のソース領域と前記第２柱のドレイン領域とを連結するチャンネル領域と、
    前記チャンネル領域を取り囲むゲート絶縁層及びゲート電極であって、前記ゲート電極は、前記チャンネル領域の下に配置された下端部を有し、前記第１柱の前記ソース領域から前記第２柱の前記ドレイン領域に至る前記チャンネル領域の幅が、前記第１柱の前記ソース領域から前記第２柱の前記ドレイン領域に至る同じ方向に測定された前記ゲート電極の下端部の幅より広い、前記ゲート絶縁層及びゲート電極と、を含むＧＡＡトランジスタ。
  32. 前記各柱の上に配置されたマスクパターン及び前記チャンネル領域の上で、前記ゲート電極の側面に前記マスクパターンの間に配置された絶縁物質を更に含むことを特徴とする請求項３１に記載のＧＡＡトランジスタ。
  33. 前記ゲート電極の下に位置するカウンタドーピング領域を更に含むことを特徴とする請求項３１に記載のＧＡＡトランジスタ。
  34. 前記チャンネル領域は、Ｓｉエピタキシャル層であることを特徴とする請求項３１に記載のＧＡＡトランジスタ。
  35. 前記チャンネル領域は、前記柱の上端面と同じレベルに配置された上端面を有することを特徴とする請求項３１に記載のＧＡＡトランジスタ。
  36. 前記チャンネル領域は、前記柱の上端面より上のレベルに配置された上端面を有することを特徴とする請求項３１に記載のＧＡＡトランジスタ。
  37. 前記チャンネル領域は、前記柱の上端面より下のレベルに配置された上端面を有することを特徴とする請求項３１に記載のＧＡＡトランジスタ。
  38. 前記チャンネル領域は、前記チャンネル領域の各端部で前記ソース及びドレイン領域を完全に重畳させることを特徴とする請求項３１に記載のＧＡＡトランジスタ。
  39. 前記柱を含む単結晶基板を含むことを特徴とする請求項３１に記載のＧＡＡトランジスタ。
  40. シリコン基板を提供するステップと、
    一対の離れたトレンチを形成することで、シリコンの壁体が前記トレンチの間で残留して起立するように、前記基板をエッチングするステップと、
    前記トレンチを絶縁物質で埋め込むステップと、
    前記基板内に不純物をイオン注入するステップと、
    前記壁体の部分を分離するために前記壁体内に開口部を形成することで、不純物が注入された離れたシリコン柱を形成し、不純物が注入された前記柱の領域は、それぞれソース及びドレイン領域を構成するように前記開口部を形成するステップと、
    前記開口部内で、前記ソース及びドレイン領域を連結するチャンネル領域を形成するステップと、
    前記チャンネル領域の周りで、ゲートオキシド及びゲート電極を形成するステップと、を含むことを特徴とするＧＡＡトランジスタ素子の製造方法。
  41. 前記壁体内に開口部を形成するステップは、前記壁体を横切って延び、対向する側壁を有するように、前記壁体の長手方向に互いに離れたマスクパターンを形成するステップ、及び前記マスクパターンをエッチングマスクとして使用して、前記壁体をエッチングするステップを含むことを特徴とする請求項４０に記載のＧＡＡトランジスタ素子の製造方法。
  42. 前記開口部の底部で、前記基板内に不純物を注入するステップを更に含むことを特徴とする請求項４０に記載のＧＡＡトランジスタ素子の製造方法。
  43. 前記チャンネル領域が形成される前に、前記開口部の底部に犠牲層を形成するステップ、及び前記チャンネル領域が形成された後、また、前記ゲートオキシド及びゲート電極が形成される前に、前記犠牲層を除去するステップを更に含むことを特徴とする請求項４０に記載のＧＡＡトランジスタ素子の製造方法。
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