KR19990005142A - 이온주입을 이용한 반도체장치의 소자분리막의 응력 감소방법 및 반도체기판의 휨 감소방법 - Google Patents

Abstract

본 발명은 이온주입을 이용한 반도체장치의 소자분리막의 응력(stress)감소방법 및 반도체기판의 휨(wafer warpage) 감소방법을 개시한다. 본 발명에 의한 반도체장치의 소자분리막의 응력감소방법은 패드산화막 및 실리콘 질화막이 차례로 적층된 반도체기판의 소정영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 내부에 사이드월 산화막(sidewall oxide)를 형성하는 단계, 상기 트렌치의 내부를 매립하도록 상기 반도체기판의 전면에 제1 절연막을 형성하는 단계, 상기 제1 절연막의 내부에 이온을 주입하는 단계, 및 상기 결과물을 열처리(annealing)하는 단계를 포함하는 것을 특징으로 한다. 한편, 본 발명에 의한 반도체기판의 휨 감소방법은 트렌지스터 등의 하부구조물이 형성된 반도체기판 상의 전면에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막의 상부에 도전층패턴을 형성하는 단계, 상기 도전층패턴을 덮도록 제2 층간절연막을 형성하는 단계, 및 상기 제2 층간절연막의 내부에 이온을 주입하는 단계를 포함하는 것을 특징으로 한다.

Description

이온주입을 이용한 반도체장치의 소자분리막의 응력 감소방법 및 반도체기판의 휨 감소방법

본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 이온 주입을 이용한 반도체장치의 소자분리막의 응력(stress) 감소방법 및 반도체기판의 휨(wafer warpage) 감소방법에 관한 것이다.

반도체소자의 집적도가 증가함에 따라 소자분리기술로서 STI(Shallow Trench Isolation)법에 대한 관심이 고조되고 있다. STI법은 필드가 될 부분에 트렌치를 형성한 후, 상기 트렌치의 내부를 실리콘 산화물과 같은 절연물질로 충진(filling)하여 소자와 소자사이를 분리하는 방법이다. 트렌치의 내부를 충진하는 절연물질로는 USG가 많이 사용되고 있다. USG는 증착시 막질의 내부에 수증기, 산소 등과 같은 가스와 보이드(void) 및 갈라진 틈(seam) 등과 같은 결함(defect)을 포함하기 때문에, STI법에서는 USG 증착후 고온에서 열처리(annealing)공정을 진행한다.

도 1은 반도체기판 상에 증착된 USG막을 열처리할 때, 열처리공정중 USG막에 유발되는 큰 인장응력을 설명하기 위한 응력-온도(stress-temperature)곡선이다.

여기서, 응력값이 양(positive)인 경우에는 응력이 인장응력(tensile stress)의 상태이고, 응력값이 음(negative)인 경우에는 응력이 압축응력(compressive stress)의 상태인 것을 나타낸다. 구체적으로 설명하면, 반도체기판 상에 증착된 USG막은 증착한 후 약 3.0×10⁹dyne/cm²정도의 강한 인장응력 상태에 있다. 이를 대기중에 방치하면 시간이 경과함에 따라 인장응력이 감소하지만 충분한 시간이 경과하여도 약 1.6×10⁹dyne/cm²정도 이상의 인장응력이 잔류한다. 이 상태에서 열처리를 시작하면 반도체기판 상의 USG막은 750℃ 근처에서 약 1.2×10¹⁰dyne/cm²의 강한 인장응력(tensile stress)을 받는다. 상기한 USG막이 받는 큰 인장응력은 트렌치 주위의 실리콘 반도체기판에 강한 응력을 유발하여 실리콘 반도체기판을 변형시킨다. 이어서, 가열을 중단하고 냉각하면 300℃ 근처에서 USG막이 받는 응력은 인장응력에서 압축응력(compressive stress)으로 전환된다.

도 2는 상기한 열처리공정중 USG막이 받는 큰 인장응력이 트렌치 주위의 실리콘 반도체기판(100)에 강한 응력을 유발하여 실리콘 반도체기판(100)을 변형시키는 현상을 설명하기 위한 단면도이다.

여기서, 참조부호 100은 실리콘 반도체기판을, 101은 패드산화막을, 103은 실리콘 질화막을, 105는 USG막을 각각 나타낸다. 구체적으로 설명하면, STI법에서는 트렌치 내부에 USG막(105)을 충전한 후 1000℃ 이상에서 고온열처리를 하는 데, 이때 상기 도 1이 나타내는 바와 같이 USG막(105)은 750℃ 부근에서 강한 인장응력을 받는다. 이러한 강한 인장응력은 실리콘 반도체기판(100)에 강한 응력을 유발하여 실리콘 반도체기판(100)을 변형시킨다. 특히, 상기 USG막(105)이 받는 강한 응력은 트렌치의 모서리에 집중되어, 이 부분의 실리콘 반도체기판(100)을 많이 변형시킨다.

한편, 반도체소자의 집적도가 증가함에 따라 다층금속배선구조가 일반적으로 채용되고 있다. 금속배선물질로는 전기전도성과 가격 등의 면에서 장점이 많은 알루미늄(Al)이 일반적으로 흔히 사용된다.

금속배선물질로서 알루미늄(Al)을 사용할 때 발생하는 문제점을 도 3 및 도 4를 참조하여 설명한다.

도 3은 반도체 웨이퍼(150) 상에 알루미늄막과 같이 인장응력을 나타내는 금속막(151)을 증착할 때 발생하는 문제점을 설명하기 위한 단면도이다.

구체적으로 설명하면, 반도체 웨이퍼(150) 상에 알루미늄과 같이 인장응력을 나타내는 금속막(151)을 증착하면, 인장응력을 나타내는 금속막(151)에 강한 인장응력이 유발되어 하부의 반도체 웨이퍼(150)가 휘는 문제점이 발생한다. 여기서, 금속막(151)의 내부에 도시된 화살표는 금속막(151)에 유발된 인장응력의 방향을, 반도체 웨이퍼(150)의 내부에 도시된 화살표는 상기 반도체 웨이퍼(150)를 휘게하는 힘인, 금속막(151)에 유발된 인장응력에 대한 반작용을 나타낸다.

도 4는 상기 인장응력을 나타내는 금속막(151)의 상부에 금속배선 사이의 층간절연막으로 사용되는 USG막(153)을 증착할 때 발생하는 문제점을 설명하기 위한 단면도이다.

구체적으로 설명하면, 상기 인장응력을 나타내는 금속막(151) 상에 USG막(153)을 증착하면, USG막(153)도 인장응력을 유발하므로 상기 반도체 웨이퍼(150)의 휨(wafer warpage)은 더욱 악화된다. 한편, USG막(153)을 고온에서 열처리하면 상기 인장응력을 압축응력으로 변화시킬 수 있어 상기 반도체 웨이퍼(150)의 휨현상을 개선할 수 있지만, 하부의 알루미늄막(151)을 변형시키기 때문에 이러한 방법은 사용할 수 없다. 이러한 반도체 웨이퍼(150)의 휨은 반도체소자를 변형시킬 수 있으며, 후속 사진공정을 어렵게 하는 등 많은 문제점을 발생시키는 원인이 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, STI법에 있어서 트렌치 내부에 충진된 USG막의 내부에 이온을 주입함으로써 열처리시 발생하는 USG막의 응력(stress)를 감소시킬 수 있는 방법을 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, USG막의 내부에 이온을 주입함으로써 다층금속배선 구조의 반도체장치에 있어서 반도체 웨이퍼의 휨(wafer warpage)을 감소시킬 수 있는 방법을 제공하는 데 있다.

도 1은 종래의 열처리공정에서 USG막에 유발되는 응력(stress)을 설명하기 위한 응력-온도(stress-temperature)곡선이다.

도 2는 열처리중 USG막에 유발된 큰 인장응력이 실리콘 반도체기판을 변형시키는 현상을 설명하기 위한 단면도이다.

도 3은 반도체 웨이퍼의 상부에 알루미늄막과 같은 인장응력의 금속막을 증착할 때 발생하는 문제점을 설명하기 위한 단면도이다.

도 4는 인장응력의 금속막의 상부에 인장응력을 유발하는 USG막을 증착할 때 발생하는 문제점을 설명하기 위한 단면도이다.

도 5는 반도체기판 상에 증착한 후, USG막 내부에 인(P)이온을 주입할 때, 인의 도즈(dose)에 따른 USG막의 응력변화를 설명하기 위한 도면이다.

도 6은 반도체기판 상에 증착한 후, 인(P)이온을 주입한 USG막을 열처리할 때 나타나는 최고인장응력의 감소(△σ)를 설명하기 위한 도면이다.

도 7은 반도체기판 상에 증착한 후, 인(P)이온을 주입한 HDP 산화막(High Density Plasma Oxide)을 열처리할 때 나타나는 최고인장응력의 감소(△σ)를 설명하기 위한 도면이다.

도 8은 실리콘 반도체기판 상에 증착한 후 먼저 열처리하여 압축응력의 상태로 전환시킨 USG막에 인(P)이온을 주입할 때, 인의 도즈(dose)에 따른 USG막의 응력변화를 설명하기 위한 도면이다.

도 9는 도 8에서 설명한 인이온주입에 의하여 발생된 USG막의 인장응력이 열처리에 의하여 다시 압축응력의 상태로 복귀하는 것을 설명하기 위한 도면이다.

도 10 내지 도 12는 본 발명에 의한 반도체장치의 소자분리막의 응력(stress) 감소방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.

도 13은 본 발명에 의한 반도체기판의 휨을 감소시키는 방법을 설명하기 위한 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

200 : 실리콘 반도체기판 201 : 패드산화막

203 : 실리콘 질화막 205 : 사이드월 산화막

207 : 제1 절연막(USG막 또는 HDP 산화막)

300 : 반도체기판 301 : 제1 층간절연막

303 : 도전층패턴(Al 패턴) 305 : 제2 층간절연막(USG막)

상기 기술적 과제를 달성하기 위하여 본 발명은, 패드산화막 및 실리콘 질화막이 차례로 적층된 반도체기판의 소정영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내부에 사이드월 산화막(sidewall oxide)를 형성하는 단계; 상기 트렌치의 내부를 매립하도록 상기 반도체기판의 전면에 제1 절연막을 형성하는 단계; 상기 제1 절연막의 내부에 이온을 주입하는 단계; 및 상기 결과물을 열처리(annealing)하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법을 제공한다.

본 발명에 있어서, 상기 제1 절연막은, 인장응력(tensile stress)을 나타내는 절연막으로 형성할 수 있다.

본 발명에 있어서, 상기 인장응력(tensile stress)을 나타내는 절연막은, USG(Undoped Silicate Glass)막으로 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 제1 절연막은, 압축응력(compressive stress)을 나타내는 절연막으로 형성할 수 있다.

본 발명에 있어서, 상기 압축응력(compressive stress)을 나타내는 절연막은, HDP 산화물(High Density Plasma Oxide)로 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 이온은, 붕소(B), 인(P) 및 비소(As)로 이루어지는 그룹에서 선택된 어느하나로 주입하는 것이 바람직하다.

본 발명에 있어서, 상기 제1 절연막 상의 전면에 제2 절연막을 형성하는 단계를 더 포함할 수 있다.

본 발명에 있어서, 상기 제2 절연막은, PE-TEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate)막으로 형성하는 것이 바람직하다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 트렌지스터 등의 하부구조물이 형성된 반도체기판 상의 전면에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막의 상부에 도전층패턴을 형성하는 단계; 상기 도전층패턴을 덮도록 제2 층간절연막을 형성하는 단계; 및 상기 제2 층간절연막의 내부에 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체기판의 휨(wafer warpage) 감소방법을 제공한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 있어서, 상기 도전층패턴은, 알루미늄(Al) 패턴으로 형성하는 것이 바람직하다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 있어서, 상기 제2 층간절연막은, 인장응력(tensile stress)을 나타내는 절연막으로 형성할 수 있다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 있어서, 상기 인장응력(tensile stress)을 나타내는 절연막은, USG(Undoped Silicate Glass)막으로 형성하는 것이 바람직하다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 있어서, 상기 이온은, 붕소(B), 인(P) 및 비소(As)로 이루어지는 그룹에서 선택된 어느하나로 주입하는 것이 바람직하다.

본 발명에 의한 반도체장치의 소자분리막의 응력(stress) 감소방법에 의하면, 트렌치를 충전하는 절연막의 내부에 이온을 주입하여 상기 절연막의 응력의 방향을 변경(인장응력 ↔ 압축응력)시키거나 상기 절연막의 응력을 감소시킴으로써 후속 열처리공정에서 상기 절연막에 유발되는 인장응력을 감소시킬 수 있다. 이에 따라, 실리콘 반도체기판의 변형을 최소화할 수 있다.

본 발명에 의한 반도체기판의 휨(wafer warpage) 감소방법에 의하면, 다층금속배선 구조의 반도체장치에 있어서 상부의 층간절연막의 내부에 이온을 주입하여 상기 층간절연막의 인장응력을 압축응력으로 변경함으로써 하부의 도전층패턴의 인장응력을 상쇄시킴으로써 상기 반도체기판의 휨(wafer warpage)을 최소화할 수 있다. 이에따라, 반도체소자의 변형 및 후속 사진공정에서의 미스얼라인(misalign) 등 반도체기판의 휨(wafer warpage)으로부터 파생되는 문제점을 최소화할 수 있다.

이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도 5 내지 도 13을 참조하여 상세히 설명한다.

도 5는 실리콘 반도체기판 상에 증착된 USG막 내부에 인(P)이온을 주입할 때, 인이온의 도즈(dose)량에 따른 USG막의 응력변화를 설명하기 위한 도면이다.

구체적으로 설명하면, 증착직후의 열처리하지 않은 USG막(점 A)에 일정 도즈이상의 인(P)이온을 주입하면 USG막의 인장응력의 크기가 감소하고, 계속하여 인이온의 도즈를 증가시키면 USG막의 인장응력이 압축응력으로 변화한다. 한편, 어느 한도 이상의 도즈에서는 인이온의 도즈를 증가시켜도 USG막의 압축응력이 더 이상 증가하지 않는다.

도 6은 실리콘 반도체기판 상에 증착한 후 인(P)이온을 주입한 USG막을 열처리할 때 나타나는 최고인장응력의 감소(△σ)를 설명하기 위한 도면이다.

여기서, 선 A는 인이온을 주입하지 않은 USG막에 유발되는 응력의 변화를 나타내고, 선 B는 인이온을 주입한 USG막에 유발되는 응력의 변화를 나타낸다. 구체적으로 설명하면, 실리콘 반도체기판 상에 증착한 후 인이온을 주입하여 압축응력으로 변화시키거나 인장응력의 값을 감소시킨 USG막을 열처리하면(선 B), 인이온을 주입하지 않은 USG막의 경우(선 A)에 비하여 상기 열처리과정중 상기 USG막에 유발되는 인장응력의 크기는 감소한다. 특히, 인이온을 주입하지 않고 열처리를 하는 경우와 인이온을 주입한 후 열처리를 하는 경우 열처리중 USG막에 유발되는 최고인장응력의 감소(△σ)를 검토하면, 인이온을 주입한 후 열처리를 하는 경우(선 B), USG막에 유발된 최고인장응력은 인이온을 주입하지 않고 열처리를 하는 경우(선 A)에 비하여 약 3.0×10⁹dyne/cm²이상 감소한 것을 알 수 있다.

도 7은 실리콘 반도체기판 상에 증착한 후 인(P) 이온을 주입한 HDP 산화막(High Density Plasma Oxide)을 열처리할 때 나타나는 최고인장응력의 감소(△σ)를 설명하기 위한 도면이다.

여기서, 선 A는 인이온을 주입하지 않은 HDP 산화막에 유발되는 응력의 변화를 나타내고, 선 B는 인이온을 주입한 HDP 산화막에 유발되는 응력의 변화를 나타낸다. 구체적으로 설명하면, 반도체기판 상에 증착된 후 HDP 산화막은 압축응력의 상태에 있는 데, 이를 열처리하면 HDP 산화막은 750℃ 부근에서 최고인장응력을 나타낸다(선 A). 그러나, 반도체기판 상에 증착한 후 인이온을 주입한 HDP 산화막은 인장응력의 상태로 변하거나 압축응력의 크기가 감소하는 데, 이를 열처리하면, HDP 산화막은 750℃ 부근에서 인이온을 주입하지 않은 HDP 산화막의 경우에 비하여 약 1.0×10⁹dyne/cm²이상 작은 최고인장응력만을 나타낸다(선 B).

도 8은 실리콘 반도체기판 상에 증착한 후 먼저 열처리하여 압축응력의 상태로 전환시킨 USG막에 인(P)이온을 주입할 때, 인의 도즈(dose)에 따른 USG막의 응력변화를 설명하기 위한 도면이다.

구체적으로 설명하면, 실리콘 반도체기판 상에 증착된 후 약 1050℃ 정도의 온도에서 열처리를 받아 압축응력의 상태에 있는 USG막(점 A)에 일정 도즈이상의 인(P)이온을 주입하면 USG막의 압축응력은 인장응력의 상태로 변화한다. 한편, 일정량 이상의 도즈에서는 인이온의 도즈를 증가시켜도 USG막의 인장응력이 더 이상 증가하지 않는다.

도 9는 도 8에서 설명한 인이온주입에 의하여 유발된 USG막의 인장응력이 열처리에 의하여 다시 압축응력의 상태로 복귀하는 것을 설명하기 위한 도면이다.

여기서, 작은 원으로 연결된 선 A는 약 1050℃ 정도의 온도에서 열처리를 받아 압축응력의 상태에 있는 USG막을 다시 열처리할 때 USG막이 받는 응력변화를 나타낸다. 선 A중 빈 원(○)으로 이루어진 선은 가열곡선을, 채워진 원(●)으로 이루어진 선은 냉각곡선을 나타낸다. 선 B는 실리콘 반도체기판 상에 증착한 후 약 1050℃ 정도의 온도에서 열처리를 하여 압축응력의 상태로 전환시킨 USG막에 일정 도즈이상의 인(P)이온을 주입함으로써 인장응력의 상태로 전환시킨 USG막을 다시 열처리할 때, 상기 USG막이 받는 응력의 변화를 나타낸다. 구체적으로 설명하면, 인이온을 주입하여 인장응력 상태에 있는 USG막을 가열하면 인장응력이 감소하기 시작하여 약 850℃ 부근에서 다시 압축응력의 상태로 복귀하며, 냉각하면 압축응력의 크기가 증가한다(선 B).

그러면, 상기한 이온 주입에 의한 응력변화현상을 이용한 본 발명에 의한 반도체장치의 소자분리막의 응력(stress) 감소방법 및 반도체기판의 휨(wafer warpage) 감소방법을 설명한다.

반도체장치의 소자분리막의 응력(stress) 감소방법

도 10은 패드산화막(201) 및 실리콘 질화막(203)이 차례로 적층된 실리콘 반도체기판(200) 상에 트렌치를 형성하는 단계를 설명하기 위한 단면도이다.

구체적으로 설명하면, 실리콘 기판(200) 상에 패드산화막(201)을 약 100~300Å의 두께로 성장시킨 후, 그위에 다시 실리콘 질화막(203)을 약 1000~3000Å의 두께로 증착한다. 이어서, 상기 실리콘 질화막(203)의 상부에 필드가 형성될 영역을 노출시키는 포토레지스트 패턴(도시생략)을 형성한다. 계속하여, 상기 포토레지스트 패턴을 식각마스크로하여 상기 실리콘 질화막(203), 상기 패드산화막(201) 및 상기 실리콘 반도체기판(200)을 차례로 건식식각하여 트렌치를 형성한다.

도 11은 상기 트렌치의 내벽에 사이드월 산화막(205)을 형성하는 단계를 설명하기 위한 단면도이다.

구체적으로 설명하면, 상기 결과물을 산소분위기하의 약 950℃ 정도의 온도에서 30분 정도 방치함으로써, 상기 트렌치의 내벽에 노출되어 있는 실리콘을 산화시켜 사이드월 산화막(205)을 약 100~500Å 정도의 두께로 형성한다.

도 12는 상기 트렌치의 내부에 제1 절연막(207)을 충진한 후, 후속의 열처리공정에서 상기 제1 절연막(207)에 유발되는 응력을 감소시키기 위하여 상기 제1 절연막(207)의 내부에 이온을 주입하는 단계를 설명하기 위한 단면도이다.

구체적으로 설명하면, 상기 트렌치의 내부를 충진하도록 상기 결과물의 전면에 제1 절연막(207)으로서 USG막 또는 HDP 산화막을 형성한다. 이어서, 상기 제1절연막(207)의 내부에 이온을 주입한다. 상기 이온은 붕소(B), 인(P) 및 비소(As)로 이루어지는 그룹에서 선택된 어느하나로 주입한다. 이때, 상기 USG막과 같이 인장응력(tensile stress)을 나타내는 제1 절연막(207)은 상기 이온주입에 의하여 인장응력으로부터 압축응력의 상태로 전환되며, 상기 HDP 산화막과 같이 압축응력(compressive stress)을 나타내는 제1 절연막(207)은 압축응력으로부터 인장응력의 상태로 전환된다. 한편, 제1 절연막(207)으로서 USG막을 사용한 경우에는 USG막이 깨지는 것을 방지하기 위하여 이온주입의 전 또는 후에 상기 USG막의 상부에 제2 절연막(도시생략)으로서 PE-TEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate)막을 형성한다. 계속하여, 상기 결과물을 열처리하여 상기 제1 절연막(207)의 내부에 존재하는 수증기, 산소 등과 같은 가스와 보이드(void) 및 갈라진 틈(seam) 등과 같은 결함(defect)을 제거하여 소자분리를 완전히 한다. 상기 이온주입에 의하여 상기 열처리과정중 상기 제1 절연막(207)에 유발되는 최고인장응력이 감소함으로써 실리콘 반도체기판(200)의 변형이 최소화될 수 있다.

반도체기판의 휨(wafer warpage) 감소방법

도 13은 이온을 주입함으로써 반도체기판의 휨을 감소시키는 방법을 설명하기 위한 단면도이다.

구체적으로 설명하면, 트렌지스터 등과 같은 하부구조물이 형성된 반도체기판(300) 상의 전면에 제1 층간절연막(301)을 형성한 후, 상기 제1 층간절연막(301)의 상부에 도전층패턴(303)을 형성한다. 이어서, 상기 도전층패턴(303)을 덮도록 제2 층간절연막(305)을 형성한다. 상기 도전층패턴(303)은, 알루미늄(Al) 패턴으로 형성하며, 상기 제2 층간절연막(305)은 USG(Undoped Silicate Glass)막과 같이 인장응력(tensile stress)을 나타내는 절연막으로 형성한다. 계속하여, 상기 제2 층간절연막(305)의 내부에 이온을 주입한다. 상기 이온은 붕소(B), 인(P) 및 비소(As)로 이루어지는 그룹에서 선택된 어느하나로 주입한다.

이때, 상기 제2 층간절연막(305)의 내부에 이온이 주입되면 상기 제2 층간절연막(305)에 유발된 인장응력은 압축응력으로 전환된다. 따라서, 상기 압축응력이 하부의 도전층패턴(303)의 인장응력을 상쇄하므로 반도체기판의 휨(wafer warpage)을 최소화할 수 있다.

상기한 바와 같이, 본 발명에 의한 반도체장치의 소자분리막의 응력(stress) 감소방법에 의하면, 트렌치를 충전하는 절연막의 내부에 이온을 주입하여 상기 절연막의 응력의 방향을 변경(인장응력 ↔ 압축응력)시키거나 상기 절연막의 응력을 감소시킴으로써 후속 열처리공정에서 상기 절연막에 유발되는 인장응력을 감소시킬 수 있다. 이에 따라, 실리콘 반도체기판의 변형을 최소화할 수 있다.

본 발명에 의한 반도체기판의 휨(wafer warpage) 감소방법에 의하면, 다층금속배선 구조의 반도체장치에 있어서 상부의 층간절연막의 내부에 이온을 주입하여 상기 층간절연막의 인장응력을 압축응력으로 변경함으로써 하부의 도전층패턴의 인장응력을 상쇄시킴으로써 상기 반도체기판의 휨(wafer warpage)을 최소화할 수 있다. 이에따라, 반도체소자의 변형 및 후속 사진공정에서의 미스얼라인(misalign) 등 반도체기판의 휨(wafer warpage)으로부터 파생되는 문제점을 최소화할 수 있다.

이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (13)

1. 패드산화막 및 실리콘 질화막이 차례로 적층된 반도체기판의 소정영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내부에 사이드월 산화막(sidewall oxide)를 형성하는 단계; 상기 트렌치의 내부를 매립하도록 상기 반도체기판의 전면에 제1 절연막을 형성하는 단계; 상기 제1 절연막의 내부에 이온을 주입하는 단계; 및 상기 결과물을 열처리(annealing)하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법.
2. 제1항에 있어서, 상기 제1 절연막은, 인장응력(tensile stress)을 나타내는 절연막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법.
3. 제2항에 있어서, 상기 인장응력(tensile stress)을 나타내는 절연막은, USG(Undoped Silicate Glass)막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법.
4. 제1항에 있어서, 상기 제1 절연막은, 압축응력(compressive stress)을 나타내는 절연막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법.
5. 제4항에 있어서, 상기 압축응력(compressive stress)을 나타내는 절연막은, HDP 산화물(High Density Plasma Oxide)로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법.
6. 제1항에 있어서, 상기 이온은, 붕소(B), 인(P) 및 비소(As)로 이루어지는 그룹에서 선택된 어느하나로 주입하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법.
7. 제1항에 있어서, 상기 제1 절연막 상의 전면에 제2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법.
8. 제7항에 있어서, 상기 제2 절연막은, PE-TEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate)막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막의 응력(stress) 감소방법.
9. 트렌지스터 등의 하부구조물이 형성된 반도체기판 상의 전면에 제1 층간절연막을 형성하는 단계; 상기 층간절연막의 상부에 도전층패턴을 형성하는 단계; 상기 도전층패턴을 덮도록 제2 층간절연막을 형성하는 단계; 및 상기 제2 층간절연막의 내부에 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체기판의 휨(wafer warpage) 감소방법.
10. 제9항에 있어서, 상기 도전층패턴은, 알루미늄(Al) 패턴으로 형성하는 것을 특징으로 하는 반도체기판의 휨(wafer warpage) 감소방법.
11. 제9항에 있어서, 상기 제2 층간절연막은, 인장응력(tensile stress)을 나타내는 절연막으로 형성하는 것을 특징으로 하는 반도체기판의 휨(wafer warpage) 감소방법.
12. 제10항에 있어서, 상기 인장응력(tensile stress)을 나타내는 절연막은, USG(Undoped Silicate Glass)막으로 형성하는 것을 특징으로 하는 반도체기판의 휨(wafer warpage) 감소방법.
13. 제9항에 있어서, 상기 이온은, 붕소(B), 인(P) 및 비소(As)로 이루어지는 그룹에서 선택된 어느하나로 주입하는 것을 특징으로 하는 반도체기판의 휨(wafer warpage) 감소방법.