KR100241538B1 - 반도체 소자의 비아홀 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 비아홀 형성방법을 제공하는 것으로, 소정의 제조공정을 거친 실리콘 기판 상에 금속층 패턴을 형성한 후 그 전체 상부면에 제1금속층간 절연막을 형성하고, 제1금속층간 절연막 사에 SOG막을 형성한 후 SOG막에 이온주입 공정을 실시하여 SOG막 내에 존재하는 OH 및 CH₃기를 약화시키고, SOG막에 경화공정을 실시하여 OH 및 CH₃기를 대기중으로 배출시킨 후 SOG 막 상에 제2금속층간 절연막을 형성하고, 금속층 패턴이 노출되도록 제2금속층간 절연막, SOG막 및 제1금속층간 절연막을 순차적으로 식각하여 비아홀을 형성하므로써 폴리머 발생을 억제하여 소자의 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 비아홀 형성방법

본 발명은 비아홀 형성방법에 관한 것으로 특히, 다중 금속층 접속을 위한 비아홀 형성시 발생되는 폴리머를 억제할 수 있는 반도체 소자의 비아홀 형성방법에 관한 것이다.

일반적으로 반도체 소자가 고집적화 됨에 따라 금속배선은 다층구조로 이루어지고 있으며, 비아홀의 크기가 작아지고, 또한 선폭이 0.35㎛ 이하로 감소되고 있다. 따라서 접속되는 금속층간 저항이 증가하게 되고, 이를 감소시키려는 노력이 진행되고 있다. 종래의 비아홀 형성방법을 제1(a)도 내지 제1(c)도에 도시하였으며 이에 대한 설명은 다음과 같다. 제1(a)도는 소정의 제조공정을 거친 실리콘 기판(1) 상에 금속층 패턴(2)을 형성한 후 그 전체 상부면에 제1금속층간 절연막(3)을 형성한 상태를 도시한다. 제1금속층간 절연막(3)을 1000 내지 1500Å의 두께로 형성된다. 제1(b)도는 제1금속층간 절연막(3) 상에 SOG막(4) 및 제2금속층간 절연막(5)을 순차적으로 형성한 상태를 도시한다. SOG막(4)은 4000 내지 5000Å의 두께로 형성되며 제2금속층간 절연막(5)은 5000 내지 7000Å의 두께로 형성된다.

제1(c)도는 금속층 패턴(2)이 노출되도록 제2금속층간 절연막(5), SOG막(4) 및 제1금속층간 절연막(3)을 순차적으로 식각하여 비아홀(10)을 형성한 상태를 도시한다. 이때, 비아홀(10)의 내부 및 제2금속층간 절연막(5)의 표면에는 비아홀(10) 식각시 SOG막(4) 내에 존재하는 OH 및 CH₃기와 식각가스가 반응하여 화살표 A로 도시된 바와 같은 폴리머가 형성된다. 이렇게 형성된 폴리머는 솔벤트 처리시 제거되지 않으므로 후속공정의 금속층 형성시 금속층 패턴(2)과의 저항증가 원인이 되며, 심할 경우 금속층간 단선을 유발하여 소자의 수율 및 신뢰성을 저하시키는 문제가 발생된다.

따라서 본 발명은 금속층간 절연막 형성시 단차 완화 목적으로 사용되는 SOG막을 형성한 후 이 SOG막 내에 아르곤(Ar) 가스를 이온 주입하여 SOG막 내에 존재하는 OH 및 CH₃기의 접속을 약화 시키므로써 비아홀 폴리머 발생을 억제할 수 있는 반도체 소자의 비아홀 형성방법을 제공하는 것을 그 목적으로 한다.

상술한 목적을 실현하기 위한 본 발명의 비아홀 형성방법은 소정의 제조공정을 거친 실리콘 기판 상에 금속층 패턴을 형성한 후 그 전체 상부면에 제1금속층간 절연막을 형성하는 단계와, 제1금속층간 절연막 상에 SOG막을 형성한 후 SOG막에 이온주입 공정을 실시하는 단계와, SOG막에 경화공정을 실시하는 단계와, SOG막 상에 제2금속층간 절연막을 형성한 후 금속층 패턴이 노출되도록 제2금속층간 절연막, SOG막 및 제1금속층간 절연막을 순차적으로 식각하여 비아홀을 형성하는 단계로 이루어진다.

제1(a)도 내지 제1(c)도는 종래 반도체 소자의 비아홀 형성방법을 설명하기 위한 소자의 단면도.

제2(a)도 내지 제2(e)도는 본 발명에 따른 반도체 소자의 비아홀 형성방법을 설명하기 위한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 및 11 : 실리콘기판 2 및 12 : 금속층 패턴

3 및 13 : 제1금속층간 절연막 4 및 14 : SOG막

5 및 15 : 제2금속층간 절연막 10 및 20 : 비아홀

A : 폴리머

이하, 본 발명에 따른 반도체 소자의 비아홀 형성방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

제2(a)도는 소정의 제조공정을 거친 실리콘 기판(11) 상에 금속층 패턴(12)을 형성한 후 그 전체 상부면에 제1금속층간 절연막(13)을 형성한 상태를 도시한다. 제1금속층간 절연막(13)은 1000 내지 1500Å의 두께로 형성된다.

제2(b)도는 제1금속층간 절연막(13) 상에 SOG막(14)을 형성한 후 SOG막(14)내에 이온 주입공정을 실시한 상태를 도시한다. SOG막(14)은 4000 내지 5000Å의 두께로 형성된다. 그리고, 이온 주입공정은 아르곤(Ar) 이온 가스를 140 내지 160KeV의 에너지 조건에서 10¹⁵내지 10¹⁶/㎠의 이온량으로 실시하며 이때, SOG막(14)내에 함유된 OH 및 CH₃기의 결합을 약화시킨다.

제2(c)도는 SOG막(14)에 경화공정을 실시한 상태를 도시한다. 경화공정은 420 내지 450℃의 온도 및 질소(N₂)가스 분위기 조건에서 실시되며 이때, SOG막(14)내에 존재하는 OH 및 CH₃기가 대기중으로 방출(Out Gassing)된다.

제2(d)도는 SOG막(14)상에 제2금속층간 절연막(15)을 형성한 상태를 도시한다. 제2금속층간 절연막(15)은 플라즈마 화학 기상 증착(PECVD) 방법에 의해 5000 내지 7000Å의 두께로 형성된다.

제2(e)도는 금속층 패턴(12)이 노출되도록 제2금속층간 절연막(15), SOG막(14) 및 제1금속층간 절연막(13)을 순차적으로 식각하여 비아홀(20)을 형성한 상태를 도시한다. 이때, 비아홀(20)의 내부 및 제2금속층간 절연막(15)의 표면에는 비아홀(20) 식각시 SOG막(14)내에 OH 및 CH₃기가 존재하지 않으므로 폴리머가 발생되지 않는다.

상술한 바와같이 본 발명에 의하면 소정의 제조공정을 거친 실리콘 기판 상에 단차 완화 목적으로 사용되는 SOG막을 형성한 후 이 SOG막 내에 아르곤 가스를 이온 주입하여 SOG막 내에 존재하는 OH 및 CH₃기의 접속을 약화 시키므로써 비아홀 형성시 폴리머 발생을 억제하여 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (3)

1. 소정의 제조 공정을 거친 실리콘 기판상에 금속층 패턴을 형성한 후 전체 구조 상부에 제1금속층간 절연막을 형성하는 단계와, 상기 제1금속 층간 절연막 상부에 SOG막을 형성하는 단계와, 상기 SOG막에 140 내지 160keV의 에너지 및 10¹⁵내지 10¹⁶/㎠의 양으로 아르곤 이온을 주입하는 단계와, 상기 아르곤 이온이 주입된 SOG막을 경화시키는 단계와, 상기 SOG막 상부에 제2금속층간 절연막을 형성한 후 상기 금속층 패턴이 노출되도록 상기 제2금속 층간 절연막, SOG막 및 제1금속 층간 절연막을 순차적으로 식각하여 비아홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.
2. 제1항에 있어서, 상기 제1금속 층간 절연막은 1000 내지 1500Å의 두께로 형성되고, 상기 SOG막은 4000 내지 5000Å의 두께로 형성되며, 상기 제2금속층간 절연막은 플라즈마 화학 시상 증착 방법에 의해 5000 내지 7000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.
3. 제1항에 있어서, 상기 경화 공정은 420 내지 450℃의 온도 및 질소 가스 분위기 조건에서 실시되는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.