KR0172529B1 - 반도체 소자의 에스.오.지막 형성방법 - Google Patents

반도체 소자의 에스.오.지막 형성방법 Download PDF

Info

Publication number
KR0172529B1
KR0172529B1 KR1019950029990A KR19950029990A KR0172529B1 KR 0172529 B1 KR0172529 B1 KR 0172529B1 KR 1019950029990 A KR1019950029990 A KR 1019950029990A KR 19950029990 A KR19950029990 A KR 19950029990A KR 0172529 B1 KR0172529 B1 KR 0172529B1
Authority
KR
South Korea
Prior art keywords
film
sog
semiconductor device
forming
ions
Prior art date
Application number
KR1019950029990A
Other languages
English (en)
Other versions
KR970018203A (ko
Inventor
손용선
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950029990A priority Critical patent/KR0172529B1/ko
Publication of KR970018203A publication Critical patent/KR970018203A/ko
Application granted granted Critical
Publication of KR0172529B1 publication Critical patent/KR0172529B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819Smoothing of the dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체 소자의 에스.오.지(SOG)막 형성방법에 관한 것으로, 에스.오.지(Spin-On-Glass : SOG)막 내에 GeF3이온을 주집하여 SOG막의 밀도를 증가시키고 수분 흡수율을 감소시키므로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 에스.오.지막 형성방법이 제시된다.

Description

반도체 소자의 에스.오.지막 형성방법
제1a도 내지 제1c도는 본 발명에 따른 반도체 소자의 에스.오.지막 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1층간 절연막 2 : 도전층 패턴
3 : 제2층간 절연막 4 : SOG
본 발명은 반도체 소자의 에스.오.지(SOG)막 형성방법에 관한 것으로, 특히 에스.오.지(Spin-On-Glass : SOG)막에 GeF3이온을 주입하므로써 SOG막의 질이 개선될 수 있도록 한 반도체 소자의 에스.오.지막 형성방법에 관한 것이다.
일반적으로 에스.오.지(이하, SOG라 칭함)는 점도가 크기 때문에 도포후 평탄도가 우수하며 갈라짐(Crack)에 대한 내성이 크다는 장점이 있다. SOG는 주로 회전(Spin) 도포 방법에 의해 도포되며, 도포후에 경화(Bake) 및 소성(Curing) 공정을 거치면 고체화되기 때문에 절연막으로서의 역할을 하기도 한다. 그래서 반도체 소자의 제조 공정에서 SOG막은 비교적 단차가 큰 금속층간의 절연 및 평탄화를 목적으로 사용한다. 그러면 종래 반도체 소자의 SOG막 형성방법을 설명하면 다음과 같다.
종래의 SOG막은 SOG를 도포하고 500℃ 이하의 저온에서 소성시켜 도포된 SOG내에 함유된 솔벤트 및 유기물을 제거한 후 경화시키므로써 형성된다. 그런데 상기 소성시 상기 솔벤트 및 유기물들이 완전히 제거되지 않기 때문에 SOG막내에는 잔류 솔벤트 및 유기물이 존재한다. 이와 같이 형성된 SOG막은 다음과 같은 단점을 갖는다.
첫째, 밀도가 낮고, 그 구조가 치밀하지 못하여 막 자체의 수분 흡수력이 크다. 그러므로 SOG막 상부에 형성되는 금속층 또는 보호막의 터짐이 유발되며, 콘택홀 하부의 금속층이 산하되어 금속배선의 자체 저항이 증가된다. 따라서 금속층간의 접속 불량 및 단선이 발생되어 소자의 신뢰성이 저하된다. 둘째, 잔류된 솔벤트 및 흡수된 수분은 식각시 균일도를 저하시키기 때문에 0.5㎛ 이하의 집적도를 갖는 반도체 소자의 제조에는 SOG막의 사용이 어려워진다. 셋째, 소자의 동작시 SOG막은 흡수한 수분을 방출한다. 방출된 수분은 게이트 산화막과 실리콘기판의 사이 또는 필드산화막과 실리콘기판 사이의 미결합된 실리콘 본드에 포획되어 트랜지스터의 핫 케리어(Hot carrier) 및 필드반전(Field inversion)을 일으키기 때문에 소자의 전기적 특성이 저하된다. 넷째, 상기 SOG막은 콘택홀 형성시 마스크로 이용된 감광막을 산소 플라즈마를 사용하여 제거하는 과정에서 콘택홀의 양측벽에 노출된 부분이 식각되어 콘택홀에서 금속의 층덮힘(Step Coverage)이 악화되고, 이로인해 금속층의 접촉 불량이 발생된다. 그리고 다섯째, 상기 SOG막은 약 1 내지 2 X 109dynes/C㎡ 정도의 인장 응력을 갖는다. 이는 플라즈마(Plasma) 화학 증착법에 의해 형성된 산화막의 인장 응력보다 약 10배 정도 높기 때문에 소자의 특성을 열화시키는 요인으로 작용한다.
근래에 들어 이러한 SOG막의 질을 개선하기 위하여 SOG막 형성후 산소 플라즈마를 이용하여 처리하는 방법이 제안되었다. 그런데 상기 플라즈마 처리에 의해 SOG막의 표면에 존재하는 수분 및 탄소 성분은 제거되지만, 탄소가 제거된 자리 즉, 공공(vacancy)에 다시 수분이 흡수되어 SOG막의 유전율이 증가되는 문제점이 발생한다.
따라서 본 발명은 SOG막에 GeF3이온을 주입하므로써 밀도를 증가시키고 수분 흡수율을 감소시킬 수 있는 반도체 소자의 SOG막 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 에스.오.지막 형성방법은 소자 제조 공정을 거쳐 제1층간 절연막상에 도전층 패턴을 형성하고 전체 구조 상부에 제2층간 절연막을 형성한 후 상기 제2층간 절연막상에 SOG막을 형성하는 단계와, 상기 SOG막을 경화시킨 후 상기 SOG막의 구조를 조밀하게 하고 잔류된 수분 및 유기물을 제거하기 위해 제2소성 공정을 실시하는 단계와, 상기 SOG막 내에 GeF3이온을 50 내지 300KeV의 에너지를 사용하여 1.0×1014내지 1.0×1016이온/C㎡의 양으로 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1c도는 본 발명에 따른 반도체 소자의 에스.오.지막 형성방법을 설명하기 위한 소자의 단면도이다.
제1a도에 도시된 바와 같이, 소정의 소자 제조공정을 거치면서 형성된 제1층간 절연막(1)상에 도전층 패턴(2)이 형성된 상태에서, 전체 상부면에 제2층간 절연막(3)을 형성하고 SOG(4)를 도포한다.
제1b도에 도시된 바와 같이, 50 내지 400℃의 온도에서 1 내지 9분 동안 제1소성 공정을 실시하여 SOG(4)내에 함유된 솔벤트 성분을 휘발시킨다.
제1c도에 도시된 바와 같이, SOG(4)를 경화시킨 후 경화된 SOG(4)의 구조를 조밀하게 하며, 잔류된 수분 및 유기물을 제거하기 위해 350 내지 500℃의 저온에서 10 내지 90분 동안 제2소성 공정을 실시한다. 이후, SOG(4)내에 GeF3이온을 주입한다. 이때 주입되는 GeF3이온의 량은 1.0×1014내지 1.0×1016이온/C㎡ 정도이며, 사용되는 이온 주입 에너지는 50 내지 300KeV 정도이다.
본 발명의 특징은 SOG막의 질을 개선하기 위하여 SOG내에 GeF3이온을 주입하는 것이다. GeF3이온은 SOG내에 존재하는 탄소-수소 결합을 끊고 수소 및 산화탄소(COX)를 외부로 방출시키며 SOG막의 밀도를 증가시키고 높은 인장 응력을 6×108dynes/C㎡ 이하의 압축 응력으로 변환시킨다. 또한, GeF3이온이 주입된 SOG막은 수분 흡수율이 낮고, 막내에 잔류되는 수분이 적기 때문에 고진공상태에서 금속 증착시 콘택홀 측벽의 SOG막으로부터 방출되는 수분으로 인한 금속의 층덮힘 악화 및 단선이 방지된다.
또한, SOG(4) 내에 주입되는 GeF3이온의 분자량은 149 정도로 무겁다. 그러므로 게르마늄(Ge) 또는 불소(F)와 같은 단원자 이온을 주입하여 얻을 수 있는 이온 주입 깊이를 얻기 위해서는 더 높은 에너지를 사용할 수 있다. 이에 따라 SOG막내에 주입되는 총 에너지를 높게 조절할 수 있기 때문에, 이온 주입 에너지에 의한 저온 소성 효과를 단원자 이온을 주입한 경우보다 극대화시킬 수 있다. 그리고 고 에너지를 사용하여 빔 전류를 극대화시키므로써 생산성을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 SOG막에 GeF3이온을 주입하여 밀도를 증가시키고 수분 흡수율을 감소시키므로써 막의 질이 개선되어 소자의 신뢰성이 향상될 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 반도체 소자의 에스.오.지막 형성방법에 있어서, 소자 제조 공정을 거쳐 제1층간 절연막상에 도전층 패턴을 형성하고 전체 구조 상부에 제2층간 절연막을 형성한 후 상기 제2층간 절연막상에 SOG막을 형성하는 단계와, 상기 SOG막 내에 함유된 솔벤트 성분을 휘발시키기 위하여 제1소성 공정을 실시하는 단계와, 상기 SOG막을 경화시킨 후 상기 SOG막의 구조를 조밀하게 하고 잔류된 수분 및 유기물을 제거하기 위해 제2소성 공정을 실시하는 단계와, 상기 SOG막 내에 GeF3이온을 50 내지 300KeV의 에너지를 사용하여 1.0×1014내지 1.0×1016이온/C㎡의 양으로 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 에스.오.지막 형성방법.
  2. 제1항에 있어서, 상기 제1소성 공정은 50 내지 400℃의 온도 분위기에서 1 내지 9분 동안 실시하는 것을 특징으로 하는 반도체 소자의 에스.오.지막 형성방법.
  3. 제1항에 있어서, 상기 제2소성 공정은 350 내지 500℃의 온도 분위기에서 10 내지 90분 동안 실시하는 것을 특징으로 하는 반도체 소자의 에스.오.지막 형성방법.
KR1019950029990A 1995-09-14 1995-09-14 반도체 소자의 에스.오.지막 형성방법 KR0172529B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950029990A KR0172529B1 (ko) 1995-09-14 1995-09-14 반도체 소자의 에스.오.지막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950029990A KR0172529B1 (ko) 1995-09-14 1995-09-14 반도체 소자의 에스.오.지막 형성방법

Publications (2)

Publication Number Publication Date
KR970018203A KR970018203A (ko) 1997-04-30
KR0172529B1 true KR0172529B1 (ko) 1999-03-30

Family

ID=19426777

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950029990A KR0172529B1 (ko) 1995-09-14 1995-09-14 반도체 소자의 에스.오.지막 형성방법

Country Status (1)

Country Link
KR (1) KR0172529B1 (ko)

Also Published As

Publication number Publication date
KR970018203A (ko) 1997-04-30

Similar Documents

Publication Publication Date Title
KR100437248B1 (ko) 전자빔조사를이용한스핀-온-글래스피막경화방법
KR100773305B1 (ko) 전자빔 방사를 이용하여 스핀-온 유전막을 경화하는 방법
US5861345A (en) In-situ pre-PECVD oxide deposition process for treating SOG
US5616519A (en) Non-etch back SOG process for hot aluminum metallizations
US5366850A (en) Submicron planarization process with passivation on metal line
US6432843B1 (en) Methods of manufacturing integrated circuit devices in which a spin on glass insulation layer is dissolved so as to recess the spin on glass insulation layer from the upper surface of a pattern
US6184123B1 (en) Method to prevent delamination of spin-on-glass and plasma nitride layers using ion implantation
KR0172529B1 (ko) 반도체 소자의 에스.오.지막 형성방법
JP2003068845A (ja) 半導体装置およびその製造方法
KR100593673B1 (ko) 반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법
KR100200297B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100226253B1 (ko) 반도체 소자의 금속 배선 형성방법
US5872066A (en) Method of forming inter-metal dielectric layer for WVIA process
KR0172539B1 (ko) 반도체 소자의 에스.오.지막 형성방법
KR100312986B1 (ko) 반도체소자의층간절연막평탄화방법
KR20000044890A (ko) 반도체 소자의 플로우-필 박막을 이용한 층간 절연막형성 방법
KR0172739B1 (ko) 반도체 소자의 스핀-온-글래스막 제조방법
KR19980035332A (ko) 반도체 소자의 에스.오.지막 형성방법
KR100257151B1 (ko) 반도체 소자의 다중 금속 배선의 층간 절연막 형성방법
KR0172264B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR19990009557A (ko) 배선 형성 방법
KR100199344B1 (ko) 반도체 소자의 제조방법
KR20030050694A (ko) 반도체소자의 제조방법
KR20000010134A (ko) 반도체 장치의 제조 방법
KR100297105B1 (ko) 반도체 소자의 층간 절연막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee