JPH10173050A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10173050A JPH10173050A JP33194096A JP33194096A JPH10173050A JP H10173050 A JPH10173050 A JP H10173050A JP 33194096 A JP33194096 A JP 33194096A JP 33194096 A JP33194096 A JP 33194096A JP H10173050 A JPH10173050 A JP H10173050A
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Abstract
(57)【要約】
【課題】 絶縁体の誘電率を低減すると同時に、当該絶
縁体の吸湿性の増加を引き起こさない半導体装置を得
る。 【解決手段】 この半導体装置は、半導体基板１上に形
成されたシリコン酸化膜２と、その上に形成された下層
配線３と、下層配線３を覆うように形成され、その内部
に複数のボイド８を有する層間絶縁膜７と、層間絶縁膜
７を貫通し下層配線３表面に開口する接続孔６を介し
て、層間絶縁膜７上に形成された上層配線５とを備えて
いるので、比誘電率の値の低いボイド８が形成されるこ
とにより、層間絶縁膜７の誘電率を全体として低くする
ことができ、そのため、信号遅延を抑制することがで
き、しかも、注入エネルギーの調節により、層間絶縁膜
７の表面近傍におけるボイド８の形成を防止することが
できるので、吸湿性の増加を防止でき、かつ、表面の平
坦性をも確保できる。
縁体の吸湿性の増加を引き起こさない半導体装置を得
る。 【解決手段】 この半導体装置は、半導体基板１上に形
成されたシリコン酸化膜２と、その上に形成された下層
配線３と、下層配線３を覆うように形成され、その内部
に複数のボイド８を有する層間絶縁膜７と、層間絶縁膜
７を貫通し下層配線３表面に開口する接続孔６を介し
て、層間絶縁膜７上に形成された上層配線５とを備えて
いるので、比誘電率の値の低いボイド８が形成されるこ
とにより、層間絶縁膜７の誘電率を全体として低くする
ことができ、そのため、信号遅延を抑制することがで
き、しかも、注入エネルギーの調節により、層間絶縁膜
７の表面近傍におけるボイド８の形成を防止することが
できるので、吸湿性の増加を防止でき、かつ、表面の平
坦性をも確保できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するものであり、より特定的には、半
導体基板上に形成された絶縁体の構造とその形成方法に
関するものである。
その製造方法に関するものであり、より特定的には、半
導体基板上に形成された絶縁体の構造とその形成方法に
関するものである。
【０００２】
【従来の技術】半導体デバイスにおける微細加工技術の
発展にはめざましいものがあり、近年においては、０．
３５μｍ以下の超微細加工を可能にしている。このよう
な半導体デバイスの微細化に伴い、デバイス性能を左右
する新たな問題点として、配線間容量の増加に起因した
信号遅延が持ち上がってきている。
発展にはめざましいものがあり、近年においては、０．
３５μｍ以下の超微細加工を可能にしている。このよう
な半導体デバイスの微細化に伴い、デバイス性能を左右
する新たな問題点として、配線間容量の増加に起因した
信号遅延が持ち上がってきている。
【０００３】この問題を解決するため、配線間の絶縁膜
として、低い比誘電率を有する絶縁材料の適用が盛んに
検討されている。
として、低い比誘電率を有する絶縁材料の適用が盛んに
検討されている。
【０００４】以下に、低い比誘電率材料からなる絶縁膜
を用いた、従来の半導体装置の一例を、図４及び図５に
基づいて説明する。図４は従来の半導体装置の構造を示
す要部断面図であり、図４において、１は、例えばシリ
コン基板からなる半導体基板本体と、その上に形成され
た半導体素子とを有する半導体基板であり、２は半導体
基板１上に形成されたシリコン酸化膜であり、３はシリ
コン酸化膜２上に形成された、例えばアルミ膜からなる
下層配線である。
を用いた、従来の半導体装置の一例を、図４及び図５に
基づいて説明する。図４は従来の半導体装置の構造を示
す要部断面図であり、図４において、１は、例えばシリ
コン基板からなる半導体基板本体と、その上に形成され
た半導体素子とを有する半導体基板であり、２は半導体
基板１上に形成されたシリコン酸化膜であり、３はシリ
コン酸化膜２上に形成された、例えばアルミ膜からなる
下層配線である。
【０００５】４は下層配線３を覆うように形成された、
例えば比誘電率が３．２〜３．９であるシリコンフッ化
酸化膜（ＳｉＯＦ膜）からなる、低誘電率層間膜であ
る。
例えば比誘電率が３．２〜３．９であるシリコンフッ化
酸化膜（ＳｉＯＦ膜）からなる、低誘電率層間膜であ
る。
【０００６】５は低誘電率層間膜４上に形成された、例
えばアルミ膜からなる上層配線であり、低誘電率層間膜
４を貫通し下層配線３表面に開口する接続孔６を介し
て、下層配線３に電気的に接続されている。
えばアルミ膜からなる上層配線であり、低誘電率層間膜
４を貫通し下層配線３表面に開口する接続孔６を介し
て、下層配線３に電気的に接続されている。
【０００７】つぎに、このように構成された従来の半導
体装置の製造方法について図５を用いて説明する。図５
は従来の半導体装置の製造方法を工程順に示した要部断
面図である。
体装置の製造方法について図５を用いて説明する。図５
は従来の半導体装置の製造方法を工程順に示した要部断
面図である。
【０００８】まず、図５（ａ）に示されるように、例え
ばシリコン基板からなる半導体基板本体と、その上に形
成された半導体素子とを有する半導体基板１上のシリコ
ン酸化膜２上に、例えば、スパッタ法を用いて、アルミ
膜からなる導電膜３ａを形成する。
ばシリコン基板からなる半導体基板本体と、その上に形
成された半導体素子とを有する半導体基板１上のシリコ
ン酸化膜２上に、例えば、スパッタ法を用いて、アルミ
膜からなる導電膜３ａを形成する。
【０００９】次に、図５（ｂ）に示すように、例えばリ
ソグラフィー及び反応性イオンエッチングにより、上記
導電膜３ａを所望の形状にパターニングし、下層配線３
を形成する。
ソグラフィー及び反応性イオンエッチングにより、上記
導電膜３ａを所望の形状にパターニングし、下層配線３
を形成する。
【００１０】次に、図５（ｃ）に示すように、下層配線
３を覆うように、上記半導体基板１上に、例えば、ＥＣ
Ｒ（電子スピン共鳴：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔ
ｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマＣＶＤ（化学気
相成長：ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法を用いて、ＳｉＦ4とＯ2を原料ガスとして、
ＳｉＯＦ膜（シリコンフッ化酸化膜）からなる、低誘電
率層間膜４を形成する。
３を覆うように、上記半導体基板１上に、例えば、ＥＣ
Ｒ（電子スピン共鳴：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔ
ｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマＣＶＤ（化学気
相成長：ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法を用いて、ＳｉＦ4とＯ2を原料ガスとして、
ＳｉＯＦ膜（シリコンフッ化酸化膜）からなる、低誘電
率層間膜４を形成する。
【００１１】ここで、形成されたＳｉＯＦ膜４は、その
膜中にフッ素を含有しているので、多孔質の構造を有
し、かつ、層間絶縁膜として一般的な材料であるシリコ
ン酸化膜の比誘電率よりも低い値、具体的には、３．２
〜３．９の比誘電率を有することとなる。
膜中にフッ素を含有しているので、多孔質の構造を有
し、かつ、層間絶縁膜として一般的な材料であるシリコ
ン酸化膜の比誘電率よりも低い値、具体的には、３．２
〜３．９の比誘電率を有することとなる。
【００１２】尚、ＳｉＯＦ膜４の形成に用いる原料ガス
としては、上記ガス系の代わりに、Ｃ2Ｆ6、ＴＥＯＳ
（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）、Ｈｅ及びＯ
2を用いても良い。
としては、上記ガス系の代わりに、Ｃ2Ｆ6、ＴＥＯＳ
（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）、Ｈｅ及びＯ
2を用いても良い。
【００１３】次に、図５（ｄ）に示すように、写真製版
技術を用い、所望の位置に低誘電率層間膜４を貫通する
ように形成された、下層配線３表面に開口する接続孔６
を形成する。
技術を用い、所望の位置に低誘電率層間膜４を貫通する
ように形成された、下層配線３表面に開口する接続孔６
を形成する。
【００１４】その後、この接続孔６の内部を含む半導体
基板１上の全面に、アルミ膜からなる導電膜を形成し、
通常の写真製版技術を用い、この金属膜を所望の形状に
パターニングして、下層配線３に電気的に接続される上
層配線５を形成し、図４に示す半導体装置を得る。
基板１上の全面に、アルミ膜からなる導電膜を形成し、
通常の写真製版技術を用い、この金属膜を所望の形状に
パターニングして、下層配線３に電気的に接続される上
層配線５を形成し、図４に示す半導体装置を得る。
【００１５】尚、アルミ配線を４層、５層といった多数
層有する半導体装置も従来から存在するが、上記におい
ては、簡単のため、アルミ配線が２層の場合を従来例と
して示した。
層有する半導体装置も従来から存在するが、上記におい
ては、簡単のため、アルミ配線が２層の場合を従来例と
して示した。
【００１６】
【発明が解決しようとする課題】しかるに、このような
半導体装置においては、低誘電率層間膜であるＳｉＯＦ
膜４がフッ素を含有しているため、誘電率は低いが、同
時に、多孔質形状を示すことにより吸湿性が増大すると
言った問題があった。
半導体装置においては、低誘電率層間膜であるＳｉＯＦ
膜４がフッ素を含有しているため、誘電率は低いが、同
時に、多孔質形状を示すことにより吸湿性が増大すると
言った問題があった。
【００１７】この発明は上記した点に鑑みてなされたも
のであり、絶縁体の誘電率を低減すると同時に、当該絶
縁体の吸湿性の増加を引き起こさない半導体装置を得る
ことを目的とするものである。
のであり、絶縁体の誘電率を低減すると同時に、当該絶
縁体の吸湿性の増加を引き起こさない半導体装置を得る
ことを目的とするものである。
【００１８】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上に形成された導電体と、上記導電体
を覆い、表面が緻密な構造を有するとともに内部に複数
のボイドを有する絶縁体とを備えたものである。
置は、半導体基板上に形成された導電体と、上記導電体
を覆い、表面が緻密な構造を有するとともに内部に複数
のボイドを有する絶縁体とを備えたものである。
【００１９】又、上記絶縁体はフッ素を含有しないこと
を特徴とするものである。
を特徴とするものである。
【００２０】又、上記複数のボイドが絶縁体内部に広く
分布することを特徴とするものである。
分布することを特徴とするものである。
【００２１】この発明に係る半導体装置の製造方法は、
半導体基板上に導電体を覆う絶縁体を形成する工程と、
上記絶縁体に不活性ガスイオンを注入する工程と、上記
絶縁体を熱処理する工程とを含むものである。
半導体基板上に導電体を覆う絶縁体を形成する工程と、
上記絶縁体に不活性ガスイオンを注入する工程と、上記
絶縁体を熱処理する工程とを含むものである。
【００２２】又、上記絶縁体に不活性ガスイオンを注入
する工程は、異なる注入エネルギーを用いて、上記絶縁
体に不活性ガスイオンを複数回注入することを特徴とす
るものである。
する工程は、異なる注入エネルギーを用いて、上記絶縁
体に不活性ガスイオンを複数回注入することを特徴とす
るものである。
【００２３】
実施の形態１．以下に、この発明の実施の形態１につい
て図１及び図２に基づいて説明する。図１はこの発明の
実施の形態１における半導体装置の構造を示す要部断面
図であり、図１において、１は、例えばシリコン基板か
らなる半導体基板本体と、その上に形成された半導体素
子とを有する半導体基板、２は半導体基板１上に形成さ
れたシリコン酸化膜、３はシリコン酸化膜２上に形成さ
れた、例えばアルミ膜からなる下層配線である。
て図１及び図２に基づいて説明する。図１はこの発明の
実施の形態１における半導体装置の構造を示す要部断面
図であり、図１において、１は、例えばシリコン基板か
らなる半導体基板本体と、その上に形成された半導体素
子とを有する半導体基板、２は半導体基板１上に形成さ
れたシリコン酸化膜、３はシリコン酸化膜２上に形成さ
れた、例えばアルミ膜からなる下層配線である。
【００２４】７は下層配線３を覆うように形成された、
その表面が緻密な構造をとる一方、内部には複数のボイ
ド８を有する層間絶縁膜であり、本実施の形態１におい
ては、例えば、ＴＥＯＳ酸化膜、ＳＯＧ（Ｓｐｉｎ ｏ
ｎ Ｇｌａｓｓ）等のシリコン酸化膜を用いている。
その表面が緻密な構造をとる一方、内部には複数のボイ
ド８を有する層間絶縁膜であり、本実施の形態１におい
ては、例えば、ＴＥＯＳ酸化膜、ＳＯＧ（Ｓｐｉｎ ｏ
ｎ Ｇｌａｓｓ）等のシリコン酸化膜を用いている。
【００２５】ここで、ボイド８は、その形成条件によっ
て異なるが、直径０．０１〜０．１μｍ程度の大きさを
有するものであり、当該ボイド８の内部は、形成時に注
入される不活性ガス（例えば、アルゴンなど）、形成に
用いる熱処理雰囲気中のガス（例えば、窒素など）、又
は真空のいずれかであると考えられる。しかし、そのい
ずれにしても、当該ボイド８の比誘電率はほぼ１であ
る。
て異なるが、直径０．０１〜０．１μｍ程度の大きさを
有するものであり、当該ボイド８の内部は、形成時に注
入される不活性ガス（例えば、アルゴンなど）、形成に
用いる熱処理雰囲気中のガス（例えば、窒素など）、又
は真空のいずれかであると考えられる。しかし、そのい
ずれにしても、当該ボイド８の比誘電率はほぼ１であ
る。
【００２６】５は層間絶縁膜７上に形成された、例えば
アルミ膜からなる上層配線であり、層間絶縁膜７を貫通
し下層配線３表面に開口する接続孔６を介して、下層配
線３に電気的に接続されている。
アルミ膜からなる上層配線であり、層間絶縁膜７を貫通
し下層配線３表面に開口する接続孔６を介して、下層配
線３に電気的に接続されている。
【００２７】つぎに、このように構成された半導体装置
の製造方法について図２を用いて説明する。図２は本実
施の形態１における半導体装置の製造方法を工程順に示
した要部断面図である。
の製造方法について図２を用いて説明する。図２は本実
施の形態１における半導体装置の製造方法を工程順に示
した要部断面図である。
【００２８】まず、図２（ａ）に示されるように、例え
ばシリコン基板からなる半導体基板本体と、その上に形
成された半導体素子とを有する半導体基板１上のシリコ
ン酸化膜２上に、例えば、スパッタ法を用いて、アルミ
膜からなる導電膜３ａを形成する。
ばシリコン基板からなる半導体基板本体と、その上に形
成された半導体素子とを有する半導体基板１上のシリコ
ン酸化膜２上に、例えば、スパッタ法を用いて、アルミ
膜からなる導電膜３ａを形成する。
【００２９】次に、図２（ｂ）に示すように、例えばリ
ソグラフィー及び反応性イオンエッチングにより、上記
導電膜３ａを所望の形状にパターニングし、下層配線３
を形成する。
ソグラフィー及び反応性イオンエッチングにより、上記
導電膜３ａを所望の形状にパターニングし、下層配線３
を形成する。
【００３０】次に、図２（ｃ）に示すように、下層配線
３を覆うように、上記半導体基板１上に、例えば、約
０．６μｍの膜厚となるように、ＣＶＤ法を用いてＴＥ
ＯＳ酸化膜からなる層間絶縁膜７を形成する。尚、ここ
で、上記ＴＥＯＳ酸化膜の代わりに、ＳＯＧ等のシリコ
ン酸化膜を形成し、層間絶縁膜７としても良い。
３を覆うように、上記半導体基板１上に、例えば、約
０．６μｍの膜厚となるように、ＣＶＤ法を用いてＴＥ
ＯＳ酸化膜からなる層間絶縁膜７を形成する。尚、ここ
で、上記ＴＥＯＳ酸化膜の代わりに、ＳＯＧ等のシリコ
ン酸化膜を形成し、層間絶縁膜７としても良い。
【００３１】次に、図２（ｄ）に示すように、層間絶縁
膜７に不活性ガスイオン９を注入する。
膜７に不活性ガスイオン９を注入する。
【００３２】具体的には、例えば、アルゴンをドーズ量
として５×１０16ｃｍ-2だけ注入する。又、注入エネル
ギーは、下層配線３にアルゴンイオンが注入されないよ
うにするために、約３００ｋｅＶ（飛程：Ｒｐ＝０．２
９５μｍ、ΔＲｐ＝０．０６７μｍ）以下とすることと
し、かつ、層間絶縁膜７の表面近傍にボイド８が形成さ
れないようにするために、約１００ｋｅＶ（飛程：Ｒｐ
＝０．０８２μｍ、ΔＲｐ＝０．０２８μｍ）以上とす
る。
として５×１０16ｃｍ-2だけ注入する。又、注入エネル
ギーは、下層配線３にアルゴンイオンが注入されないよ
うにするために、約３００ｋｅＶ（飛程：Ｒｐ＝０．２
９５μｍ、ΔＲｐ＝０．０６７μｍ）以下とすることと
し、かつ、層間絶縁膜７の表面近傍にボイド８が形成さ
れないようにするために、約１００ｋｅＶ（飛程：Ｒｐ
＝０．０８２μｍ、ΔＲｐ＝０．０２８μｍ）以上とす
る。
【００３３】ここで、層間絶縁膜７の表面近傍にボイド
８が形成されないようにしているのは、ボイド８が表面
近傍に形成された場合、吸湿性が高くなる可能性があ
り、しかも、層間絶縁膜７表面の平坦性が劣化するから
である。
８が形成されないようにしているのは、ボイド８が表面
近傍に形成された場合、吸湿性が高くなる可能性があ
り、しかも、層間絶縁膜７表面の平坦性が劣化するから
である。
【００３４】尚、注入エネルギーの値は、上記のよう
に、一定の幅の中から、任意に選択することが可能であ
り、ボイド８を層間絶縁膜７表面からどれだけの深さに
形成したいかにより自由に選択できる。すなわち、注入
イオン密度が最大となる飛程付近にボイド８が形成され
るので、それに応じて、層間絶縁膜７の膜厚等を考慮し
て注入エネルギーを選択する。ここで、本不活性ガスイ
オンの注入工程においては、未だ、ボイドは形成されて
いない。
に、一定の幅の中から、任意に選択することが可能であ
り、ボイド８を層間絶縁膜７表面からどれだけの深さに
形成したいかにより自由に選択できる。すなわち、注入
イオン密度が最大となる飛程付近にボイド８が形成され
るので、それに応じて、層間絶縁膜７の膜厚等を考慮し
て注入エネルギーを選択する。ここで、本不活性ガスイ
オンの注入工程においては、未だ、ボイドは形成されて
いない。
【００３５】次に、図２（ｅ）に示すように、イオン注
入後、例えば、４００℃で、３０分間、窒素雰囲気にお
いて、層間絶縁膜７の熱処理を行う。この熱処理によ
り、層間絶縁膜７中に溶存しきれなくなったアルゴンが
集まることにより、ボイド８が形成される。
入後、例えば、４００℃で、３０分間、窒素雰囲気にお
いて、層間絶縁膜７の熱処理を行う。この熱処理によ
り、層間絶縁膜７中に溶存しきれなくなったアルゴンが
集まることにより、ボイド８が形成される。
【００３６】次に、図２（ｆ）に示すように、写真製版
技術を用い、所望の位置に層間絶縁膜７を貫通するよう
に形成された、下層配線３表面に開口する接続孔６を形
成する。
技術を用い、所望の位置に層間絶縁膜７を貫通するよう
に形成された、下層配線３表面に開口する接続孔６を形
成する。
【００３７】その後、この接続孔６の内部を含む半導体
基板１上の全面に、アルミ膜からなる導電膜を形成し、
通常の写真製版技術を用い、この金属膜を所望の形状に
パターニングして、下層配線３に電気的に接続される上
層配線５を形成し、図１に示す半導体装置を得る。
基板１上の全面に、アルミ膜からなる導電膜を形成し、
通常の写真製版技術を用い、この金属膜を所望の形状に
パターニングして、下層配線３に電気的に接続される上
層配線５を形成し、図１に示す半導体装置を得る。
【００３８】本実施の形態１においては、不活性ガスイ
オン９が層間絶縁膜７中に注入され、熱処理されること
により、シリコン酸化膜からなる層間絶縁膜７中の固溶
度が低い上記不活性ガスが、層間絶縁膜７中に放出され
て集まりボイド８が形成される。
オン９が層間絶縁膜７中に注入され、熱処理されること
により、シリコン酸化膜からなる層間絶縁膜７中の固溶
度が低い上記不活性ガスが、層間絶縁膜７中に放出され
て集まりボイド８が形成される。
【００３９】ここで、ボイド８内部は、層間絶縁膜７中
に固溶しきれなくなったアルゴンなどの不活性ガス、熱
処理雰囲気中の窒素などのガス、又は真空のいずれであ
るかは、今のところ明らかではないが、いずれにしても
当該ボイド８の比誘電率はほぼ１であるので、比誘電率
の値の低いボイド８が形成されることにより、結果とし
て、層間絶縁膜７の誘電率を全体として低くすることが
できるという効果を有する。
に固溶しきれなくなったアルゴンなどの不活性ガス、熱
処理雰囲気中の窒素などのガス、又は真空のいずれであ
るかは、今のところ明らかではないが、いずれにしても
当該ボイド８の比誘電率はほぼ１であるので、比誘電率
の値の低いボイド８が形成されることにより、結果とし
て、層間絶縁膜７の誘電率を全体として低くすることが
できるという効果を有する。
【００４０】又、層間絶縁膜７にはフッ素が含まれてい
ないので、吸湿性を増加してしまうこともない。
ないので、吸湿性を増加してしまうこともない。
【００４１】又、注入エネルギーを調節することによっ
て、層間絶縁膜７の表面近傍にボイド８が形成されるこ
とを防止することができるので、外気と接する膜表面は
緻密な構造とすることができ、そのため、吸湿性を増加
してしまうこともなく、かつ、表面の平坦性を保つこと
も可能となる。
て、層間絶縁膜７の表面近傍にボイド８が形成されるこ
とを防止することができるので、外気と接する膜表面は
緻密な構造とすることができ、そのため、吸湿性を増加
してしまうこともなく、かつ、表面の平坦性を保つこと
も可能となる。
【００４２】又、本実施の形態１はあらゆる種類の半導
体装置に対して適用できるが、特に、高速動作が要求さ
れる論理回路素子、又はこれらを高集積化した論理回路
装置、より特定的には、０．２μｍ以下の設計ルールの
ロジックＬＳＩに適用することにより、所望の高速動作
が実現できるという効果を有する。
体装置に対して適用できるが、特に、高速動作が要求さ
れる論理回路素子、又はこれらを高集積化した論理回路
装置、より特定的には、０．２μｍ以下の設計ルールの
ロジックＬＳＩに適用することにより、所望の高速動作
が実現できるという効果を有する。
【００４３】尚、上記の場合においては、アルゴンを層
間絶縁膜７にイオン注入していたが、その他の不活性ガ
スイオン、例えばヘリウム、クリプトン等を注入しても
良く、この場合においても、上記の場合と同様の効果を
奏する。但し、ドーズ量、注入エネルギー等は、注入す
るイオンによりそれぞれ異なる値を用いる必要がある。
間絶縁膜７にイオン注入していたが、その他の不活性ガ
スイオン、例えばヘリウム、クリプトン等を注入しても
良く、この場合においても、上記の場合と同様の効果を
奏する。但し、ドーズ量、注入エネルギー等は、注入す
るイオンによりそれぞれ異なる値を用いる必要がある。
【００４４】実施の形態２．この発明の実施の形態２
は、上記した実施の形態１に対して、ボイドが層間絶縁
膜の内部に広く分布している点で相違するだけであり、
その他の点については上記した実施の形態１と同様であ
る。
は、上記した実施の形態１に対して、ボイドが層間絶縁
膜の内部に広く分布している点で相違するだけであり、
その他の点については上記した実施の形態１と同様であ
る。
【００４５】図３はこの発明の実施の形態２における半
導体装置の構造を示す要部断面図である。本半導体装置
は、上記実施の形態１の図１において示された半導体装
置の構造に対して、ボイド８が、層間絶縁膜７の内部に
広く分布している点について相違するものの、その他の
点については図１にて示した半導体装置と同様の構造を
備えたものである。
導体装置の構造を示す要部断面図である。本半導体装置
は、上記実施の形態１の図１において示された半導体装
置の構造に対して、ボイド８が、層間絶縁膜７の内部に
広く分布している点について相違するものの、その他の
点については図１にて示した半導体装置と同様の構造を
備えたものである。
【００４６】つぎに、このように構成された半導体装置
の製造方法について説明する。本実施の形態２における
半導体装置の製造方法は、上記実施の形態１における図
２（ｄ）において示された工程について異なる工程をと
るものの、その他の工程については、図２にて示した半
導体装置の製造方法と同様の工程を含むものである。
の製造方法について説明する。本実施の形態２における
半導体装置の製造方法は、上記実施の形態１における図
２（ｄ）において示された工程について異なる工程をと
るものの、その他の工程については、図２にて示した半
導体装置の製造方法と同様の工程を含むものである。
【００４７】具体的には、本実施の形態２においては、
図２（ｄ）にて示された１回のイオン注入工程に代わ
り、層間絶縁膜７に対して、注入エネルギーの異なる、
複数回の不活性ガスイオンの注入を行っている。
図２（ｄ）にて示された１回のイオン注入工程に代わ
り、層間絶縁膜７に対して、注入エネルギーの異なる、
複数回の不活性ガスイオンの注入を行っている。
【００４８】ここで、複数回のイオン注入のそれぞれに
おいて、注入イオンは不活性ガスイオンであればどのイ
オン種を用いても良く、各回においてそれぞれ異なる不
活性ガスイオンを用いても良い。又、このとき、結果的
にボイド８の形成される深さが異なるのであれば、異な
る不活性ガスイオンに対して、たまたま、同じ値の注入
エネルギーを用いることになってもかまわない。
おいて、注入イオンは不活性ガスイオンであればどのイ
オン種を用いても良く、各回においてそれぞれ異なる不
活性ガスイオンを用いても良い。又、このとき、結果的
にボイド８の形成される深さが異なるのであれば、異な
る不活性ガスイオンに対して、たまたま、同じ値の注入
エネルギーを用いることになってもかまわない。
【００４９】上記エネルギーの異なる複数回のイオン注
入により、熱処理工程後、層間絶縁膜７の内部にボイド
８が広く分布することになる。
入により、熱処理工程後、層間絶縁膜７の内部にボイド
８が広く分布することになる。
【００５０】本実施の形態２においても、実施の形態１
の場合と同様の効果を有する。さらに、本実施の形態２
においては、ボイド８の占める層間絶縁膜７中の体積率
が増加するため、層間絶縁膜７の誘電率を、全体とし
て、より低減することができるという効果を有する。
の場合と同様の効果を有する。さらに、本実施の形態２
においては、ボイド８の占める層間絶縁膜７中の体積率
が増加するため、層間絶縁膜７の誘電率を、全体とし
て、より低減することができるという効果を有する。
【００５１】又、本実施の形態２においても、あらゆる
種類の半導体装置に対して適用できるが、特に、高速動
作が要求される論理回路素子、又はこれらを高集積化し
た論理回路装置、より特定的には、０．２μｍ以下の設
計ルールのロジックＬＳＩに適用することにより、所望
の高速動作が実現できるという効果を有する。
種類の半導体装置に対して適用できるが、特に、高速動
作が要求される論理回路素子、又はこれらを高集積化し
た論理回路装置、より特定的には、０．２μｍ以下の設
計ルールのロジックＬＳＩに適用することにより、所望
の高速動作が実現できるという効果を有する。
【００５２】
【発明の効果】この発明に係る半導体装置は、半導体基
板上に形成された導電体と、上記導電体を覆い、表面が
緻密な構造を有するとともに内部に複数のボイドを有す
る絶縁体とを具備するので、絶縁体の誘電率を低減でき
るため信号遅延を抑制でき、しかも、絶縁体の吸湿性の
増加を引き起こさず、表面の平坦性を損なうこともない
という効果を有する。
板上に形成された導電体と、上記導電体を覆い、表面が
緻密な構造を有するとともに内部に複数のボイドを有す
る絶縁体とを具備するので、絶縁体の誘電率を低減でき
るため信号遅延を抑制でき、しかも、絶縁体の吸湿性の
増加を引き起こさず、表面の平坦性を損なうこともない
という効果を有する。
【００５３】また、上記絶縁体はフッ素を含有しないこ
とを特徴とするので、上記の場合に比べて、さらに、絶
縁体の吸湿性の増加を引き起こしにくいという効果を有
する。
とを特徴とするので、上記の場合に比べて、さらに、絶
縁体の吸湿性の増加を引き起こしにくいという効果を有
する。
【００５４】また、上記複数のボイドが絶縁体内部に広
く分布することをことを特徴とするので、上記の場合に
比べ、さらに、絶縁体の誘電率を低減することができる
という効果を有する。
く分布することをことを特徴とするので、上記の場合に
比べ、さらに、絶縁体の誘電率を低減することができる
という効果を有する。
【００５５】この発明に係る半導体装置の製造方法は、
半導体基板上に導電体を覆う絶縁体を形成する工程と、
上記絶縁体に不活性ガスイオンを注入する工程と、上記
絶縁体を熱処理する工程とを含むので、絶縁体の誘電率
を低減できるとともに、当該絶縁体の吸湿性の増加を引
き起こさない半導体装置を得ることができる。
半導体基板上に導電体を覆う絶縁体を形成する工程と、
上記絶縁体に不活性ガスイオンを注入する工程と、上記
絶縁体を熱処理する工程とを含むので、絶縁体の誘電率
を低減できるとともに、当該絶縁体の吸湿性の増加を引
き起こさない半導体装置を得ることができる。
【００５６】また、上記絶縁体に不活性ガスイオンを注
入する工程は、異なる注入エネルギーを用いて、上記絶
縁体に不活性ガスイオンを複数回注入することを特徴と
するので、上記の場合に比べ、さらに、絶縁体の誘電率
を低減することができ、しかも、当該絶縁体の吸湿性の
増加を引き起こさない半導体装置を得ることができる。
入する工程は、異なる注入エネルギーを用いて、上記絶
縁体に不活性ガスイオンを複数回注入することを特徴と
するので、上記の場合に比べ、さらに、絶縁体の誘電率
を低減することができ、しかも、当該絶縁体の吸湿性の
増加を引き起こさない半導体装置を得ることができる。
【図１】 この発明の実施の形態１における半導体装置
の構造を示す要部断面図である。
の構造を示す要部断面図である。
【図２】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図３】 この発明の実施の形態２における半導体装置
の構造を示す要部断面図である。
の構造を示す要部断面図である。
【図４】 従来の半導体装置の構造を示す要部断面図で
ある。
ある。
【図５】 従来の半導体装置の製造方法を工程順に示す
要部断面図である。
要部断面図である。
１ 半導体基板、 ３ 導電体、 ７
絶縁体、８ ボイド、 ９ 不活性ガス
イオン。
絶縁体、８ ボイド、 ９ 不活性ガス
イオン。
Claims (5)
- 【請求項１】 半導体基板上に形成された導電体と、 上記導電体を覆い、表面が緻密な構造を有するとともに
内部に複数のボイドを有する絶縁体とを備えた半導体装
置。 - 【請求項２】 絶縁体はフッ素を含有しないことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 複数のボイドは絶縁体内部に広く分布す
ることをことを特徴とする請求項１又は２記載の半導体
装置。 - 【請求項４】 半導体基板上に導電体を覆う絶縁体を形
成する工程と、 上記絶縁体に不活性ガスイオンを注入する工程と、 上記絶縁体を熱処理する工程とを含む半導体装置の製造
方法。 - 【請求項５】 絶縁体に不活性ガスイオンを注入する工
程は、異なる注入エネルギーを用いて、上記絶縁体に不
活性ガスイオンを複数回注入することを特徴とする請求
項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33194096A JP3623061B2 (ja) | 1996-12-12 | 1996-12-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33194096A JP3623061B2 (ja) | 1996-12-12 | 1996-12-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173050A true JPH10173050A (ja) | 1998-06-26 |
| JP3623061B2 JP3623061B2 (ja) | 2005-02-23 |
Family
ID=18249352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33194096A Expired - Fee Related JP3623061B2 (ja) | 1996-12-12 | 1996-12-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3623061B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428422C (zh) * | 2004-01-30 | 2008-10-22 | 国际商业机器公司 | 降低半导体器件中有效介电常数的器件和方法 |
| JP2011018760A (ja) * | 2009-07-08 | 2011-01-27 | Yamaha Corp | 半導体装置の製造方法 |
-
1996
- 1996-12-12 JP JP33194096A patent/JP3623061B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428422C (zh) * | 2004-01-30 | 2008-10-22 | 国际商业机器公司 | 降低半导体器件中有效介电常数的器件和方法 |
| JP2011018760A (ja) * | 2009-07-08 | 2011-01-27 | Yamaha Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3623061B2 (ja) | 2005-02-23 |
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