KR100311755B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

기판, 제 1 배선층, 제 1 산화막, 유전막, 제 1 질소층, 제 2 배선층, 비어홀 (via hole), 및 제 2 배선층을 포함하는 반도체 장치가 제공된다. 이 기판상에 제 1 배선층이 형성되며, 이 제 1 배선층상에 제 1 산화막이 형성된다. 유전막은 저유전상수를 가지며, 제 1 및 제 2 배선층의 사이에 배치된다. 제 1 질소층은 질소를 함유하며, 제 1 산화막에 형성된다. 비어홀은 이 유전막을 통하여 형성되며, 제 1 배선층과 제 2 배선층을 전기적으로 접속하기 위하여 제 1 배선층과 제 2 배선층의 사이에 형성된다. 제 2 질소층은 질소를 함유하며, 비어홀의 측벽상에 형성된다. 제 1 질소층 및 제 2 질소층은 반도체 장치의 여러 영역으로 습기가 확산하는 것을 방지하게 되므로, 배선층의 인접 배선간의 누설전류가 방지된다. 또한, 비어홀이 형성될 때, 이 비어홀에 개구가 형성되지 않을 가능성이 감소된다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조방법 및 반도체 장치에 관한 것이다. 특히, 본 발명은 다층 배선 구조를 가지며, 저유전상수를 가지는 막을 층간 절연막으로사용하는 반도체 장치에 관한 것이며, 또한, 이 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 LSI (Large Scale Integration)의 밀도가 증대되면, 이 반도체 장치의 다층 배선 구조의 밀도가 증대되게 된다. 고밀도의 배선 구조에서는, 동일한 층상에 서로 인접한 이 배선들 및 상이한 층상의 서로 인접한 배선들은 층간 절연막에 의하여 우수하게 절연되어져야 한다.
도 10은 다층 배선 구조를 갖는 반도체 장치의 단면도를 나타낸다. 이러한 장치는 일본 특허출원공개 제 8-107149 호 공보에 기재된 바 있다. 이 도면에서 나타난 바와 같이, 이 장치는 반도체 기판 (101) 및 이 반도체 기판 (101)상에 제공된 소자분리영역 (102)을 포함한다. 이 소자분리영역 (102)에 의하여 분리된 기판 (101)의 영역의 반도체 기판에 확산층영역 (103)이 형성된다.
이 반도체 기판 (101)의 이 확산층영역 (103)상에 금속 산화막 반도체 (MOS) 트랜지스터가 형성되며, 이 MOS 트랜지스터는 소오스 및 드레인 영역 (121), 게이트 산화막 (122), 게이트 전극 (123), 및 측벽 산화막 (124)을 포함한다. 이 소자분리 영역 (102) 및 이 확산층영역 (103)상에 걸쳐서 제 1 층간 절연막 (104)이 제공되며, 이 제 1 층간 절연막 (104)에 콘택 개구 (105)가 선택적으로 형성된다. 이 콘택 개구 (105)의 내벽들은 장벽금속 (106)과 나란하며, 이 콘택 개구 (105)는 제 1 층간 절연막 (104)의 상부표면으로 연장되는 텅스텐 (107)으로 채워진다.
다음으로, 이 콘택 개구 (105)의 적어도 상부쪽의 제 1 층간 절연막 (104)상에는 주로 알루미늄을 함유하고 있는 제 1 배선층 (108)이 형성된다. 이 제 1배선층 (108)상에 걸쳐서 CVD 공정에 의하여, 이 제 1 배선층 (108)의 상부표면 및 측면이 덮히도록 제 1 산화막이 형성된다. 또한, 이 제 1 배선층 (108) 측면상의 제 1 산화막 (109) 부분은 제 1 배선층 (108) 상부표면의 제 1 산화막 (109)의 부분보다 더 얇다. 예를들어, 이 상부표면상의 제 1 산화막 (109)의 부분이 100㎚인 깊이를 가지는 경우, 측면상의 제 1 산화막 (109)의 부분은 약 50㎚인 깊이를 갖는다.
또한, 저유전상수를 갖는 막으로서는 HSQ(hydrogen silsesquioxane) 층 (110)이 사용되며, 이 HSQ층은 제 1 산화막 (109)상에 걸쳐서 형성되며, 이 HSQ층 (110)의 상부표면상에는 제 2 산화막 (111)이 형성된다. 다음으로, 이 제 2 산화막 (111)의 상부표면은 평탄하게 된다. 이 제 1 배선층 (108) 측면상의 제 1 산화막 (109)의 부분은 상부표면상의 제 1 산화막 (109)에 비하여 얇기 때문에, 이 HSQ층 (110)(즉, 저유전상수를 갖는 막)이 이 제 1 배선층 (108)의 사이에 제공되는 공간이 증대된다. 따라서, 인접한 배선 사이의 공간이 감소될 수 있다. 또한, 저유전상수를 갖는 막으로 이 HSQ 층 (110)을 사용하는 대신에 파릴린 (parylene), BCB(benzocyclobutane) 층 또는 다른 물질이 사용될 수도 있다.
이 제 1 산화막 (109), HSQ 층 (110), 및 제 2 산화막 (111)에는 비어홀 (112)이 선택적으로 형성되며, 이 비어홀 (112)의 내벽은 제 2 산화막 (111)의 상부표면으로 연장되는 장벽금속 (113)과 나란하다. 다음으로, 이 비어홀 (112)은 텅스텐 (114)으로 채워진다. 이 비어홀 (112)의 적어도 상부영역쪽의 제 2 산화막 (111)상에는 알루미늄 합금을 포함하는 제 2 배선층 (115)이 형성된다. 이제 2 배선층 (115)상에는 깊이 1㎛의 플라즈마 SiON으로 구성된 커버막 (116)이 형성된다.
이하, 도 10에 나타낸 반도체 장치의 제조방법에 대하여 도 11a, 11b 및 12를 참조하여 설명한다. 도 11a에 나타낸 바와 같이, LOCOS법 및 다른 방법에 의하여, 반도체 기판상에 소자분리영역 (102)이 형성되며, 이 소자분리영역 (102)에 의하여 정의된 반도체 기판 (101)의 영역에 이온주입을 통하여 확산층영역 (103)이 형성된다. 이 확산층영역 (103)에 소오스 및 드레인 영역 (121)이 형성되며, MOS 트랜지스터의 게이트 산화막 (122), 게이트 전극 (123), 및 측벽 산화막 (124)이 이 확산층영역 (103)상에 형성된다.
이 소자분리영역 (102), 확산층영역 (103), 및 MOS 트랜지스터상에 걸쳐서 제 1 층간 절연막 (104)이 형성된다. 또한, 이 제 1 층간 절연막 (104)은 약 100㎚ 깊이의 산화막층 및 깊이가 약 700㎚이며 이 산화막층상에 형성되는 BPSG(Boron phospho silicate glass) 층을 포함한다. 이 MOS 트랜지스터의 소오스 및 드레인 영역 (121)상에 걸쳐서 콘택 개구 (105)가 선택적으로 형성되며, 이 콘택 개구 (105)의 내부표면상에 장벽금속 (106)이 형성된다. 다음으로, 이 콘택 개구 (105)가 CVD 공정에 의하여 텅스텐 (107)으로 채워지며, 알루미늄 합금을 포함하는 제 1 배선층 (108)이 패터닝 공정을 통하여 적어도 이 콘택 개구 (105)상에 걸쳐서 형성된다. 제 1 배선층 (108)의 깊이는 0.4㎛이며, 이 제 1 배선층 (108)의 인접 배선 사이의 간격은 약 0.3㎛이다.
도 11b에서 보는 바와 같이, 제 1 층간 절연막 (104) 및 제 1 배선층 (108)상에 걸쳐, 제 1 산화막 (109)이 형성되며, CVD 공정을 통하여 이 산화막 (108)상의 표면의 깊이가 약 50㎚가 되도록 된다. 스핀 코우팅 (spin coating)법에 의하여 그 평탄한 부위의 깊이가 약 400㎚가 되도록 HSQ 층 (110)이 형성된다. 즉, 이 배선층 (108)의 직접적인 상부가 아닌 이 HSQ 층 (110)의 부분에서의 깊이는 400㎚이다. 다음으로, 이 HSQ 층 (110)이 약 350℃의 온도에서 베이킹된다. 다음으로, 솔밴트 (solvent)로서 역할을 하는 이소메틸부틸 케톤 (isomethylbutyl ketone)과 같은 유기물 성분을 제거하기 위하여, 이 HSQ 층 (110)에 약 400℃의 열처리가 가해진다.
다음으로, 도 12에서 나타낸 바와 같이, 이 HSQ 층 (110)에 제 2 산화막 (111)이 형성되며, 약 2㎛의 깊이를 갖는다. 다음으로, 이 제 2 산화막 (111)은 CMP(chemical mechanical polishing) 공정 및 다른 공정들에 의하여 평탄하게 된다. 이 제 1 산화막 (109), HSQ 층 (110), 및 제 2 산화막 (111)을 통하여 비어홀 (112)이 선택적으로 형성되며, 이 비오홀 (112)의 내부표면상에 티타늄 니트라이드 (titanium nitride)를 함유하는 장벽금속 (113)이 형성된다. 다음으로, 이 비어홀 (112)이 블랭킷 (blanket) CVD 공정에 의하여 형성된 텅스텐 (114)으로 채워지며, 에치백 (etchback)공정이 수행된다. 다음으로, 알루미늄 합금을 함유하는 제 2 배선층 (115)이 패터닝 공정을 통하여 형성되며, 깊이 4㎛를 갖는다. 다음으로, 이 제 2 배선층 (115)상에 플라즈마 SiON을 함유하는 커버막 (116)을 약 1㎛의 깊이로 형성시킴으로써 반도체 장치가 완성된다.
이상에서 설명한 반도체 장치에 있어서, 제 1 배선층 (108)의 측벽상에 형성된 제 1 산화막 (109)은, 저유전상수를 갖는 HSQ 층 (110)에 의하여 얻어지는 효과를 향상시키기 위하여 얇게 만들어진다. 그러나, 이 제 1 산화막 (109)이 얇게 되면, 이 HSQ 층 (110)내의 습기가 이 제 1 산화막 (109)을 침투하게 된다. 그 결과, 이 습기는 제 1 배선층 (108)의 인접 배선들 사이에서 누설하는 전류를 증대시키게 된다. 또한, 이 습기는 이 배선층 (108)에 빈 공간을 생기게 하여 이 배선이 전자이동에 저항하는 능력을 감퇴시키게 된다. 이 제 1 배선층 (108)의 배선에서 전자이동이 생기게 되면, 이 배선내의 알루미늄 원자가 전자흐름에 영향을 받아 이동하게 되고, 이 배선내에 빈 공간이 형성된다. 그 결과, 이 배선의 저항이 증대되며, 회로의 속도가 감소된다. 이상에서의 문제점들은, 반도체 장치의 소형화가 증대되어 인접 배선 사이의 간격이 감소되는 경우에는 더욱 더 심해질 것이다. 이러한 문제점들이 악화되는 것은 인접 배선 사이의 간격이 감소되기 때문이다. 특히, 이러한 경우에는, 배선 사이에 증착될 수 있는 HSQ 층 (110)의 영역을 증대시키기 위하여서는, 배선의 측벽상에 있는 산화막 (109)은 더욱 얇아져야 한다.
또한, 일반적으로, 비어홀 (112)이 선택적으로 형성될 때, 포토레지스트 (도시되지 않음)가 마스크로서 사용되며, 나중에 박리된다. 다음으로, 산소 (O2)플라즈마를 사용한 에싱 (ashing) 공정 및 습식 (wetting) 공정이 행해진다. 그러나, 이 습식 공정이 행해질 때, 비어홀 (112)의 측벽에 노출될 HSQ 층 (110)의 부분으로 습기가 흡수된다. 스퍼터링 공정에 의하여 장벽금속 (113)이 형성되거나이 장벽금속이 형성된 후의 열 공정시에, 이 흡수된 습기는 비어홀 (112)로 흘러 들어가서, 이 비어홀 (112)내에 케비티를 형성한다. 그 결과, 이 비어홀 (112)의 크기 (즉 원주)가 감소되며, 이 비어홀 (112)내에 개구가 형성되지 못하게 될 수도 있다. 이 비어홀 (112)의 크기가 감소되므로 그 저항이 증가한다. 이 개구가 형성되지 않을 가능성은, 반도체 장치의 소형화를 위하여 이 비어홀 (112)의 직경이 감소될수록 급격하게 증가한다. 이 가능성이 증가하는 이유는, 비어홀 (112)의 직경이 감소할수록, 습기를 함유하는 HSQ 층 (110)의 측면영역 대 이 비어홀 (112)의 체적의 비가 증가하기 때문이다. 또한, 이 HSQ층 (110)은 인접 비어홀 (112)들간의 통로를 연결하기 때문에, 이 인접 비어홀 (112) 사이의 누설전류를 증대시킨다.
이러한 문제점을 극복하기 위하여, 비어홀의 측벽은 일본 특허공개공보 제 H3-209828 및 제 H8-139194 호에서 공지된 바와 같이, 산화막과 같은 비유기성 물질로 덮혀질 수 있다. 그러나, 이상의 기술에서는, 비어홀이 형성된 후에 이 비어홀에 산화물질로된 막의 절연막이 증착됨으로써, 완성된 비어홀의 유효직경이 초기에 의도한 비어홀의 직경보다 더 작아지게 된다. 그 결과, 이 비어홀의 저항이 증가하게 된다. 또한, 이 비어홀의 직경은 제어될 수 없으며, 따라서 이 비어홀의 저항은 고정되지 못한다. 이러한 비어홀의 저항을 감소시키고 이 비어홀의 바닥에서 노출된 레이어배선상의 자연적인 산화막을 제거하기 위한, 플라즈마 처리법이 일본 특허공개공보 제 8-046038 호에 개시되어 있다. 그러나, 이 플라즈마 처리법의 경우 이온 방출 (irradiation)에 의하여 야기된 결함을 감소시키위하여 확산형 플라즈마 소오스가 사용되는 경우에는, 반도체 장치의 제조비용이 상당히 증가하게 된다.
본 발명의 목적은 배선 사이의 간격이 감소되는 경우에 인접한 배선 사이의 누설전류가 증가하는 것을 방지하는 것이다.
본 발명의 다른 목적은 배선의 신뢰성을 감퇴시키지 않는 반도체 장치의 제조방법과 그 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 비어홀의 저항이 증대하는 것이 방지되고 이 비어홀의 개구가 발생되지 않을 확률이 감소되고, 이 비어홀에서의 전자이동에 대한 저항이 감퇴되는 것이 방지되는 반도체 장치의 제조방법 및 그 반도체 장치를 제공하는 것이다.
도 1 은 본 발명에 따른 반도체 장치의 제 1 실시예의 단면도.
도 2a 및 2b는 도 1에 나타낸 반도체 장치의 제조를 위한 단계의 제 1 세트의 단면도.
도 3a 및 3b는 도 1에 나타낸 반도체 장치의 제조 단계의 제 2 세트의 단면도.
도 4a 및 4b는 도 1에 나타낸 반도체 장치의 제조 단계의 제 3 세트의 단면도.
도 5 는 도 1에 나타낸 전자이동 (electromigration)으로 인한 배선의 수명, 인접 배선 사이의 누설전류, 및 인접 배선 사이의 용량을 분석한 그래프.
도 6 은 비어홀에 암모니아 플라즈마 처리가 가해진 상황 및 가해지지 않은 상황에서의 비어홀의 저항과의 관계의 비교, 이 비어홀에 개구가 형성되지 않을 확률, 및 이 비어홀의 전자이동에 대한 저항에 대한 그래프.
도 7a 및 7b는 반도체 장치의 제조 단계의 제 1 세트의 단면도.
도 8a 및 8b는 반도체 장치의 제조 단계의 제 2 세트의 단면도.
도 9a 및 9b는 반도체 장치의 제조 단계의 제 3 세트의 단면도.
도 10 은 반도체 장치의 단면도.
도 11a 및 11b는 도 10에 나타낸 반도체 장치의 제조 단계의 제 1 세트의 단면도.
도 12 는 도 10에 나타낸 반도체 장치의 제조 단계의 제 2 세트의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기판 2 : 소자분리영역
3 : 확산층영역 4 : 제 1 층간 영역
5 : 콘택 개구 6 : 장벽금속
7 : 텅스텐 8 : 제 1 배선층
9 : 제 1 산화막 10: HSQ 층
11: 제 2 산화막 12: 비어홀
13: 장벽금속 14: 텅스텐
15: 제 2 배선층 16: 비어홀
19a 및 19b: 질소를 함유하는 영역 22: 게이트 산화막
23: 게이트 전극 24: 측벽 산화막
이상의 목적과 다른 목적을 달성하기 위하여, 반도체 장치가 제공된다. 이 반도체 장치는, 기판; 제 1 배선층; 이 제 1 배선층상에 형성된 제 1 산화막; 이 제 1 산화막상에 형성된 저유전상수를 갖는 유전물질의 막; 이 제 1 산화막에 형성된 질소를 함유하는 제 1 질소층; 제 2 배선층으로서, 이 유전물질의 막이 이 제 2 배선층과 이 제 1 배선층과의 사이에 증착되고; 이 유전물질의 막에 형성되고, 제 1 배선층과 제 2 배선층의 사이에 증착되어 이 제 1 배선층과 이 제 2 배선층을 전기적으로 접속시키는 비어홀; 이 비어홀의 측벽상에 형성된 질소를 함유하는 제 2 질소층을 구비한다.
이상의 목적과 다른 목적을 달성하기 위하여, 반도체 장치의 제조방법이 제공된다. 이 방법은 다음의 단계, 즉:
(a) 기판상에 적어도 간접적으로 소정의 패턴에 따라서 제 1 배선층을 형성하는 단계;
(b) 이 제 1 배선층의 위에 제 1 산화막을 형성하는 단계;
(c) 이 제 1 산화막에 질소를 공급함으로써 이 제 1 산화막에 제 1 질소층을 형성하는 단계;
(d) 이 제 1 산화막의 위에 저유전상수를 갖는 유전물질의 막을 형성하는 단계;
(e) 제 2 배선층을 형성하는 단계로서, 이 유전물질의 막이 제 1 배선층과 제 2 배선층과의 사이에 배치되고;
(f) 이 제 1 배선층과 제 2 배선층을 연결하기 위하여 이 유전층에 비어홀을 형성하는 단계;
(g) 이 비어홀의 측벽에 질소를 공급함으로써 제 2 질소층을 형성하는 단계를 구비한다.
이상의 본 발명의 목적 및 장점은 첨부된 도면을 참조한 바람직한 실시예를 자세하게 설명함으로써 더욱 명백하게 될 것이다.
이하, 바람직한 실시예의 설명에서 특정한 구성, 수치, 및 공정을 개시한다.
그러나, 이 바람직한 실시예는 본 발명의 예시에 불과하므로, 아래에서 설명될 이러한 특정한 특성들은, 단지 이러한 실시예를 더 쉽게 설명하고 본 발명에 대한 전체적인 이해를 도모하기 위하여 사용되었을 뿐이다. 따라서, 본 기술분야에 전문적인 지식을 가진 사람이라면, 본 발명이 이하의 특정 실시예에 국한되지 않음을 인식할 것이다. 또한, 본 기술분야에 전문지식을 가진 사람에게 공지되어 있는, 본 발명에 있어서의 여러 구성, 수치, 및 공정에 대한 설명에 대하여서는 그 설명을 생략하기로 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도이다. 도면에 나타낸 바와 같이, 이 반도체 장치는 반도체 기판 및 이 반도체 기판 (1)상에 제공된 소자분리영역 (2)을 포함한다. 이 소자분리영역 (2)에 의하여 분리된 기판 (1) 영역의 반도체 기판에 확산층영역 (3)이 형성된다. 많은 다른 형태의 장치가 이 반도체 기판 (1)의 확산층영역 (3)상에 또는 위에 형성될 수 있다. 그러나, 예시적인 비한정적인 목적의 실시예로서, 확산층영역 (3)상에 MOS 트랜지스터가 형성된다. 이 MOS 트랜지스터는 소오스 및 드레인 영역 (21), 게이트 산화막 (22), 게이트 전극 (23), 및 측벽 산화막 (24)을 구비한다.
소자분리영역 (2) 및 확산층영역 (3)상에 약 800㎚인 깊이를 갖는 제 1 층간 절연막 (4)이 형성되며, 이 제 1 층간 절연막 (4)에 적어도 하나의 콘택 개구 (5)가 형성된다. 이 콘택 개구 (5)의 내벽은 장벽금속 (6)과 나란하며, 이 콘택 개구 (5)에는 제 1 층간 절연막 (4)의 상부표면에 연장되는 텅스텐 (7)으로 채워진다. 이 장벽금속 (6)은 약 30㎚ 깊이의 티타늄층 및 깊이가 약 100㎚이며 이 티타늄층의 상부상에 배치되는 타타늄 질소층을 구비한다.
다음으로, 소정의 패턴에 따라서 콘택 개구 (5)의 적어도 상측영역의 제 1층간 절연막 (4)상에 주로 알루미늄을 함유하는 제 1 배선층 (8)이 형성된다. 제 1 배선층 (8)의 인접 배선 사이의 간격은 약 0.3㎛이다. 플라즈마 CVD 공정에 의하여, 제 1 산화막 (9)이 이 제 1 배선층 (8)상에 걸쳐 형성되어, 이 제 1 배선층 (8)의 상부표면 및 측면표면이 덮히도록 된다. 이 CVD 공정시에, 부등방성 (anisotropi) 공정을 통하여 이산화실리콘 (SiO2)을 형성시킴으로써 이 산화막 (9)이 형성되면, 제 1 배선층 (8)의 측면표면상의 제 1 산화막 (9)의 부분이 제 1 배선층 (8)의 상부표면상의 제 1 산화막 (9)의 부분보다 더 얇게 된다. 예를들어, 상부표면상의 제 1 산화막 (9)의 부분의 깊이는 50㎚이고, 측면표면상의 제 1 산화막 (9)의 부분의 깊이는 25㎚이다.
산화막 (9)의 표면에서 약 20㎚인 깊이까지 질소를 도핑시킴으로써 이 제 1 산화막 (9)에 영역 (19a)이 형성된다. 또한, 이 영역 (19a)의 질소의 농도는 약 2×1021/㎝3이다. 이 산화막 (9)(즉 SiO2막 )이 질소로 도핑될 때, 실리콘 니트라이드 옥사이드 (SiON)막이 형성된다.
HSQ 층 (10)이 저유전상수를 갖는 막으로 사용되며, 이 제 1 산화막 (9)상에 걸쳐서 형성된다. 본 실시예에서, 이 HSQ 층 (10)의 유전상수는 약 3.0 이며, 3.5 이하의 어떤 수치일 수도 있다. 또한, 이 HSQ 층 (10)을 저유전상수를 갖는 층으로서 사용하는 대신에, 파릴린, SOG (spin-on-glass), 테프론, 폴리이미드, 또는 아몰퍼스 카아본과 같은 물질이 이러한 막으로 사용될 수도 있다. 이 HSQ 층 (10)의 상부표면상에 약 500㎚인 깊이를 갖는 제 2 산화막 (11)이 형성되며, 이제 2 산화막 (11)의 상부표면이 평탄하게 된다.
제 1 산화막 (9), HSQ 층 (10), 및 제 2 산화막 (11)에 비어홀 (12)이 선택적으로 형성된다. 이 비어홀 (12)(즉, 제 1 산화막, HSQ 층 (10), 및 제 2 산화막 (11))의 내벽에 다음으로, 질소를 함유하는 영역 (19b)이 형성된다. 이 영역 (19b)의 질소농도는 이 영역 (19b)의 표면과 이 표면의 약 15㎚ 깊이 아래와의 사이에서 약 1×1021/㎝3이다. 이 비어홀 (12)의 바닥표면과 내벽은 제 2 산화막 (11)의 상부표면으로 연장되는 장벽금속 (13)과 나란하다. 이 장벽층 (13)은 티타늄 질소를 구비할 수 있으며, 약 100㎚인 깊이일 수 있다. 다음으로, 이 비어홀 (12)에 텅스텐 (14)이 채워진다. 이 비어홀 (12)의 적어도 상측영역의 제 2 산화막 (11)상에 소정의 패턴에 따라서 알루미늄 합금을 함유하는 제 2 배선층 (15)이 형성된다. 다음으로, 플라즈마 SiON을 구비하는 커버막 (16)이 제 2 배선층 (115)상에 약 1㎛의 깊이로 형성된다.
이상 살펴본 바와 같이, 이 반도체 장치는 2개 층의 배선 구조를 갖는다. 그러나, 2개이상의 층으로된 배선 구조도 또한 본 발명에 따라서 형성될 수 있다.
이하, 도 1에 나타낸 반도체 장치의 제조방법을 도 2a, 2b, 3a, 3b, 4a, 및 4b와 연계하여 설명한다. 도 2a에 나타낸 바와 같이, LOCOS 법 및/또는 다른 방법에 의하여 소자분리영역 (2)이 반도체 기판 (1)상에 형성되며, 포토레지스트 (도시되지 않음)를 사용한 이온주입을 통하여 소자분리영역 (2)에 의하여 정의되는 반도체 기판 (1)의 영역에 확산층 영역 (13)이 형성된다. 다음으로, 게이트 산화막 (22), 게이트 전극 (23), 및 측벽 산화막 (24)이 형성되며, 소오스 및 드레인 영역 (21)이 이온주입을 통하여 확산층영역 (3)에 형성된다.
소자 분리영역 (2), 확산층영역 (3), 및 MOS 트랜지스터에 걸쳐서 제 1 층간 절연막 (4)이 형성된다. 또한, 제 1 층간 절연막 (4)은 약 100㎚ 깊이의 산화막 및 깊이가 약 700㎚이며 이 산화막층상에 형성된 BPSG층을 포함한다. MOS 트랜지스터의 소오스 및 드레인 영역 (21)에 걸쳐서 콘택 개구 (5)가 선택적으로 형성되며, 이 선택 개구 (5)의 내부표면상에 금속을 증착시킴으로써 장벽금속 (6)이 형성된다. 다음으로, 이 콘택 개구 (5)에 CVD 공정에 의하여 텅스텐 (7)이 채워진다.
0.4㎛의 깊이를 갖는 알루미늄 합금이 제 1 층간 절연막 (4)상에 증착되며, 이 합금막 및 장벽금속 (6)이 에칭되어, 적어도 콘택 개구 (5)상에 걸쳐서 제 1 배선층 (8)이 형성된다. 제 1 배선층 (8)의 깊이는 0.4㎛이며, 이 제 1 배선층 (8)의 인접 배선 사이의 간격은 약 0.3㎛이다.
다음으로, 도 2b에서 나타낸 바와 같이, CVD 공정에 의하여, 제 1 배선층 (8)의 상부표면상에서 50㎚, 제 1 배선층 (8)의 측면표면상에서 25㎚인 깊이를 갖도록, 제 1 산화막 (9)이 제 1 층간 절연막 (4)과 제 1 배선층 (8)상에 걸쳐서 형성된다. 다음으로, 제 1 배선층 (8)의 표면에서부터 깊이 약 20㎚에 까지 이 제 1 배선층 (8)이 NH3플라즈마 (17a)로 도핑되어 질소를 함유하는 영역 (19a)을 형성한다. 20㎚인 특정한 깊이 대신에, 이 층 (8)은 표면으로부터 10 내지 20㎚인깊이로 도핑될 수 있다. 또한, 이 영역 (19a)에서의 질소의 농도는 약 2×1021/㎝3이다. 그러나, 이 농도는 1×1021/㎝3보다 더 큰 어떤 값일 수도 있다. 예시적이며 비한정적인 목적의 본 실시예에서, 플라즈마 처리시의 NH3의 유량는 500 내지 1000 sccm이며, 유압은 200 내지 300 Torr이며, 온도는 300℃이며, 파워 (즉, 무선주파수파워 또는 전기파워)는 500 내지 1000 W 이다.
도 3a에 나타낸 바와 같이, 이 영역 (19a)상에 HSQ층 (10)이 스핀 코우팅 방법에 의하여 평탄한 부분에서 약 400㎚깊이를 갖도록 형성된다. 다음으로, 이 HSQ 층 (10)이 약 350℃의 온도에서 베이킹된다. 다음으로, 솔밴트로서 역할을 하는 이소메틸부틸 케톤과 같은 유기성 물질을 제거하기 위하여 이 층 (10)에 약 400℃로 열처리가 가해진다.
다음으로, 도 3b에 나타낸 바와 같이, 이 HSQ 층 (10)상에 걸쳐서 제 2 산화막 (11)이 약 2㎛의 깊이로 형성된다. 다음으로, 이 제 2 산화막 (11)이 CMP 공정 및/또는 다른 공정에 의하여 평탄하게 된다. 제 1 산화막 (9), HSQ 층 (10), 및 제 2 산화막 (11)에 비어홀 (12)이 형성되며, 이 비어홀 (12)은 리액티브 이온 에칭 공정을 수반하는 포토리소그래프 공정에 의하여 만들어 질 수 있다. 이 비어홀 (12)을 형성하는데 사용되는 포토레지스트 (도시되지 않음)는 산소 플라즈마를 사용하는 에싱 공정 및 H2SO4및 H2O2의 혼합용액을 사용하는 습식공정에 의하여 박리된다.
다음으로, 도 4a에 나타낸 바와 같이, 제 2 산화막 (11), 및 제 2 산화막 (11)과 HSQ 층 (10)의 측면표면에 의하여 형성된 비어홀 (12)의 내벽에 질소를 도핑시킴으로써 영역 (19b)이 형성된다. 이 영역 (19b)은 NH3의 유량 500 내지 1000 sccm, 기압 200 내지 300 Torr, 온도 약 300℃, 및 파워 500 내지 1000W의 NH3플라즈마 (17b)를 사용하는 플라즈마 공정을 통하여 형성될 수 있다. 이 공정이 수행되는 동안의 시간은 약 30분이 소요된다. 영역 (19b)에서의 질소농도는 선호적으로 1×1021/㎝3이상이다. 또한, 비어홀 (12)의 내벽을 그 표면으로부터 10㎚ 내지 20㎚인 깊이에 까지 도핑함으로써 이 영역이 형성될 수 있다.
도 4b에 나타낸 바와 같이, 제 2 산화막 (11) 및 비어홀 (12)의 내부표면상에 티타늄을 함유하는 장벽금속 (13)이 형성된다. 다음으로, 이 비어홀 (12)이 블랭킷 CVD 공정에 의하여 텅스텐으로 채워지고 에치백 공정이 수행된다. 다음으로, 약 0.4㎛의 깊이를 갖는 알루미늄 합금이 영역 (19b) 및 비어홀 (12)의 텅스텐 (14)상에 걸쳐서 형성되고, 제 2 배선층 (15)이 이 알루미늄 합금을 패터닝시킴으로써 형성된다. 다음으로, 제 2 배선층 (15)상에 플라즈마 SiON을 함유하는 커버막 (16)을 약 1㎛의 깊이로 형성시킴으로써 본 반도체 장치가 완성된다.
이상에서 설명한 NH3플라즈마 처리에 사용된 플라즈마의 소오스는 일반 병렬플레이트형 일 수 있다. 그러나, 또한 전자 사이클로트론 공명 (ECR) 소오스와 같은 확산형 플라즈마 소오스 또는 헬리칼 웨이브가 사용될 수도 있다.
도 1에 나타낸 반도체 장치에서, 질소를 함유하는 영역 (19a)은 제 1 배선층(8)과 HSQ 층 (10)의 사이에 배치된 제 1 산화막 (9)에 생성된다. 그 결과, HSQ 층 (10)이 습기를 흡수하더라도 이 습기가 이 HSQ 층 (10)에서부터 제 1 배선층 (8)으로 확산하는 것이 방지된다. 따라서, 제 1 배선층 (8)의 신뢰성이 크게 향상되며, 배선간의 누설전류가 감소될 수 있다.
도 5는 제 1 실시예에 있어서의 본 반도체 장치의 여러 가지 장점을 도시하는 그래프이다. 이 그래프는 배선의 전자이동에 대한 수명 (T50) 대 질소의 농도가 1×1021/㎝3이상인 제 1 산화막 (9)으로부터의 깊이의 그래프이다. 이 배선의 전자이동에 대한 수명 (T50)은 배선 (또는 비어홀)의 저항이 전자이동의 효과로 인하여 10% 감소된 경우의 시간을 지칭한다. 특히, 각 배선의 저항은 모니터링되며, 이 배선의 전자이동에 대한 수명 (T50)은 배선 절반의 저항이 10% 이상 증가한 경우의 시간으로 정의한다. 또한, 이 그래프는 제 1 배선층 (8)의 인접 배선간의 누설전류의 양 대 배선의 전자이동에 대한 수명 (T50) 대 질소의 농도가 1×1021/㎝3이상인 제 1 산화막 (9)의 표면으로부터의 깊이의 그래프이다. 또한, 이 그래프는 제 1 배선층 (8) 배선의 배선 용량 대 배선의 전자이동에 대한 수명 (T50) 대 질소의 농도가 1×1021/㎝3이상인 제 1 산화막 (9)의 표면으로부터의 깊이의 그래프이다.
또한, 이 그래프를 만드는데 사용된 데이터는 다음의 조건에 따라서 얻어진다. 제 1 배선층 (8)의 배선간의 간격은 0.3㎛이고, 이 배선은 깊이 50㎚인 TiN인 상부층, 깊이 400㎚인 AlCu인 가운데층, 및 깊이 100㎚인 TiN인 하부층으로 형성된다. 또한, 이 산화막 (9)의 제 1 배선층 (8)의 배선의 측면표면상에서의 깊이는 25㎚이다. 마지막으로, 이 배선의 전자이동에 대한 수명 (T50)(즉, 배선 절반의 저항이 10% 이상 증가한 경우의 시간)은, 이 배선에서의 전류밀도가 2×106A/㎝2이고, 온도가 200℃에서 측정되었다.
도 5에서 나타낸 바와 같이, 제 1 산화막 (9)이 NH3플라즈마 처리를 받는 시간이 길어질수록, (즉, 질소가 도핑된 막 (9)의 표면으로부터의 거리가 멀수록) 이 배선의 전자이동에 대한 수명 (T50)이 길어진다. 또한, 막 (9)이 플라즈마 처리를 받는 시간이 증가하면, 인접 배선간의 용량이 증대된다. 그러나, 인접 배선간의 용량이 증대되면, 반도체 회로의 동작이 지연된다. 반도체 장치에서 이상 3가지 특성을 최적화하기 위하여, 질소가 제 1 산화막 (9)으로 도핑되는 깊이는 선호적으로 표면으로부터 10 내지 20㎚이어야 한다. 이 범위에서, 인접 배선간의 용량의 증대는 5%증대만으로 제한될 수 있게 되며, 이 배선의 전자이동에 대한 수명 (T50)이 약 10% 연장될 수 있으며, 배선간의 누설전류는 약 10%로 감소될 수 있게 된다.
또한, 질소를 함유하는 영역 (19b)을 본 발명의 반도체 장치의 비어홀 (12)의 측벽상에 형성시킴으로써, 바로 다음에 습식 공정을 수반하는 스퍼터링 공정에의하여 장벽금속 (13)이 형성될 때, HSQ 층 (10)에 의하여 흡수되는 습기가 비어홀로 새어 들어가는 것을 방지할 수 있다. 또한, 비어홀 (12)의 형성시 포토레지스트가 박리할 때 이 습식 공정시에 HSQ 층 (10)에 의하여 습기가 흡수되더라도, 이 습기는 영역 (19b)에 의하여 비어홀 (12)로 새어들어가는 것이 방지될 수 있다. 그 결과, 비어홀 (12)의 저항이 증대될 뿐만 아니라, 비어홀 (12)이 열리지 않을 가능성이 감소되며, 이 비어홀의 전자이동에 대한 저항이 증대된다.
이하, 도 6과 연계하여 이상의 장점 및 특성에 대하여 설명한다. 도 6은 제 1 실시예의 반도체 장치의 다양한 장점을 도시하는 그래프이다. 이 그래프는 비어홀 저항 대 비어홀 (12)의 직경, 이 비어홀 (12)에 개구가 형성되지 않을 가능성 대 비어홀 (12)의 직경, 및 비어홀 (12)의 전자이동에 대한 수명 (T50) 대비어홀 (12)의 직경에 대한 그래프이다. 또한, 이 그래프는 질소를 함유하는 영역 (19b)이 형성되지 않은 비어홀 (12)과 질소를 함유하는 영역 (19b)이 형성된 비어홀 (12)의 각각의 관계에 대하여 도시한다. 또한, 배선의 전자이동에 대한 수명 (즉, 질소가 도핑된 막 (9)의 표면으로부터의 거리가 멀수록) 이 배선의 전자이동에 대한 수명 (T50)은 배선에서의 전류밀도가 2×106A/㎝2이고 온도가 200℃인 경우에 측정되었다.
도 6에 나타낸 바와 같이, 비어홀 (12)의 직경이 0.5㎛이하이고, 영역 (19b)이 플라즈마 처리를 통하여 형성되지 않는 경우에는, 이 비어홀 (12)의 저항은 급격하게 증가하며, 이 비어홀 (12)에 개구가 형성되지 않을 가능성은 급격하게 증가되며, 이 비어홀 (12)의 전자이동에 대한 수명 (T50)은 감퇴된다. 반면에, 비어홀 (12)의 직경은 0.3㎛이하이고 플라즈마 처리를 통하여 비어홀 (12)에 개구가 형성되는 경우, 비어홀에서의 저항은 상대적으로 작고, 이 비어홀에 개구가 형성되지 않을 확률은 매우 낮으며, 전자이동에 대한 수명 (T50)은 영역 (19b)가 형성되지 않은 경우에 비하여 약 10%가 더 높다. 그러나, 보다 높은 흡습성을 갖는 유기막이 사용되면 더 나은 효과가 얻어질수 있다.
이하, 제 2 실시예에 따른 반도체 장치를 제조하는 방법을 도 7 내지 9를 연계하여 설명한다. 도 7a는 제조공정의 시작단계에서부터 제 1 배선층 (8)을 형성할 때까지의 반도체 장치의 형성단계를 나타낸다. 이러한 공정은 도 2a와 연계하여 설명한 공정과 동일한 것이다.
다음으로, 도 7b에 나타낸 바와 같이, 플라즈마 CVD 공정에 의하여, 제 1 산화막 (9)이 제 1 층간 절연막 (4) 및 제 1 배선층 (8)상에 걸쳐서, 제 1 배선층 (8)의 상부표면상에서 약 50㎚인 깊이를 갖고 이 층 (8)의 측면표면상에서 25㎚인 깊이를 갖도록 형성된다. 다음으로, 질소이온을 주입시킴으로써, 제 1 산화막 (9)으로 질소를 도핑시켜 질소를 함유하는 영역 (19a)을 형성한다. 이 질소이온을 주입하기 위하여, 가속에너지는 20keV로 설정되며, 주입량은 1×1017/㎝2로 설정되며, 이 질소이온은 회전축에 대하여 7°의 회전경사 방향으로 주입될 수 있다. 이 각도로 이온을 주입함으로써, 제 1 산화막 (9)의 측벽으로 주입된 이온의 양이 증대된다. 실제로, 이 이온들은 플라즈마 처리에 의하여 주입된 이온의 깊이와동일한 깊이에서 주입된다.
도 8a에 나타낸 바와 같이, 스핀 코우팅 방법에 의하여, 영역 (19a)의 평탄한 부분에서의 깊이가 400㎚가 되도록 HSQ층 (10)이 형성된다. 다음으로, 이 HSQ 층 (10)은 약 350℃의 온도에서 베이킹된다. 다음으로, 이소메틸부틸 케톤과 같은 솔밴트의 역할을 하는 유기 구성물을 제거하기 위하여, 이 층 (10)에 약 400℃의 온도에서 열처리가 가해진다.
다음으로, 도 8b에 나타낸 바와 같이, 이 HSQ 층 (10)상에 걸쳐서 제 2 산화막 (11)이 약 2㎛깊이로 형성된다. 다음으로, 이 제 2 산화막 (11)이 CMP 공정 및/또는 다른 공정에 의하여 평탄하게 된다. 제 1 산화막 (9), HSQ 층 (10), 및 제 2 산화막 (11)에 비어홀 (12)이 형성되며, 리액티브 이온 에칭 공정을 수반하는 포토리소그래픽 공정에 의하여 형성될 수 있다. 이 비어홀 (12)을 형성하기 위하여 사용된 포토레지스트 (도시되지 않음)는 산소 플라즈마를 사용하는 에싱 공정 및 H2SO4및 H2O2합성용액을 사용하는 습식공정에 의하여 박리된다.
다음으로, 도 9a에 나타낸 바와 같이, 질소를 함유하는 영역 (19b)이, 제 2 산화막 (11) 및 이 제 2 산화막 (11)의 측면표면에 의하여 형성되는 비어홀 (12)의 내벽에 질소이온을 주입시킴으로써 형성된다. 이 질소이온을 주입하기 위하여, 가속 에너지는 가속에너지는 20keV로 설정되며, 주입량은 1×1017/㎝2로 설정되며, 이 질소이온은 회전축에 대하여 7°의 회전경사 방향으로 주입될 수 있다.
도 9b에 나타낸 바와 같이, 티타늄 질소를 함유하는 장벽금속 (13)이 실리콘산화막 (11) 및 비어홀 (12)의 내부표면상에 형성된다. 다음으로, 이 비어홀 (12)은 블랭킷 CVD 공정에 의하여 텅스텐 (14)으로 채워지고, 에치백 공정이 수행된다. 다음으로, 약 0.4㎛의 깊이를 갖는 알루미늄 합금이 영역 (19b) 및 비어홀 (12)의 텅스텐 (14)상에 걸쳐서 형성되고, 제 2 배선층 (15)이 이 알루미늄 합금을 패터닝시킴으로써 형성된다. 다음으로, 제 2 배선층 (15)상에 플라즈마 SiON을 함유하는 커버막 (16)을 약 1㎛의 깊이로 형성시킴으로써 본 반도체 장치가 완성된다.
제 2 실시예에서, 제 1 산화막 (9) 및 비어홀 (12)의 측벽으로 질소를 도핑하여, 질소를 함유하는 영역 (19a 및 19b)을 형성하는 방법은, 질소이온이 주입되기 때문에, 제 1 실시예에서와 상이하다. 또한, 제 2 실시예에서는, 이 질소이온이 회전축에 대하여 대각선에 대하여 비스듬한 방향으로 주입된다. 또한, 제 1 실시예에서의 이 질소이온의 농도 및 영역 (19a 및 19b)의 도핑깊이의 다양한 범위가 제 2 실시예에서도 동일하게 적용된다.
제 2 실시예에서, 질소의 피크 도스량이 제 1 산화막의 제 1 배선층 (8)의 측벽상의 표면으로부터 약 15㎚인 깊이인 경우, 이 HSQ 층 (10)에 의하여 흡수되는 습기가 인접 배선간의 용량을 증대시키지 않고 배선층 (8)으로 확산되는 것이 방지될 수 있다. 따라서, 배선의 신뢰도가 향상된다. 또한, 배선간의 누설전류가 감소될 수 있다.
이상에서 설명된 본 발명의 제 2 실시예에서, 제 1 산화막 (9)이 질소로 도핑되어 제 1 배선층 (8) 및 HSQ 층 (10)의 사이에서 영역 (19a)를 형성한다. 따라서, HSQ 층 (10)이 습기를 흡수하더라도, 이 습기가 제 1 배선층 (8)의 배선으로 확산되는 것이 방지될 수 있다. 그 결과, 배선간의 간격이 감소되더라도 이 배선의 신뢰도가 향상될 수 있으며, 배선간의 공간이 감소되더라도 배선간의 누설전류가 감소될 수 있다.
또한, 질소를 함유하는 영역 (19b)가 비어홀 (12)의 측벽상에 형성됨으로써, 이 인접 비어홀 (12)간의 누설전류가 감소될 수 있다. 또한, 습식공정이 수행되어 비어홀 (12)을 형성하는데 사용되는 포토레지스트를 박리하고 난 후에, 질소가 비어홀 (12)의 측벽으로 도핑된다. 따라서, 비어홀의 저항이 증대되며, 이 비어홀 (12)에 개구가 형성되지 않을 가능성이 감소되며, 장벽금속 (13)이 뒤따라 스퍼터링될 때 이 비어홀 (12)로 습기가 새어 들어오는 것이 방지되므로 비어홀 (12)의 전자이동에 대한 저항이 악화되는 것이 방지된다. 또한, 습식공정시 포토레지스트가 박리하는 때, 비어홀 (12)의 측벽으로부터 HSQ 층 (10)에 의하여 습기가 흡수되더라도 뒤따르는 가열공정시에, 이 비어홀 (12)로 습기가 새어들어 오는 것이 방지된다.
바람직한 실시예에 대한 이상의 설명은 본 기술분야의 전문가들이 본 발명을 이용하도록 하기 위하여 제공된 것이다. 또한, 이러한 실시예들에 여러 가지의 수정이 가해질 수 있음은 전문가들에게 명백하게 이해할 것이며, 여기서의 일반적인 원리는 독창적인 재능을 발휘하지 않고서도 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 여기에서 기술된 실시예에 국한되지 않고, 청구항에서 정의된 넓은 범위에 대하여 적용된다.
이상 설명한 바와 같이, 본 발명은 제1층배선과 HSQ의 사이에 질소가 도핑된 제1의 산화막이 존재하므로, HSQ가 습기를 흡수하더라도, 그 습기가 배선까지 확산하는 것을 방지할 수 있고, 배선간격이 작아진 경우에 배선의 신뢰도을 향상할 수가 있음과 동시에, HSQ에서의 습기가 질소가 도핑된 층으로 새어들어가는 것을 방지할 수 있어, 배선간 공간이 작아지더라도 배선간 누설전류를 저감할 수가 있다.
또한, 비어홀의 측벽에 질소를 포함하는 영역이 존재하고 있기 때문에, 저유전율을 갖는 유전막에 의해 누설경로가 차단되어, 인접하는 비어홀간의 누설전류를 억제할 수 있다. 또한, 이 비어홀의 제조에 있어서는, 비어홀을 선택적으로 형성할때의 마스크가 되는 포토레지스트를 박리할때의 습식처리의 후에 비어홀 측벽에 질소가 도핑되기 때문에, 습기가 비어홀의 측벽에 노출하고 있는 저유전율막에 흡수되더라도, 이 흡수된 습기가 그 후의 장벽금속의 스퍼터형성때, 또는 형성 후의 열공정에서 비어홀로 새어들어가는 것이 방지되므로, 비어홀 저항의 상승이나 개구 불량의 발생, 및 비어홀의 전자이동저항이 악화되는 것이 방지될 수 있다.

Claims (54)

  1. 기판;
    제 1 배선층;
    제 1 산화막;
    저유전상수를 가지는 유전막;
    질소를 함유하는 제 1 층을 구비하고,
    상기 제 1 배선층이 상기 제 1 산화막과 상기 기판의 사이에 배치되고,
    상기 제 1 산화막이 상기 유전막과 상기 제 1 배선층의 사이에 배치되고,
    상기 제 1 층이 상기 제 1 산화막과 상기 유전막의 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 층은 상기 제 1 산화막의 층에 질소이온을 공급함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 산화막은 상기 제 1 배선층상에 형성되고, 상기 유전막은 상기 제 1 층상에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 층은 상기 제 1 산화막의 층에 질소이온을 공급함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 층은 상기 제 1 산화막의 층을 NH3플라즈마로 도핑시킴으로써 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 제 1 층은 상기 제 1 산화막의 상기 층으로 질소이온을 주입함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제 1 층은 상기 제 1 산화막의 상기 층을 NH3플라즈마로 도핑시킴으로써 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 제 1 층은 상기 제 1 산화막의 상기 층으로 질소이온을 주입함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 2 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  10. 제 2 항에 있어서,
    상기 제 1 층의 표면으로부터 20㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  11. 제 4 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  12. 제 4 항에 있어서,
    상기 제 1 층의 표면으로부터 20㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  13. 제 2 항에 있어서,
    상기 유전막의 상기 유전상수가 3.5 이하인 것을 특징으로 하는 반도체 장치.
  14. 제 4 항에 있어서,
    상기 유전막의 상기 유전상수가 3.5 이하인 것을 특징으로 하는 반도체 장치.
  15. 제 1 배선층;
    제 2 배선층;
    상기 제 1 배선층과 상기 제 2 배선층의 사이에 배치된 저유전상수를 갖는 유전막;
    상기 유전막을 통해서 형성되며, 상기 제 1 배선층과 상기 제 2 배선층을 전기적으로 접속하기 위하여 상기 제 1 배선층과 상기 제 2 배선층의 사이에 배치된 비어홀; 및
    상기 비어홀의 측벽상에 형성된 질소를 함유하는 제 1 층을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 층은 상기 비어홀의 상기 측벽에 질소이온을 공급함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 층은 상기 비어홀의 상기 측벽을 NH3플라즈마로 도핑시킴으로써 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 1 층은 상기 비어홀의 상기 측벽상으로 질소이온을 주입함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  20. 제 17 항에 있어서,
    상기 제 1 층의 표면으로부터 20㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  21. 제 18 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  22. 제 18 항에 있어서,
    상기 제 1 층의 표면으로부터 20㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  23. 제 16 항에 있어서,
    상기 유전막의 상기 유전상수가 3.5 이하인 것을 특징으로 하는 반도체 장치.
  24. 제 1 항에 있어서,
    제 2 배선층:
    상기 유전막을 통해 형성되며, 상기 제 1 배선층과 상기 제 2 배선층을 전기적으로 접속하기 위하여 상기 제 1 배선층과 상기 제 2 배선층의 사이에 배치된 비어홀; 및
    상기 비어홀의 측벽상에 형성된 질소를 함유하는 제 2 층을 더 구비하고,
    상기 유전막이 상기 제 2 배선층과 상기 제 1 배선층의 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  25. 제 24 항에 있어서,
    상기 제 2 층은 상기 비어홀의 상기 측벽상에 질소이온을 공급함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  26. 제 25 항에 있어서,
    상기 제 2 층은 상기 비어홀의 상기 측벽을 NH3플라즈마로 도핑시킴으로써 형성되는 것을 특징으로 하는 반도체 장치.
  27. 제 25 항에 있어서,
    상기 제 2 층은 상기 비어홀의 상기 측벽상에 질소이온을 주입함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  28. 제 26 항에 있어서,
    상기 제 2 층의 표면으로부터 10㎚인 제 2 깊이까지의 상기 질소이온의 제 2 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  29. 제 27 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 깊이까지의 상기 질소이온의 제 2 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  30. 기판;
    적어도 간접적으로 상기 기판상에 형성된 제 1 배선층;
    상기 제 1 배선층상에 형성된 제 1 산화막;
    상기 제 1 산화막상에 형성된 저유전상수를 갖는 유전막;
    상기 제 1 산화막에 형성된 질소를 함유하는 제 1 층;
    제 2 배선층:
    상기 유전막을 통하여 형성되며, 상기 제 1 배선층과 상기 제 2 배선층을 전기적으로 접속하기 위하여 상기 제 1 배선층과 상기 제 2 배선층의 사이에 배치된 비어홀; 및
    상기 비어홀의 측벽상에 형성되며 질소를 함유하는 제 2 층을 구비하고,
    상기 유전막이 상기 제 2 배선층과 상기 제 1 배선층의 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  31. 제 30 항에 있어서,
    상기 제 1 층은 상기 제 1 산화막을 NH3플라즈마로 도핑시킴으로써 형성되고,
    상기 제 2 층은 상기 비어홀의 상기 측벽을 NH3플라즈마로 도핑시킴으로써 형성되는 것을 특징으로 하는 반도체 장치.
  32. 제 30 항에 있어서,
    상기 제 1 층은 상기 제 1 산화막으로 질소이온을 주입함으로써 형성되고,
    상기 제 2 층은 상기 비어홀의 상기 측벽으로 질소이온을 주입함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  33. 제 31 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상이고,
    상기 제 2 층의 표면으로부터 10㎚인 제 2 깊이까지의 상기 질소이온의 제 2 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  34. 제 32 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상이고,
    상기 제 2 층의 표면으로부터 10㎚인 제 2 깊이까지의 상기 질소이온의 제 2 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치.
  35. (a) 적어도 간접적으로 기판상에 소정의 패턴에 따라 제 1 배선층을 형성하는 단계;
    (b) 상기 제 1 배선층의 상부에 제 1 산화막을 형성하는 단계;
    (c) 상기 제 1 산화막에 질소이온을 공급함으로써 상기 제 1 산화막에 제 1 층을 형성하는 단계;
    (d) 상기 제 1 산화막의 상부에 저유전상수를 갖는 유전막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  36. 제 35 항에 있어서,
    상기 단계 (c)가,
    (c1) 상기 제 1 산화막에 NH3플라즈마를 사용하여 질소를 도핑하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  37. 제 35 항에 있어서,
    상기 단계 (c)가,
    (c1) 질소이온을 상기 제 1 산화막으로 주입함으로써 상기 제 1 산화막에 질소를 도핑하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  38. 제 35 항에 있어서,
    상기 단계 (d)가,
    (d1) 도포막을 도포하는 단계;
    (d2) 상기 도포막을 베이킹하여 상기 유전막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  39. 제 36 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  40. 제 37 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 제 35 항에 있어서,
    상기 유전상수가 3.5 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  42. (a) 기판상에 소정의 패턴에 따라서 적어도 간접적으로 제 1 배선층을 형성하는 단계;
    (b) 저유전상수를 갖는 유전막을 형성하는 단계;
    (c) 제 2 배선층을 형성하는 단계;
    (d) 상기 유전막을 통하여 비어홀을 형성하여 상기 제 1 배선층과 상기 제 2 배선층을 연결하는 단계;
    (e) 측벽에 질소이온을 공급함으로써 상기 비어홀의 상기 측벽에 제 1 층을 형성하는 단계를 구비하고,
    상기 유전막이 상기 제 1 배선층과 상기 제 2 배선층의 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  43. 제 42 항에 있어서,
    상기 단계 (d)가,
    (d1) 상기 유전막상에 포토레지스트를 선택적으로 형성하는 단계;
    (d2) 포토레지스트를 마스크로서 사용하여 상기 유전막을 통하여 상기 비어홀을 선택적으로 형성시키는 단계;
    (d3) 상기 유전막으로부터 상기 포토레지스트를 박리하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  44. 제 43 항에 있어서,
    상기 단계 (d3)가,
    (d3a) 습식공정을 통하여 포토레지스트를 박리하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  45. 제 42 항에 있어서,
    상기 단계 (e)가,
    (e1) 상기 측벽에 NH3플라즈마를 사용하여 질소를 도핑시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  46. 제 42 항에 있어서,
    상기 단계 (e)가,
    (e1) 상기 측벽으로 질소이온을 주입함으로써 상기 측벽에 질소이온을 도핑하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  47. 제 45 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  48. 제 46 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  49. 제 42 항에 있어서,
    상기 유전상수가 3.5 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  50. 제 35 항에 있어서,
    (e) 제 2 배선층을 형성하는 단계;
    (f) 상기 유전막을 통하여 비어홀을 형성하여 상기 제 1 배선층과 상기 제 2 배선층을 연결하는 단계;
    (g) 상기 측벽에 질소이온을 공급함으로써 상기 비어홀의 상기 측벽에 제 2 층을 형성하는 단계를 더 구비하고,
    상기 유전막이 상기 제 1 배선층과 상기 제 2 배선층의 사이에 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.
  51. 제 50 항에 있어서,
    상기 단계 (c)가,
    (c1) 상기 제 1 산화막을 NH3플라즈마로 도핑함으로써 상기 제 1 층을 형성하는 단계, 및
    상기 단계 (g)가,
    (g1) 상기 비어홀의 상기 측벽을 NH3플라즈마로 도핑함으로써 상기 제 2 층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  52. 제 50 항에 있어서,
    상기 단계 (c)가,
    (c1) 상기 제 1 산화막에 질소이온을 주입함으로써 상기 제 1 층을 형성하는 단계, 및
    상기 단계 (g)가,
    (g1) 상기 비어홀의 상기 측벽에 질소이온을 주입함으로써 상기 제 2 층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  53. 제 51 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상이고,
    상기 제 2 층의 표면으로부터 10㎚인 제 2 깊이까지의 상기 질소이온의 제 2 질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  54. 제 52 항에 있어서,
    상기 제 1 층의 표면으로부터 10㎚인 제 1 깊이까지의 상기 질소이온의 제 1 질소 농도가 1×1021/㎝3이상이고,
    상기 제 2 층의 표면으로부터 10㎚인 제 2 깊이까지의 상기 질소이온의 제 2질소 농도가 1×1021/㎝3이상인 것을 특징으로 하는 반도체 장치의 제조방법.
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