KR100527578B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 웰 산화막과 선형질화막 및 선형산화막의 두께를 조절하여 각층들간의 스트레스를 최소화하거나 필드산화막의 응력을 감소시켰으므로, 기판의 크랙 생성이 방지되고, 들뜸도 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{METHOD FOR FABRICATING OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 선형 질화막을 사용하는 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 웰산화막필과 선형질화막 및 선형산화막간의 두께를 조절하여 간 층들 상화간과 반도체기판 사이의 스트레스를 효과적으로 분산시켜 들뜸이나 기판 크랙을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
이러한 선형질화막을 이용하는 STI 공정을 살펴보면 다음과 같다.
먼저, 반도체기판 상에 패드산화막과 패드질화막을 순차적으로 형성하고, 소자분리 마스크를 이용한 사진식각 공정으로 상기 패드질화막과 패드산화막을 식각하여 패드질화막 패턴과 패드산화막 패턴을 형성한다.
그다음 상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 일정 깊이 식각하여 트랜치를 형성하고, 상기 구조의 전표면에 웰 산화막과 선형 질화막(20) 및 선형산화막을 순차적으로 형성한 후, 상기 구조의 전표면에 필드산화막을 도포하여 트랜치를 메운다.
그후 화학-기계적 연마(chemical mechanical polishing ; 이하 CMP라 칭함) 등의 방법으로 상기 필드산화막 을 평탄화시켜 패드질화막 패턴을 노출시키고, 남아있는 패드질화막 패턴과 패드산화막을 제거하여 소자분리를 완료한다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 고집적 소자에 사용되는 선형 질화막을 이용한 STI 공정에서는 웰산화막과 선형질화막, 선형산화막 및 필드산화막 간의 스트레스 차이로 인하여 반도체기판과 웰산화막 또는 선형질화막 사이에 들뜸 현상이 발생할 수 있으며, 그로 인하여 반도체기판에 크랙이 발생할 수도 있다.
도 1a 내지 도 1e는 종래 STI 공정이 진행된 반도체소자들의 스트레스 분포도로서, 트랜치 하부의 반도체기판에 상당 응력이 작용됨을 볼수 있다. 상기에서 고밀도 플라즈마 화학기상증착 방법으로 형성되는 필드산화막은 압축응력이 약 2.0E9 dyn/㎠ 로 매우 높아 트랜치의 바닥 코너에서 반도체기판에 인장응력을 유발시켜 전위나 크랙등과 같은 결함의 소스가 된다. 이러한 결함은 누설전류를 증가시키고, 트랜지스터의 특성 불균일을 유발하고, 소자의 리플레쉬 특성을 저하시키는 원인이 된다.
이러한 문제점을 해결하기 위하여 일부 업체에서는 인장응력에 대해 압축응력을 인가하는 방법으로서, 선형질화막을 저압 화학기상증착 방법으로 형성하는 방법을 사용하고 있으나, 저압 화학기상증착 선형질화막은 응력 완화 및 압축응력 인가에는 효과가 있으나 선형질화막이 실리콘 기판과의 결합력이 약해 필드산화막 형성 및 후속 열처리 공정시 셀지역에서의 필드산화막 리프팅이나 반도체기판에 크랙을 발생시켜 도 2와 같은 불량을 일으키며, 패턴이 형성되지 않는 큰 더미 패턴 영역에서는 버블 형태의 리프팅이 도3에서와 같이 발생되는 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 선형 질화막을 이용하는 STI 공정에서 웰 산화막과 선형 질화막 및 선형산화막간의 결합력을 향상시키고, 필드산화막의 응력을 감소시켜 각 층들간의 스트레스를 완화시켜 스트레스에 의한 들뜸이나 기판 크랙등을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,
상기 구조의 전표면에 웰 산화막과 선형질화막 및 선형산화막을 순차적으로 형성하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하여 트랜치를 메우는 공정과.
상기 필드산화막을 평탄화시키는 공정과,
상기 패드질화막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법에 있어서,
a. 웰 산화막을 100∼150Å 두께로 형성하는 공정과,
b. 웰 산화막을 NH3 + N2 가스 분위기에서 600∼1000℃에서 30∼120분 열처리를 하거나, NH3 플라즈마 처리하는 공정과,
c. 선형질화막을 30∼40Å 두께로 형성하는 공정과,
d. 선형산화막 형성 및 열처리 공정 자체를 배재시키거나 선형산화막을 0∼100Å 두께로 형성하는 공정으로 이루어지는 공정군에서
임의로 선택 되는 하나 이상의 공정을 구비함에 있다.
또한 본 발명의 다른 특징은,
반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,
상기 구조의 전표면에 웰 산화막과 선형질화막 및 선형산화막을 순차적으로 형성하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하여 트랜치를 메우는 공정과.
상기 필드산화막을 평탄화시키는 공정과,
상기 패드질화막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법에 있어서,
상기 필드산화막을 고밀도 플라즈마 화학기상증착 방법으로 형성하되, 고밀도 플라즈마 화학기상증착 장치의 메인 도포 공정에서 바이어스 파워를 1.001∼1.3kW 로 실시함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 원리는 다음과 같다.
먼저, 활성영역 크랙이 발생하는 것은 하부층들의 축적된 스트레스가 고밀도 플라즈마 화학기상증착 방법으로 형성되는 필드산화막 증착 공정시 셔어 스트레스가 임계점을 초과하여 선형질화막과 그하부의 선형산화막이 떨어지는 힘에 의해 반도체기판에 크랙이 발생하는 것이다.
따라서 선형질화막의 컴프레시브 스트레스를 견딜수 있도록 그하부의 웰 산화막를 두께를 증가시키거나, 선형질화막 상부의 선형산화막 두께를 감소시켜 선형질화막의 스트레스를 감소시킬 수 있으며, 이러한 최적치를 제시하는 본 발명의 달성 목표인 것이다.
[표 1]
표 1은 여러 가지 공정 조건에서의 결함 발생 여부의 실험 결과표로서,
웰 산화막의 두께를 30, 60 및 120Å으로 변화시키고, 선형질화막의 두께는 30 및 50Å 으로 변화시키면서 동시에 선형질화막 형성전에 웰 산화막의 표면을 NH3 + N2 가스 분위기에서 680℃에서 열처리하는 공정을 부가하기도하고, 선형산화막을 40, 80 및 120Å으로 변화시키고, 열처리를 0, 30 및 60분으로 실시하여 각각의 조건하에서 결함발생 수를 체크한 결과, 웰 산화막의 두께가 두꺼울수록 결함발생이 억제되고, 선형질화막의 그 두께가 작을수록, NH3 + N2 가스 분위기 열처리를 실시할수록 결함 발생이 억제되며, 선형산화막은 두께가 증가할수록 결함수도 증가되는 양상을 볼수 있으며, 후속 열처리는 결함에 영향을 미치는 않는 것을 알수 있다.
도 4는 결함에 빌생된 샘플들의 사진으로서 얼룩으로 표시 된 부분이 결함부분이다.
도 5은 결함이 발생되지 않은 샘플들의 사진으로서, 얼룩 부분이 현저하게 적은 것을 볼수 있다.
따라서 본 발명에서는 각 적층막들간의 결합력을 증가시키는 방법은 다음과 같다. 첫째, 웰 산화막의 두께를 종래 50∼60Å 정도이던 것을 100∼150Å 정도의 두께로 증가시킨다. 둘째, 웰 산화막을 NH3 + N2 가스 분위기에서 600∼1000℃에서 30∼120분 정도 열처리를 하거나, NH3 플라즈마 처리한다.
셋째, 선형질화막을 종래 50Å 이상의 두께로 형성하는 것을 30∼40Å 정도로 감소시킨다. 넷째, 선형산화막 형성 및 열처리 공정 자체를 배재시키거나 선형산화막을 100Å 이하의 두께로 형성하여 결합력을 증가시킨다.
또한 고밀도 플라즈마 화학기상증착 방법으로 형성되는 필드산화막의 응력을 종래 -2.0E9 dyn/㎠에서 약 -1.0E9 dyn/㎠ 이하로 감소시키는 방법으로서, 고밀도 플라즈마 화학기상증착 장치의 메인 도포 공정에서 바이어스 파워를 1.001∼1.3kW 로 실시하면 필드산화막의 응력이 감소된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 웰 산화막과 선형질화막 및 선형산화막의 두께를 조절하여 각층들간의 스트레스를 최소화하거나 필드산화막의 응력을 감소시켰으므로, 기판의 크랙 생성이 방지되고, 들뜸도 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1a 내지 도 1e는 종래 STI 공정이 진행된 반도체소자들의 스트레스 분포도.
도 2는 종래 크랙이 발생된 반도체소자의 단면도.
도 3은 종래 버블 불량이 발생된 반도체소자의 단면도.
도 4는 결함에 빌생된 샘플들의 사진.
도 5은 결함이 발생되지 않은 샘플들의 사진.

Claims (2)

  1. 반도체기판 상에 활성영역을 정의하는 소자분리용 트랜치를 형성하는 공정과,
    상기 구조의 전표면에 웰 산화막과 선형질화막 및 선형산화막을 순차적으로 형성하는 공정과,
    상기 트랜치를 메우는 평탄화된 필드산화막을 형성하는 공정을 구비하는 반도체소자의 제조방법에 있어서,
    a. 상기 웰 산화막을 종래의 50∼60 Å 두께에서 100∼150Å 두께로 증가시켜 형성하는 방법,
    b. 상기 웰 산화막을 NH3 + N2 가스 분위기에서 600∼1000℃에서 30∼120분 열처리를 하거나, NH3 플라즈마 처리하는 방법,
    c. 상기 선형질화막을 종래의 50 Å 이상의 두께에서 30∼40Å 두께로 형성하는 방법
    d. 상기 선형산화막을 100 Å 이하의 두께로 형성하거나 상기 선형산화막 형성 공정 자체를 배재시키는 방법으로 이루어지는 군에서
    임의로 선택되는 하나 이상의 방법으로 상기 웰 산화막, 선형질화막 및 선형산화막 적층구조의 각 층들 간 결합력을 증가시키는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
    상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,
    상기 구조의 전표면에 웰 산화막과 선형질화막 및 선형산화막을 순차적으로 형성하는 공정과,
    상기 구조의 전표면에 필드산화막을 형성하여 트랜치를 메우는 공정과.
    상기 필드산화막을 평탄화시키는 공정과,
    상기 패드질화막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법에 있어서,
    상기 필드산화막을 고밀도 플라즈마 화학기상증착 방법으로 형성하되, 고밀도 플라즈마 화학기상증착 장치의 메인 도포 공정에서 바이어스 파워를 1.001∼1.3kW 로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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