KR20020061481A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

STI 갭-필 공정에서 발생하는 플라즈마 손상을 확실하게 제거한다.
반도체 기판(1) 내에 트렌치(4)를 형성하고, 트렌치(4)의 내면에 라운드 산화막(5)을 형성한다. 다음으로, 라운드 산화막(5) 표면을 질화하여, 라운드 산화막(5) 상층에 SiON층(6)을 형성한다. 다음에, 트렌치(4) 내부에 실리콘 산화막(7)을 HDPCVD법에 의해 형성한다. 그리고, 반도체 기판(1)을 열 처리하여, SiON층(6)을 라운드 산화막(5)과 반도체 기판(1)과의 계면까지 확산시킨다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 STI 갭-필 공정에 관한 것이다.
종래, STI(Shallow Trench Isolation) 갭-필 공정에 있어서, 반도체 기판 내에 형성된 트렌치 내부에, 실리콘 산화막을 SACVD(Sub Atmospheric Chemical Vapor Deposition)법 또는 APCVD(AtmosPheric Chemical Vapor Deposition)법에 의해 형성하고 있었다.
그러나, 특히 180㎚ Technology node 이후의 미세화된 디바이스에서는 STI 갭-필 공정에서, 상기 SACVD법이나 APCVD법에 의해 실리콘 산화막을 형성하면, 그 실리콘 산화막의 내부에 보이드가 발생하는 문제가 있었다.
이 문제를 해결하기 위해서, STI 갭-필 공정에 있어서, 트렌치 내로의 실리콘 산화막의 매립 방법으로서, HDPCVD(High Density Plasma Chemical Vapor Deposition)법이 이용되고 있다.
이하, STI 갭-필 공정에서 HDPCVD법을 이용한 종래의 반도체 장치의 제조 방법에 대하여 설명한다.
도 2는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 2에 있어서, 반도체 기판(1) 상에 패드 산화막(2)으로서의 열 산화막을 형성한다.
그리고, 패드 산화막(2) 상에 실리콘 질화막(3)을 형성한다.
다음에, 실리콘 질화막(3) 상에 도시하지 않은 레지스트 패턴을 형성한다. 그리고, 이 레지스트 패턴을 마스크로 한 드라이 에칭에 의해 실리콘 질화막(3)을 패터닝한다.
다음으로, 패터닝된 실리콘 질화막(3)을 마스크로 한 드라이 에칭에 의해,패드 산화막(2)을 패터닝한다.
또한, 패터닝된 실리콘 질화막(3) 및 패드 산화막(2)을 마스크로 한 드라이 에칭에 의해, 반도체 기판(1) 내에 트렌치(4)를 형성한다.
다음으로, 트렌치(4)의 내면에 라운드 산화막(5)으로서의 열 산화막을 형성한다.
그리고, 트렌치(4) 내부에 실리콘 산화막(7)을 HDPCVD법에 의해 형성한다.
마지막으로, 반도체 기판(1)을 열 처리(어닐링 처리)한다.
이상의 공정을 거침으로써, 도 2에 도시한 바와 같은 구조가 얻어진다. 즉, HDPCVD법에서는 실리콘 산화막(7)의 성막과 함께, 프로세스 가스 중에 포함되는 Ar 가스나 He 가스의 플라즈마에 의한 스퍼터 에칭이 행해진다. 이에 따라, 보이드가 없는 STI 갭-필을 행할 수 있다.
그러나, 종래의 반도체 장치의 제조 방법에서는, 실리콘 산화막(7)의 성막에 HDPCVD법을 이용하고 있기 때문에, 그 성막 시에 반도체 기판(1) 또는 라운드 산화막(5)에 플라즈마에 의한 손상을 입히게 될 문제가 있었다.
이 플라즈마에 의한 손상으로서는, 예를 들면 전자/홀의 형성이나 댕글링 결합(dangling bond)의 형성이 있다.
여기서, 전자/홀은 실리콘 산화막(7)의 내부나 라운드 산화막(5)의 내부에 형성된다. 또한, 댕글링 결합은 반도체 기판(1) 또는 라운드 산화막(5)의 실리콘 원자의 미결합수(未結合手)를 의미하고, 반도체 기판(1)과 라운드 산화막(5)의 계면에 많이 형성된다.
상기 전자/홀은 실리콘 산화막(7)의 경화를 목적으로 하는 상기 어닐링 처리 시에, 재결합에 의해 제거될 가능성이 있다. 한편, 댕글링 결합은 어닐링 처리에 의해 제거되지 않는다.
따라서, 종래의 제조 방법으로 제조된 반도체 장치에서는 반도체 기판(1)과 라운드 산화막(5)의 계면에 형성된 댕글링 결합이 작용을 미쳐, 누설 전류가 흐르게 될 문제가 있었다. 즉, STI에 의해서 소자 간 분리가 확실하게 되어 있지 않기 때문에, 정상적으로 디바이스가 동작하지 않는다는 문제가 있었다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로, STI 갭-필에서 발생하는 플라즈마 손상을 확실하게 제거하는 것을 목적으로 한다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 2는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판(실리콘 기판)
2 : 패드 산화막(열 산화막)
3 : 실리콘 질화막
4 : 트렌치(STI: Shallow Trench Isolation)
5 : 라운드 산화막(열 산화막)
6 : SiON층
7 : 실리콘 산화막(HDPCVD 산화막)
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 내에 트렌치를 형성하는 트렌치 형성 공정과,
상기 트렌치 형성 공정에서 형성된 상기 트렌치의 내면에 제1 산화막을 형성하는 제1 산화막 형성 공정과,
상기 제1 산화막 형성 공정에서 형성된 상기 제1 산화막의 표면을 질화하는 질화 공정과,
상기 트렌치의 내부에 제2 산화막을 HDPCVD법에 의해 형성하는 제2 산화막 형성 공정과,
상기 반도체 기판을 열 처리하는 어닐링 공정
을 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 질화 공정에서는 상기 제1 산화막 상층에 SiON층을 형성하고,
상기 어닐링 공정에서는, 상기 질화 공정에서 형성된 상기 SiON층을 상기 제1 산화막과 상기 반도체 기판과의 계면까지 확산시키는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 질화 공정, 상기 제2 산화막 형성 공정 및 상기 어닐링 공정을 HDPCVD 장치 중 하나의 챔버 내에서 연속하여 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 질화 공정은, 질소 분위기 중에서의 열 처리 공정, 혹은 질소 플라즈마를 이용한 플라즈마 처리 공정을 포함하는 것을 특징으로 하는 것이다.
<발명의 실시 형태>
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여서 그 설명을 간략화 내지 생략한다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 1의 (a)에 도시한 바와 같이, 반도체 기판(1)으로서의 실리콘 기판 상에 패드 산화막(2)으로서의 열 산화막을 형성한다.
다음에, 패드 산화막(2) 상에 액티브(Active) 실리콘 질화막으로서의 실리콘 질화막(3)을 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 형성한다.
그리고, 실리콘 질화막(3) 상에 레지스트 패턴(도시 생략)을 형성하고, 이 레지스트 패턴을 마스크로 한 에칭에 의해, 실리콘 질화막(3)을 패터닝한다.
다음에, 패터닝된 실리콘 질화막(3)을 마스크로 한 에칭에 의해 패드 산화막(2)을 패터닝한다.
그리고, 패터닝된 실리콘 질화막(3) 및 패드 산화막(2)을 마스크로 한 드라이 에칭에 의해, 반도체 기판(1) 내에 트렌치(4)를 형성한다.
또한, 트렌치(4)의 내면(양측면 및 저면)에 라운드 열 산화막(5)으로서의 열 산화막을 200 ∼ 300Å 정도 형성한다.
다음에, 도 1의 (b)에 도시한 바와 같이, 라운드 산화막(5)의 표면을 질화한다. 이것에 의해, 라운드 산화막(5)의 상층에 SiON층(6)이 형성된다.
여기서, 질화 방법, 즉 SiON층(6)의 형성 방법으로서는 질소 분위기 중에서 열 처리하는 방법이나 질소 플라즈마를 이용하여 플라즈마 처리하는 방법이 있다. 또한, 이 열 처리 또는 플라즈마 처리에 있어서는, 예를 들면 NH3이나 N2가 프로세스 가스로서 이용된다.
다음에, 도 1의 (c)에 도시한 바와 같이, 트렌치(4) 내부에 실리콘 산화막(HDPCVD 산화막: 7)을 HDPCVD법에 의해 형성한다. 이 때, 플라즈마 손상으로서, 댕글링 결합이 라운드 산화막(5)과 반도체 기판(1)과의 계면에서 발생한다.
마지막으로, 반도체 기판(1)을 예를 들면 400 ∼ 800℃ 정도의 온도로 열 처리(어닐링 처리)한다.
이 어닐링 처리에 의해, 라운드 산화막(5)의 표면에 형성된 SiON층(6)이 라운드 산화막(5)과 반도체 기판(1)의 계면까지 확산한다. 그리고, 상기 댕글링 결합과, SiON층(6)의 질소 원자 N이 결합한다.
상술한 반도체 장치의 제조 방법에 대하여, 본 발명에 기재된 제1 산화막은 라운드 산화막(5)에 대응하고, 제2 산화막은 실리콘 산화막(7)에 대응하고 있다.
이상 설명한 바와 같이, 본 실시 형태 1에 따른 반도체 장치의 제조 방법에서는, 반도체 기판(1) 내에 형성된 트렌치(4) 내면에 라운드 산화막(5)을 형성하고, 이 라운드 산화막(5)의 표면을 질화하여 SiON층(6)을 형성하였다. 그리고, 트렌치(4) 내에 실리콘 산화막(7)을 HDPCVD법에 의해 형성하였다. 마지막으로, 반도체 기판(1)을 열 처리(어닐링 처리)하였다.
이 제조 방법에 따르면, 질화에 의해 라운드 산화막(5)의 표면에 형성된 SiON층(6)이 실리콘 산화막(7)의 형성 후에 행해지는 어닐링 공정에 있어서, 라운드 산화막(5)과 반도체 기판(1)과의 계면까지 확산된다.
이에 따라, HDPCVD 공정에서 라운드 산화막(5)과 반도체 기판(1)과의 계면에 형성된 댕글링 결합이 SiON층(6)의 질소 원자 N과 결합한다. 즉, STI 갭-필에서 발생하는 플라즈마 손상을 확실하게 제거할 수 있다.
따라서, 종래와 같이 댕글링 결합이 작용을 미쳐 누설 전류가 흐르는 것을 방지할 수 있다. 이 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상술한 제조 방법에서의 라운드 산화막(5)의 표면을 질화하여 SiON층(6)을 형성하는 공정과, 트렌치(4) 내에 실리콘 산화막(7)을 형성하는 공정과, 어닐링 처리(열 처리) 공정으로는, HDPCVD 장치 중 하나인 챔버 내에서 In-situ에서 행하는 것이 가능하다.
따라서, 반도체 제조 공정의 공정수를 늘리지 않고, STI 갭-필에서 발생하는 플라즈마 손상을 확실하게 제거할 수 있다. 이에 따라, 반도체 장치의 제조 비용의 증가를 방지할 수 있다.
또, 본 실시 형태에서는 트렌치(4) 내의 실리콘 산화막(7)의 매립에 HDPCVD법을 이용하고 있지만, 다른 플라즈마 CVD법을 이용해도 된다. 이 경우도, 실리콘 산화막(7)을 형성할 때에 발생하는 플라즈마 손상을 SiON층(6)의 형성 및 확산에 의해 확실하게 제거할 수 있다.
본 발명에 따르면, 제1 산화막의 상층에 형성된 SiON층이 제2 산화막을 형성한 후에 실행되는 어닐링 공정으로, 제1 산화막과 반도체 기판과의 계면까지 확산된다.
따라서, STI 갭-필에서 제1 산화막과 반도체 기판과의 계면에서 발생하는 플라즈마 손상을 확실하게 제거할 수 있다.
또한, 질화 공정, 제2 산화막 형성 공정 및 어닐링 공정을, HDPCVD 장치의 하나의 챔버 내에서 연속하여 행함으로써, 반도체 제조 공정의 공정수의 증가를 방지할 수 있다. 따라서, 반도체 장치의 제조 비용을 억제할 수 있다.

Claims (4)

  1. 반도체 기판 내에 트렌치를 형성하는 트렌치 형성 공정과,
    상기 트렌치 형성 공정에서 형성된 상기 트렌치의 내면에 제1 산화막을 형성하는 제1 산화막 형성 공정과,
    상기 제1 산화막 형성 공정에서 형성된 상기 제1 산화막의 표면을 질화하는 질화 공정과,
    상기 트렌치 내부에 제2 산화막을 HDPCVD법에 의해 형성하는 제2 산화막 형성 공정과,
    상기 반도체 기판을 열 처리하는 어닐링 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 질화 공정에서는 상기 제1 산화막 상층에 SiON층을 형성하고,
    상기 어닐링 공정에서는, 상기 질화 공정에서 형성된 상기 SiON층을 상기 제1 산화막과 상기 반도체 기판과의 계면까지 확산시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 질화 공정은, 상기 제2 산화막 형성 공정 및 상기 어닐링 공정을HDPCVD 장치 중 하나의 챔버 내에서 연속하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 질화 공정은, 질소 분위기 중에서의 열 처리 공정 혹은 질소 플라즈마를 이용한 플라즈마 처리 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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