WO2014038683A1 - 半導体装置及びその製造方法 - Google Patents

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liner
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慎吾 氏原
浩二 谷口
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ピーエスフォー ルクスコ エスエイアールエル
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    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • an element isolation region is formed to partition an element formation region.
  • the element isolation region is formed by STI (Shallow Trench Isolation) formed by filling the trench of the semiconductor layer with an insulating film.
  • STI Shallow Trench Isolation
  • SOD Spin On
  • a method of burying with a silicon oxide film formed by a Dielectrics method or a flowable CVD (Flowable-CVD) method has been proposed.
  • the STI includes, for example, a liner nitride film, an SOD film, and / or an oxide film (HDP film) formed by high density plasma CVD (HDP-CVD) as disclosed in Patent Document 1.
  • a liner nitride film, an SOD film, and / or an oxide film (HDP film) formed by high density plasma CVD (HDP-CVD) as disclosed in Patent Document 1.
  • Patent Document 1 adopts a structure having a liner nitride film and an SOD film in the STI having a narrow isolation width in the memory cell region, and in the STI having a wide isolation width provided at the boundary between the memory cell region and the peripheral region. It is disclosed that a structure having a liner nitride film, an SOD film, and an HDP film is employed.
  • Patent Document 2 discloses a structure having a wall oxide film and an element isolation oxide film as STI, and discloses that the element isolation oxide film has at least one of an SOD film and an HDP film. Furthermore, it is disclosed that a liner nitride film and a liner oxide film are further provided between the wall oxide film and the element isolation oxide film. Furthermore, in Patent Document 3, when a flowable silazane compound is deposited by a flowable-CVD method in a groove having a different separation width formed with a liner oxide film and a liner nitride film, the narrow separation width is filled and the separation width is wide. A structure in which the groove is not filled is shown, and a method of forming a HDP-CVD oxide film after the conversion to an oxide film and densification and filling the groove with a wide separation width is disclosed.
  • the DRAM has a portion driven by a boosted voltage VPP created by boosting an external voltage VDD supplied from the outside, for example, a sub word driver.
  • Vth is It may decrease and cause current failure.
  • the problem is that by increasing the thickness of the liner oxide film and moving the liner nitride film away from the trench surface of the STI, electron traps can be reduced and the threshold of the transistor can be prevented from lowering.
  • the STI in the memory cell is also formed in the same process, the data retention characteristic of the memory cell deteriorates, the width of the diffusion layer is reduced, and there is a disadvantage in miniaturization of the cell.
  • the liner nitride film is not provided at least in the vicinity of the surface in the wide second element isolation region for the semiconductor element to which a high voltage is applied, so that the nitride film / oxide film interface is provided.
  • the problem that the threshold voltage is lowered by trapping electrons is solved, and the liner nitride film is present in the narrow first element isolation region for a semiconductor element to which a low voltage is applied such as a memory cell. Deterioration of data retention characteristics is suppressed.
  • FIG. 1 to 9 are process cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.
  • FIG. 10 is a cross-sectional view for explaining an element isolation region in a semiconductor device according to an embodiment of the present invention.
  • FIG. 11 is a cross-sectional view for explaining an element isolation region in a semiconductor device as a comparative example considered when the inventors considered the invention.
  • 12 to 16 are process cross-sectional views illustrating a process for manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 17 is a cross-sectional view for explaining an element isolation region in a semiconductor device according to another embodiment of the present invention.
  • a pad oxide film 2 and a mask nitride film 3 are formed on a silicon substrate 1 as a semiconductor substrate, and the mask nitride film 3 and the pad oxide film 2 are patterned through a photolithography process. Further, the silicon substrate 1 is etched using the mask nitride film 3 as a mask to form an STI trench.
  • the STI trench is provided with an STI trench 4A in the memory cell array region, an STI trench 4B for a low voltage driving semiconductor element such as a sense amplifier (S / A), and a high voltage such as VPP in the peripheral circuit region.
  • An STI trench 4C for elements such as a sub word driver (SWD) and other STI trenches 4D for peripheral circuits are formed.
  • the STI trench 4D means a trench having the widest isolation width.
  • the STI trench is a STI trench for a high voltage element, but is not limited thereto, and can correspond to any voltage.
  • the separation width is 4A ⁇ 4B ⁇ 4C ⁇ 4D.
  • the STI trench 4A having the narrowest isolation width is formed with a width of 60 nm or less, preferably 45 nm or less.
  • the liner oxide film 5 is formed by oxidizing the surface of the silicon substrate 1 exposed in each trench by an ISSG (In-situ steam generation) method or the like.
  • the liner oxide film 5 is formed to a thickness of about 4 nm.
  • the surface of the mask nitride film 3 is also oxidized.
  • the liner oxide film 5 is preferably 1 nm or more, and more preferably 2 nm or more.
  • the liner oxide film 5 is preferably 8 nm or less, and more preferably 6 nm or less.
  • the liner nitride film 6 is formed by a CVD method or the like.
  • the thickness of the liner nitride film 6 is not particularly limited and conforms to a conventionally known design standard.
  • the first silicon oxide film 7 is formed by applying, for example, a silica-based resin by a flowable-CVD method or an SOD (Spin On Dielectric) method.
  • the STI trenches 4A and 4B are filled with the first silicon oxide film 7, but the STI trenches 4C and 4D are not filled.
  • heat treatment is performed in an oxidizing atmosphere for densification.
  • the presence of the liner nitride film 6 prevents the silicon substrate 1 from being oxidized.
  • the first silicon oxide film 7 is etched to expose the liner nitride film 6 on the mask nitride film 3. Etching is performed by adjusting the time so that the first silicon oxide film 7 on the sidewall portions of the STI trenches 4C and 4D can be removed by isotropic etching such as wet etching. As a result, in the STI trenches 4C and 4D, the first silicon oxide film 7 formed on the inner wall is removed, and the liner nitride film 6 is exposed on the inner wall of the trench.
  • Etching the first silicon oxide film 7 may be performed by dry etching.
  • dry etching the exposed liner nitride film 6 may be removed by dry etching as it is.
  • Step 7 in FIG. 7 A second silicon oxide film 8 is deposited on the entire surface by a high density plasma CVD method (High Density Plasma-CVD: HDP-CVD).
  • the oxide film is etched to the vicinity of the bottom surface of the mask nitride film 3 to expose the first silicon oxide film 7 in the STI trenches 4A and 4B. Thereafter, the exposed nitride films (mask nitride film 3 and liner nitride film 6) are removed using hot phosphoric acid or the like, and the oxide film is etched back to expose the surface of the silicon substrate 1. Then, the STI shown in FIG. Is formed. Note that the surface of the silicon substrate 1 is not necessarily exposed, and the pad oxide film 2 may be left as long as the entire surface is planarized.
  • FIG. 11 is a view showing an STI as a comparative example considered when the inventor considered the invention, and is formed by forming a second silicon oxide film 8 following the process of FIG. .
  • the STI trenches 4A and 4B are equivalent to FIG.
  • the liner nitride film 6 and the first silicon oxide film 7 are exposed on the surface.
  • the second silicon oxide film 8 may be formed following the process of FIG. 5, but in this case also, the liner nitride film 6 is exposed on the surface in the STI trenches 4C and 4D.
  • the liner nitride film 6 is exposed on the STI surface for an element to which a high voltage is applied, electrons are trapped at the nitride film / oxide film interface and a high voltage is applied.
  • the SWD STI trench 4C to which a high voltage is applied has a structure in which the liner nitride film 6 does not exist in the vicinity of the STI surface. do not do.
  • FIG. 12 step A first silicon oxide film 7 is formed by a flowable-CVD method. At this time, by adjusting the fluidity, it flows down to the bottoms of the STI trenches 4C and 4D and becomes the bottom silicon oxide film 7B.
  • the surface of the liner nitride film 6 has low wettability with the deposited film by Flowable-CVD method, and if the fluidity is sufficiently high, the deposited film is not deposited on the upper side surface portion in the STI trenches 4C and 4D. Is exposed.
  • FIG. 12 shows a state where the first silicon oxide film 7 is not formed on the mask nitride film 3 between the STI trenches 4C and 4D, but the distance between the STI trenches 4C and 4D can be widened. For example, the first silicon oxide film 7 may remain on the mask nitride film 3.
  • the first silicon oxide film 7 is removed by etching as in the first embodiment. Since the etching amount is small, the first silicon oxide film 7 above the STI trenches 4A and 4B can be sufficiently left.
  • the process of filling a groove with a narrow separation width by the Flowable-CVD method and flowing it down to the bottom of the groove with a wide separation width is described in detail in, for example, Patent Document 3, and should be referred to.
  • the Flowable-CVD method in the present invention is described in the method of providing a fluidity by thermal reflow after depositing a silicon oxide film by a CVD method using TEOS or the like as a raw material, and the prior art and invention of Patent Document 3.
  • it includes both a method of depositing as a fluid silicon compound such as silanol or silazane by the CVD method, and then converting to silicon oxide and densifying.
  • a method of depositing as a fluid silicon compound can be preferably used.
  • FIG. 13 step The exposed liner nitride film 6 is removed by wet etching using hot phosphoric acid or the like, or dry etching.
  • the liner oxide film 5 is exposed on the upper inner wall. Since mask nitride film 3 is covered with liner oxide film 5, it is not affected by the nitride film etching. Since the bottom silicon oxide film 7B remains at the bottoms of the STI trenches 4C and 4D, the liner nitride film 6 remains without being removed. (FIG. 14 step) A second silicon oxide film 8 is deposited on the entire surface by HDP-CVD. As described in the first embodiment, if the liner nitride film 6 is sufficiently thin, the step of FIG.
  • Step 15 in FIG. 15 The second silicon oxide film 8, the first silicon oxide film 7, the liner nitride film 6, and the liner oxide film 5 are removed and planarized by CMP using the mask nitride film 3 as an etching stopper.
  • FIG. 16 step Further, the oxide film is etched to the vicinity of the bottom surface of the mask nitride film 3. Thereafter, the exposed nitride films (mask nitride film 3 and liner nitride film 6) are removed using hot phosphoric acid or the like, and the oxide film is etched back to expose the surface of the silicon substrate 1.
  • an STI is formed in which the liner oxide film 5, the liner nitride film 6 and the first silicon oxide film 7 are exposed on the surface.
  • the liner oxide film 5 and the liner nitridation are formed at the bottom.
  • the film, the first silicon oxide film 7 (bottom silicon oxide film 7B), and the STI that exposes the liner oxide film 5 and the second silicon oxide film 8 on the surface are formed.
  • the SWD STI trench 4C to which a high voltage is applied has a structure in which the liner nitride film 6 does not exist in the vicinity of the STI surface. Does not occur. Further, when removing the liner nitride film 6, it is almost unnecessary to remove the first silicon oxide film 7, so that a fine element isolation region can be formed at the same time.

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Abstract

一つの半導体基板上に、第１の幅を有する第１の素子分離領域であって、該第１の素子分離領域上面の 外周側からライナー酸化膜とライナー窒化膜と酸化シリコン膜の順で設けられた第１の素子分離領域と 、前記第１の幅より広い第２の幅を有する第２の素子分離領域であって、該第２の素子分離領域上面の 外周側からライナー酸化膜と酸化シリコン膜の順で設けられた第２の素子分離領域とを設けた半導体装 置が提供される。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　半導体装置においては、素子形成領域を区画する為に素子分離領域が形成される。その素子分離領域は、半導体層の溝内に絶縁膜を充填して形成したＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）によって形成される。ＳＴＩは、昨今の微細化に伴い、ＳＴＩの溝内にＣＶＤ法等で絶縁膜を充填するのが困難となっており、その対策としてポリシラザン等の塗布により膜形成が形成可能なＳＯＤ（Ｓｐｉｎ　Ｏｎ　Ｄｉｅｌｅｃｔｒｉｃｓ）法や流動性ＣＶＤ（Ｆｌｏｗａｂｌｅ−ＣＶＤ）法で形成された酸化シリコン膜で埋設する方法が提案されている。
　そのＳＴＩは、例えば、特許文献１で示されるように、ライナー窒化膜と、ＳＯＤ膜及び／又は高密度プラズマＣＶＤ法（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ−ＣＶＤ：ＨＤＰ−ＣＶＤ）による酸化膜（ＨＤＰ膜）からなる構造から構成される。更に、特許文献１は、メモリセル領域内の分離幅の狭いＳＴＩではライナー窒化膜及びＳＯＤ膜を有する構造を採用し、メモリセル領域と周辺領域の境目の領域に設けられる分離幅の広いＳＴＩではライナー窒化膜、ＳＯＤ膜及びＨＤＰ膜を有する構造を採用することを開示する。また、特許文献２では、ＳＴＩとしてウォール酸化膜及び素子分離酸化膜を有する構造を開示し、その素子分離酸化膜として、ＳＯＤ膜及びＨＤＰ膜の少なく一方を有することを開示する。更に、ウォール酸化膜と素子分離酸化膜の間にライナー窒化膜、ライナー酸化膜を更に設けることを開示する。さらに、特許文献３では、ライナー酸化膜、ライナー窒化膜の形成された分離幅の異なる溝に、Ｆｌｏｗａｂｌｅ−ＣＶＤ法により流動性シラザン化合物を堆積すると分離幅の狭い溝は充填され、分離幅の広い溝は充填されない構造が示され、酸化膜への変換及び緻密化後に、ＨＤＰ−ＣＶＤ酸化膜を形成し、分離幅の広い溝を充填する方法が開示されている。
特開２０１０−１０９２２９号公報 特開２０１１−１２９７７１号公報 特開２０１２−２３１００７号公報
　ＳＴＩ構造として、トレンチ内壁の酸化やその酸化によるストレスを防止するために、トレンチ内部にライナー酸化膜及びライナー窒化膜を設け、その中に酸化膜を埋める構造が検討されている。しかしながら、この構造について誠意検討した結果、以下の課題が存在することを発明者は発見した。
　ＤＲＡＭでは、外部から供給される外部電圧ＶＤＤを内部で昇圧して作成した昇圧電圧ＶＰＰによって駆動される箇所、例えばサブワードドライバを有する。そのようにＶＰＰなどの高電圧が半導体素子（トランジスタ）のソース・ドレインに印加される箇所では、ＳＴＩ表面近傍の窒化膜／酸化膜界面に電子がトラップされ、ＰＭＯＳのしきい値電圧：Ｖｔｈが低下して電流不良を引き起こすことがある。
　その問題は、ライナー酸化膜を厚膜化してライナー窒化膜をＳＴＩのトレンチ表面から遠ざけることで電子のトラップは減少しトランジスタの閾値の低下を防止することができる。しかしながら、メモリセル内のＳＴＩも同一工程で形成されると、そのメモリセルのデータ保持（ｄａｔａ　ｒｅｔｅｎｔｉｏｎ）特性が悪化し、また拡散層幅が小さくなりセルの微細化にも不利益がある。
　本発明の一実施形態に係る発明によれば、
　一つの半導体基板上に、
　第１の幅を有する第１の素子分離領域であって、該第１の素子分離領域上面の外周側からライナー酸化膜とライナー窒化膜と酸化シリコン膜の順で設けられた第１の素子分離領域と、
　前記第１の幅より広い第２の幅を有する第２の素子分離領域であって、該第２の素子分離領域上面の外周側からライナー酸化膜と酸化シリコン膜の順で設けられた第２の素子分離領域と
を備える半導体装置が提供される。
　また、本発明の別の実施形態に係る発明によれば、
　半導体基板上に第１の幅を有する第１の溝と、前記第１の幅より広い第２の幅を有する第２の溝を形成する工程と、
　前記第１及び第２の溝の内壁にライナー酸化膜とライナー窒化膜を形成する工程と、
　前記第１の溝を充填し、前記第２の溝を充填しない状態で第１の酸化シリコン膜を形成する工程と、
　前記第２の溝上部側壁の前記ライナー窒化膜を露出させる工程と、
　前記第２の溝内に露出した前記ライナー窒化膜を除去する工程と、
　前記第２の溝を充填するように第２の酸化シリコン膜を全面に形成する工程と、
　前記半導体基板表面まで全面を平坦化する工程と
を備える半導体装置の製造方法、が提供される。
　本発明の一実施形態によれば、高電圧印加される半導体素子用の幅広の第２の素子分離領域ではライナー窒化膜が少なくとも表面近傍に設けられていないことで、窒化膜／酸化膜界面に電子がトラップされることでしきい値電圧が低下する問題が解消され、メモリセルなどの低電圧印加される半導体素子用の狭幅の第１の素子分離領域ではライナー窒化膜が存在することでデータ保持特性の悪化が抑制される。
　図１~図９は、本発明の実施形態例に係る半導体装置の製造工程を説明する工程断面図である。
　図１０は、本発明の実施形態例に係る半導体装置における素子分離領域を説明する断面図である。
　図１１は、発明者が発明を考える際に考えた比較例としての半導体装置における素子分離領域を説明する断面図である。
　図１２~図１６は、本発明の別の実施形態例に係る半導体装置の製造工程を説明する工程断面図である。
　図１７は、本発明の別の実施形態例に係る半導体装置における素子分離領域を説明する断面図である。
　以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれに限定されるものでは無い。
　〔実施形態例１〕
　（図１工程）
　まず、半導体基板としてシリコン基板１上にパッド酸化膜２及びマスク窒化膜３を形成し、フォトリソグラフィ工程を経てマスク窒化膜３、パッド酸化膜２をパターニングする。さらにマスク窒化膜３をマスクとしてシリコン基板１をエッチングして、ＳＴＩトレンチを形成する。ここで、ＳＴＩトレンチはメモリセルアレイ領域のＳＴＩトレンチ４Ａ、周辺回路領域において、センスアンプ（Ｓ／Ａ）などの低電圧駆動の半導体素子用のＳＴＩトレンチ４Ｂ、さらにＶＰＰなどの高電圧が付与されるサブワードドライバ（ＳＷＤ）などの素子用のＳＴＩトレンチ４Ｃ、その他周辺回路用のＳＴＩトレンチ４Ｄが形成される。ＳＴＩトレンチ４Ｄは、最も分離幅の広いトレンチを意味し、ここでは便宜的に高電圧素子用のＳＴＩトレンチとするが、これに限定されず、あらゆる電圧に対応することができる。分離幅は４Ａ＜４Ｂ＜４Ｃ＜４Ｄとなる。最も分離幅の狭いＳＴＩトレンチ４Ａは６０ｎｍ以下の幅、好ましくは４５ｎｍ以下の幅に形成される。
　（図２工程）
　ＩＳＳＧ（Ｉｎ−ｓｉｔｕ　ｓｔｅａｍ　ｇｅｎｅｒａｔｉｏｎ）法などにより各トレンチ内に露出するシリコン基板１の表面を酸化し、ライナー酸化膜５を形成する。ライナー酸化膜５は４ｎｍ程度の膜厚に形成する。このとき、マスク窒化膜３の表面も酸化される。ライナー酸化膜５は１ｎｍ以上であることが好ましく、２ｎｍ以上であることがより好ましい。また、ライナー酸化膜５は８ｎｍ以下であることが好ましく、６ｎｍ以下であることがより好ましい。
　（図３工程）
　ライナー窒化膜６をＣＶＤ法などにより形成する。ライナー窒化膜６の膜厚は、特に制限されるものではなく、従来公知の設計基準に準じる。
　（図４工程）
　Ｆｌｏｗａｂｌｅ−ＣＶＤ法やＳＯＤ（Ｓｐｉｎ　Ｏｎ　Ｄｉｅｌｅｃｔｒｉｃ）法により、例えばシリカ系の樹脂を塗布することにより第１の酸化シリコン膜７を形成する。このとき、ＳＴＩトレンチ４Ａ及び４Ｂは第１の酸化シリコン膜７で充填されるが、ＳＴＩトレンチ４Ｃ，４Ｄは充填されない。この後、緻密化のための酸化雰囲気下で熱処理を行う。ライナー窒化膜６が存在することで、シリコン基板１の酸化が防止される。
　（図５工程）
　第１の酸化シリコン膜７をエッチングしてマスク窒化膜３上のライナー窒化膜６を露出させる。エッチングはウェットエッチングなどの等方性のエッチングにより、ＳＴＩトレンチ４Ｃ及び４Ｄの側壁部分の第１の酸化シリコン膜７が除去できるように時間を調整して行う。この結果、ＳＴＩトレンチ４Ｃ及び４Ｄでは、内壁に形成されていた第１の酸化シリコン膜７が除去され、ライナー窒化膜６がトレンチ内壁に露出する。なお、ＳＴＩトレンチ４Ｃ及び４Ｄにおいて、側壁部分と溝底部とで第１の酸化シリコン膜７の膜厚が異なる、例えば、溝底部の膜厚が厚い場合、溝底部の第１の酸化シリコン膜７は完全に除去する必要は無い。第１の酸化シリコン膜７をエッチングはドライエッチングで行ってもよい。ドライエッチングでは、露出したライナー窒化膜６はそのままドライエッチングで除去しても良い。ドライエッチングは等方性の強い条件を選択することで、ＳＴＩトレンチ４Ａ，４Ｂでのエッチング深さがシリコン基板１上面よりも上になるようにすることが好ましい。
　（図６工程）
　露出するライナー窒化膜６を熱リン酸などを用いて除去する。この結果、ＳＴＩトレンチ４Ｃ及び４Ｄでは、内壁にライナー酸化膜５が露出する。マスク窒化膜３はライナー酸化膜５で覆われているため、窒化膜エッチングの影響を受けない。ＳＴＩトレンチ４Ｃ及び４Ｄの溝底部に第１の酸化シリコン膜７が残っている場合は、第１の酸化シリコン膜７に覆われたライナー窒化膜６は除去されずに残るが、問題は無い。
　（図７工程）
　全面に高密度プラズマＣＶＤ法（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ−ＣＶＤ：ＨＤＰ−ＣＶＤ）により第２の酸化シリコン膜８を堆積する。このＨＤＰ−ＣＶＤ法は、膜堆積と同時に高密度プラズマによるスパッタ効果により、下地膜をエッチバックしながら膜堆積が進行する。このため、ライナー窒化膜６の膜厚がこのスパッタ効果により十分除去される程度に薄い場合は、図６工程を省略して、第２の酸化シリコン膜８の堆積と同時に露出しているライナー窒化膜６を除去しても良い。
　（図８工程）
　化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、マスク窒化膜３をエッチングストッパとして第２の酸化シリコン膜８を平坦化する。
　（図９工程）
　さらに、マスク窒化膜３の底面近傍まで酸化膜エッチングを行い、ＳＴＩトレンチ４Ａ，４Ｂでは第１の酸化シリコン膜７を露出させる。
　その後、露出する窒化膜（マスク窒化膜３及びライナー窒化膜６）を熱リン酸などを用いて除去し、更に酸化膜をエッチバックしてシリコン基板１表面を露出させると、図１０に示すＳＴＩが形成される。なお、シリコン基板１表面は必ずしも露出させる必要はなく、全面が平坦化されていればパッド酸化膜２が残った状態でも良い。ＳＴＩトレンチ４Ａ及び４Ｂでは、表面にライナー酸化膜５、ライナー窒化膜６、第１の酸化シリコン膜７が露出するＳＴＩが形成され、ＳＴＩトレンチ４Ｃ及び４Ｄでは、表面にライナー酸化膜５、第２の酸化シリコン膜８が露出するＳＴＩが形成される。なお、分離幅の狭いＳＴＩトレンチ４Ａ及び４Ｂにおいては、図５工程における第１の酸化シリコン膜７のエッチング状況によっては、表面に第２の酸化シリコン膜８が残存する場合もあり、このような場合も本発明の範囲内である。
　図１１は、発明者が発明を考える際に考えた比較例としてのＳＴＩを示す図であり、図４の工程に続いて、第２の酸化シリコン膜８を形成して作成されるものである。図１１に示す例では、ＳＴＩトレンチ４Ａ及び４Ｂは、図１０と同等である。一方、ＳＴＩトレンチ４Ｃ及び４Ｄでは、ライナー窒化膜６及び第１の酸化シリコン膜７が表面に露出する。また、図５の工程に続いて、第２の酸化シリコン膜８を形成する場合もあるが、その場合においてもＳＴＩトレンチ４Ｃ及び４Ｄでは、ライナー窒化膜６が表面に露出する構造となる。このように、従来構造では、高電圧が印加される素子用のＳＴＩ表面にライナー窒化膜６が露出する構造であるため、窒化膜／酸化膜界面に電子がトラップされ、高電圧が印加される素子、特にＰＭＯＳのしきい値電圧の低下による電流不良が懸念される。これに対して、本発明では高電圧が印加されるＳＷＤ用のＳＴＩトレンチ４ＣではＳＴＩ表面近傍にライナー窒化膜６が存在しない構造であるため、従来構造におけるしきい値電圧低下による電流不良は発生しない。
　メモリセルアレイ領域に形成されるメモリセルアレイ、周辺回路領域に形成される周辺回路、センスアンプ及びサブワードドライバの関係及び夫々の機能は、例えば、米国出願公開公報ＵＳ２０１１／０２２０９６８、ＵＳ２０１２／０１２０７５１を参照されたい。また、メモリセルに供給される電圧ＶＡＲＹ、周辺回路に供給される電圧ＶＰＥＲＩ、外部から供給される電圧ＶＤＤ、昇圧回路ＶＰＰについても、前述した米国公開公報を参照されたい。また、メモリセルアレイ領域及び周辺回路領域における素子分離領域の平面レイアウトは、例えば、米国パテント７８２９４１９を参照されたい。また、素子分離領域を含めたセンスアンプの形成領域の平面レイアウトは、例えば米国パテント７８４２９７６を参照されたい。また、素子分離領域を含めたサブワードドライバの形成領域の平面レイアウトは、例えば米国パテント８１３０５４６を参照されたい。
　〔実施形態例２〕
　実施形態例１において、分離幅の広いＳＴＩトレンチ４Ｃ，４Ｄ内の第１の酸化シリコン膜７をエッチング除去すると、分離幅の狭いＳＴＩトレンチ４Ａ，４Ｂの上部の第１の酸化シリコン膜７も除去される。このとき、シリコン基板１の上面より下まで後退する場合もある。第２の酸化シリコン膜８で埋め戻すことはできるが、微細化が更に進むと、第２の酸化シリコン膜８の埋設性が悪化し、特に分離幅の狭いメモリセル部のＳＴＩトレンチ４Ａではボイド発生などの問題が発生して、メモリセル部の製造に悪影響を及ぼす可能性がある。本実施形態例では第１の酸化シリコン膜７を極力エッチングせずに、ＳＴＩトレンチ４Ｃ，４Ｄの上部のライナー窒化膜６を除去する方法について説明する。
　図１工程~図３工程までは、実施形態例１と同様に行い、ライナー窒化膜６までを形成する。
　（図１２工程）
　Ｆｌｏｗａｂｌｅ−ＣＶＤ法により第１の酸化シリコン膜７を成膜する。その際、流動性を調整することで、ＳＴＩトレンチ４Ｃ，４Ｄの底部に流下してボトム酸化シリコン膜７Ｂとなる。ライナー窒化膜６の表面はＦｌｏｗａｂｌｅ−ＣＶＤ法による堆積膜との濡れ性が低く、流動性が十分に高ければＳＴＩトレンチ４Ｃ，４Ｄでは上部側面部分には堆積膜は被着せずにライナー窒化膜６が露出する。なお、図１２ではＳＴＩトレンチ４Ｃ，４Ｄの間のマスク窒化膜３上には第１の酸化シリコン膜７が形成されていない状態を示しているが、ＳＴＩトレンチ４Ｃ，４Ｄの間の距離が広ければ、マスク窒化膜３上に第１の酸化シリコン膜７が残る場合もある。流動性が十分に高くなく、ＳＴＩトレンチ４Ｃ，４Ｄの上部に薄く第１の酸化シリコン膜７が被着する場合は、実施形態例１と同様に第１の酸化シリコン膜７をエッチング除去するが、そのエッチング量は少ないため、ＳＴＩトレンチ４Ａ，４Ｂの上部の第１の酸化シリコン膜７を十分に残すことができる。Ｆｌｏｗａｂｌｅ−ＣＶＤ法により分離幅の狭い溝を充填し、分離幅の広い溝の底部に流下させる工程は、例えば、特許文献３に詳細が記載されており、参考にされたい。なお、本発明におけるＦｌｏｗａｂｌｅ−ＣＶＤ法とは、ＴＥＯＳなどを原料としてＣＶＤ法で酸化シリコン膜を堆積した後、熱リフローにより流動性を与える方法と、特許文献３の従来技術や発明に記載されるように、ＣＶＤ法でシラノールやシラザンのような流動性のシリコン化合物として堆積させ、その後、酸化シリコンへの変換及び緻密化を行う方法の両方を含む。特に本実施形態例では、流動性のシリコン化合物として堆積させる方法が好ましく使用できる。
　（図１３工程）
　露出するライナー窒化膜６を熱リン酸などを用いたウェットエッチングや、ドライエッチングで除去する。この結果、ＳＴＩトレンチ４Ｃ及び４Ｄでは、上部の内壁にライナー酸化膜５が露出する。マスク窒化膜３はライナー酸化膜５で覆われているため、窒化膜エッチングの影響を受けない。ＳＴＩトレンチ４Ｃ及び４Ｄの溝底部はボトム酸化シリコン膜７Ｂが残っているため、ライナー窒化膜６は除去されずに残る。
　（図１４工程）
　全面にＨＤＰ−ＣＶＤ法により第２の酸化シリコン膜８を堆積する。実施形態例１で説明したように、ライナー窒化膜６が十分に薄ければ、図１３工程を省略して、第２の酸化シリコン膜８の堆積と同時にライナー窒化膜６の除去を行ってもよい。
　（図１５工程）
　ＣＭＰ法により、マスク窒化膜３をエッチングストッパとして第２の酸化シリコン膜８、第１の酸化シリコン膜７、ライナー窒化膜６、ライナー酸化膜５を除去し、平坦化する。
　（図１６工程）
　さらに、マスク窒化膜３の底面近傍まで酸化膜エッチングを行う。
　その後、露出する窒化膜（マスク窒化膜３及びライナー窒化膜６）を熱リン酸などを用いて除去し、更に酸化膜をエッチバックしてシリコン基板１表面を露出させると、図１７に示すＳＴＩが形成される。ＳＴＩトレンチ４Ａ及び４Ｂでは、表面にライナー酸化膜５、ライナー窒化膜６、第１の酸化シリコン膜７が露出するＳＴＩが形成され、ＳＴＩトレンチ４Ｃ及び４Ｄでは、底部にライナー酸化膜５、ライナー窒化膜、第１の酸化シリコン膜７（ボトム酸化シリコン膜７Ｂ）、表面にライナー酸化膜５、第２の酸化シリコン膜８が露出するＳＴＩが形成される。
　このように、本実施形態例では、高電圧が印加されるＳＷＤ用のＳＴＩトレンチ４ＣではＳＴＩ表面近傍にライナー窒化膜６が存在しない構造であるため、従来構造におけるしきい値電圧低下による電流不良は発生しない。また、ライナー窒化膜６の除去の際に、第１の酸化シリコン膜７の除去が殆ど不要なため、微細な素子分離領域の形成を同時に達成できる。
１　　シリコン基板
２　　パッド酸化膜
３　　マスク窒化膜
４Ａ~４Ｄ　　ＳＴＩトレンチ
５　　ライナー酸化膜
６　　ライナー窒化膜
７　　第１の酸化シリコン膜
７Ｂ　ボトム酸化シリコン膜
８　　第２の酸化シリコン膜

Claims (26)

  1. 　一つの半導体基板上に、
    　第１の幅を有する第１の素子分離領域であって、該第１の素子分離領域上面の外周側からライナー酸化膜とライナー窒化膜と酸化シリコン膜の順で設けられた第１の素子分離領域と、
    　前記第１の幅より広い第２の幅を有する第２の素子分離領域であって、該第２の素子分離領域上面の外周側からライナー酸化膜と酸化シリコン膜の順で設けられた第２の素子分離領域と
    を備える半導体装置。
  2. 　前記ライナー酸化膜は、１~８ｎｍの範囲の膜厚を有する請求項１に記載の半導体装置。
  3. 　前記第１の素子分離領域上面に設けられた前記酸化シリコン膜は第１の酸化シリコン膜であり、前記第２の素子分離領域上面に設けられた前記酸化シリコン膜は前記第１の酸化シリコン膜とは異なる第２の酸化シリコン膜である請求項１または２に記載の半導体装置。
  4. 　前記第２の素子分離領域内に前記第１の酸化シリコン膜を含まない請求項３に記載の半導体装置。
  5. 　前記第２の素子分離領域内に前記ライナー窒化膜を含まない請求項４に記載の半導体装置。
  6. 　前記第２の素子分離領域は、前記第１の素子分離領域を備える半導体素子よりも高電圧が印加される半導体素子に対して形成される請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　前記半導体装置は、メモリセル領域を備え、
    　前記第１の素子分離領域は、前記メモリセル領域に形成される請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 　前記半導体装置は、周辺回路領域を備え、
    　前記第２の素子分離領域は、前記周辺回路領域に形成される請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 　前記半導体装置は、センスアレイ形成領域を備え、
    　前記第１の素子分離領域は、前記センスアレイ形成領域に形成される請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 　前記半導体装置は、サブワードドライバ形成領域を備え、
    　前記第２の素子分離領域は、前記サブワードドライバ形成領域に形成される請求項１乃至８のいずれか１項に記載の半導体装置。
  11. 　前記第２の素子分離領域は、前記ライナー酸化膜を内壁に形成した溝内に形成されており、該溝底部に、前記第１の酸化シリコン膜を含む請求項３に記載の半導体装置。
  12. 　前記第２の素子分離領域は、前記溝底部の前記第１の酸化シリコン膜と前記ライナー酸化膜との間にライナー窒化膜を含む請求項１１に記載の半導体装置。
  13. 　前記第２の素子分離領域内の前記第２の酸化シリコン膜は前記第１の酸化シリコン膜上に接して配置されている請求項１１又は１２に記載の半導体装置。
  14. 　半導体基板上に第１の幅を有する第１の溝と、前記第１の幅より広い第２の幅を有する第２の溝を形成する工程と、
    　前記第１及び第２の溝の内壁にライナー酸化膜とライナー窒化膜を形成する工程と、
    　前記第１の溝を充填し、前記第２の溝を充填しない状態で第１の酸化シリコン膜を形成する工程と、
    　前記第２の溝上部側壁の前記ライナー窒化膜を露出させる工程と、
    　前記第２の溝内に露出した前記ライナー窒化膜を除去する工程と、
    　前記第２の溝を充填するように第２の酸化シリコン膜を全面に形成する工程と、
    　前記半導体基板表面まで全面を平坦化する工程と
    を備える半導体装置の製造方法。
  15. 　前記ライナー酸化膜は、前記第１及び第２の溝内に露出する半導体層を熱酸化することで形成される請求項１４に記載の半導体装置の製造方法。
  16. 　前記ライナー酸化膜は、１~８ｎｍの範囲の膜厚に形成される請求項１４または１５に記載の半導体装置の製造方法。
  17. 　前記第１の酸化シリコン膜は、Ｆｌｏｗａｂｌｅ−ＣＶＤ法またはＳＯＤ法で形成される請求項１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
  18. 　第１の酸化シリコン膜は前記ライナー窒化膜を覆って形成され、前記第２の溝上部側壁の前記ライナー窒化膜を露出させる工程は、前記第１の酸化シリコン膜を等方的にエッチングして実施される請求項１４乃至１７のいずれか１項に記載の半導体装置の製造方法。
  19. 　前記第２の溝上部側壁の前記ライナー窒化膜を露出させる工程は、前記第２の溝内の前記ライナー窒化膜をすべて露出させる請求項１８に記載の半導体装置の製造方法。
  20. 　前記第１の酸化シリコン膜の等方的なエッチングは、前記第２の溝の底部に前記第１の酸化シリコン膜を残すことを含む請求項１８に記載の半導体装置の製造方法。
  21. 　前記第１の酸化シリコン膜を形成する工程は、前記第２の溝の側壁部の前記第１の酸化シリコン膜の膜厚より前記第２の溝の底部の前記第１の酸化シリコン膜の膜厚が厚くなるように形成することを含む請求項２０に記載の半導体装置の製造方法。
  22. 　前記ライナー窒化膜を除去する工程は、前記第２の溝内の底部の前記ライナー窒化膜を残し、前記第２の溝内の上部の前記ライナー窒化膜を除去することを含む請求項２０または２１に記載の半導体装置の製造方法。
  23. 　前記第２の溝内の前記ライナー窒化膜の除去は、前記第１の酸化シリコン膜のエッチングに連続して行う請求項２２に記載の半導体装置の製造方法。
  24. 　前記第１の酸化シリコン膜はＦｌｏｗａｂｌｅ−ＣＶＤ法にて形成され、前記第１の溝を充填する一方、前記第２の溝の上部側壁に被着しない流動性に調整して行い、前記ライナー窒化膜を露出させる請求項１７に記載の半導体装置の製造方法。
  25. 　前記第２の酸化シリコン膜は、高密度プラズマＣＶＤ法で形成される請求項１４乃至２４のいずれか１項に記載の半導体装置の製造方法。
  26. 　前記ライナー窒化膜を除去する工程と、前記第２の溝を充填するように第２の酸化シリコン膜を全面に形成する工程とは、前記第２の酸化シリコン膜を高密度プラズマＣＶＤ法で、前記第２の溝内に露出した前記ライナー窒化膜を除去しながら前記第２の酸化シリコン膜を形成することを含む請求項２５に記載の半導体装置の製造方法。
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