KR20040064279A - 반도체 장치 및 제조 방법 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체 장치 및 제조방법에 관한 것으로서, 발명의 목적은, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터를 가지는 반도체 장치 에 있어서, 드레인 전류 특성이 뛰어난 신뢰성의 높은 반도체 장치를 제공하는 것이다. 이 목적 달성을 위한 본 발명의 골자는, n채널형 전계 효과 트랜지스터가 형성되는 액티브의 홈 측벽에 실리콘 질화막을 마련하고, 더욱이 p채널형 전계 효과 트랜지스터의 액티브의 홈 측벽에는 채널 방향과 수직 방향에만 실리콘 질화막을 마련하는 것에 있다. 본 발명에 의해, 전류 특성에 뛰어난 n채널 전계 효과형 트랜지스터와 p채널 전계 효과형 트랜지스터를 가지는 반도체 장치를 제공할 수가 있다.

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD}
최근, 정보 통신 기기의 발달에 동반하여 LSl 등의 반도체 장치에 요구되는 처리 능력은 해마다 엄격해지고 있어 트랜지스터의 동작 속도의 고속화가 꾀해지고 있다. 특히, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터로 구성되는 상보(相補)형 전계 효과 트랜지스터는 저소비 전력인 것들이 넓게 이용되고 있지만, 그 고속화는 주로 구조의 미세화에 의해 진행되고 반도체소자를 가공하는 리소그래피 기술의 진보에 유지되어 왔다. 그렇지만, 최근에는 요구되는 최소 가공 치수(게이트의 최소 가공 치수)가 리소그래피에 이용하는 빛의 파장 레벨 이하로 되어 있어 더 한층 미세화 가공은 곤란하게 되고 있다.
거기서, n채널형 전계 효과 트랜지스터의 동작 속도를 앞당기는 수단으로서 전계 효과 트랜지스터의 채널 부분의 실리콘에 뒤틀림을 유도하려는 방법이 제안되고 있다. 실리콘 결정을 뒤틀으면 전자의 이동도(유효 질량)가 변화하는 것은 종래부터 알려져 있어 특개평11-340337호에서는 전계 효과 트랜지스터를 형성하는 기초막(下地膜)에 실리콘보다 격자 정수가 큰 실리콘 게르마늄을 이용하여 그 위에실리콘층을 에피택셜 성장 시키는 것으로, 채널 부분이 되는 실리콘에 뒤틀림를 주어 이동도를 높여 트랜지스터의 고속화를 도모한다고 할 방법이 개시되고 있다.
그렇지만, 전술과 같이, 결정의 격자 정수가 다른 재료를 격자 정합시키도록 에피택셜 성장 시키면 결정에 생기는 뒤틀림의 에너지가 커져 어느정도 임계 막두께 이상의 막두께에서는 결정에 전위가 발생한다는 문제나, LSl 등의 반도체 장치의 제조 프로세스에 있어서 일반적반적이지 않은 실리콘 게르마늄이라고 하는 재료의 도입에 의한 새로운 제조 장치의 도입에 수반하는 코스트의 증가 등에 의해 상술의 방법은 실용화까지에는 도달하지 않았다.
또, 상보형 전계 효과 트랜지스터는 전자를 캐리어로 하는 n채널형 전계 효과 트랜지스터와 정공(正孔)을 캐리어로 하는 p채널형 전계 효과 트랜지스터에 의해 구성되지만 반도체 장치의 고속화를 위해는 n채널형 및 p채널형 각각의 고속화를 도모하는 것이 바람직하다.
본 발명은 반도체 장치에 관하여, 특히 n채널 전계 효과형 트랜지스터와 p채널 전계 효과형 트랜지스터를 가지고 있는 반도체 장치와 관련 되는 것이다.
도 1은 본 발명의 제1 실시예의 인버터 회로를 나타낸 것이다.
도 2는 본 발명의 제1 실시예의 인버터 회로의 레이아웃을 나타내는 것이다.
도 3은 본 발명의 제1 실시예의 인버터 회로 레이아웃의 단면을 나타내는 것이다.
도 4는 n채널형 및 p채널형 전계 효과 트랜지스터의 드레인 전류의 응력 의존성의 실험 결과를 나타내는 개요도이다.
도 5는 전계 효과 트랜지스터의 세대에 의한, 상호 컨덕턴스(Gm)의 응력에 대한 의존성의 차이를 나타낸 실험 결과를 나타내는 개요도이다.
도 6은 STl 구조에 있어서의 응력 발생을 설명한 개념도이다.
도 7은 STl의 산화 기인 응력의 STl 폭 의존성을 해석한 결과를 나타내는 개요도이다. ,
도 8은 STl 홈 내부에 실리콘 질화막을 퇴적하는 방법을 설명한 개념도이다.
도 9는 본 발명의 제1 실시예의 인버터 회로의 다른 레이아웃을 나타내는 것이다.
도 10은 2 입력 NAND 회로를 나타낸 것이다.
도 11은 2 입력 NAND 회로에 본 발명을 적용했을 경우의 레이아웃이다.
도 12는 센스 앰프 회로를 나타낸 것이다.
도 13은 센스 앰프 회로에 본 발명을 적용했을 경우의 레이아웃이다.
도 14는 본 발명의 제2 실시예의 인버터 회로의 레이아웃을 나타내는 것이다.
도 15는 본 발명의 제2 실시예의 2 입력 NAND 회로의 레이아웃을 나타내는 것이다.
도 16은 본 발명의 제2 실시예의 센스 앰프 회로의 레이아웃을 나타내는 것이다.
<도면의 주요부분에 대한 설명>
1 : 실리콘 기판 2 : 천구(淺溝)소자 분리
3 : 트랜지스터 형성 영역(active) 4 : p형 well
5 : n형 wel1 6 : 소스(soce, soce1)
7 : 드레인(drain, drain1) 8 : 게이트 산화막
9 : 게이트 전극 10 : 콘택트
11 : 층간 절연막(TEOS) 12 : 패드 산화막
13 : 제1 실리콘 질화막 14 : 산화막
15 : 매입 산화막 16 : 제2의 실리콘 질화막
17 : 레지스트 18 : 배선
Q1, Q3, Q4, Q7, Q8 : p채널형 전계 효과 트랜지스터
Q2, Q5, Q6, Q9, Q10 : n채널형 전계 효과 트랜지스터
본 발명의 목적은 n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터를 가지는 반도체 장치에 있어서, 드레인 전류 특성에 뛰어난 반도체 장치를 제공하는 것에 있다.
제기과제를 해결하는 본 발명을 이하에 나타낸다.
(1) 반도체 기판 주표면에 홈을 형성하여, 그 내부에 절연막을 묻는 필드 영역과 상기 필드 영역에 인접하는 복수의 액티브 영역을 가져서 상기 액티브 영역은 n형 전계 효과형 트랜지스터가 형성된 제1 액티브 영역과 p형 전계 효과형 트랜지스터가 형성된 제２ 액티브 영역을 갖추어 상기 제1 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 n형 전계 효과형 트랜지스터의 소스와 드레인을 연결할 방향에 위치 하는 상기 홈 측면으로 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가지고, 상기 제２ 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제２ 액티브측의 홈 측면으로서, 상기 p형 전계 효과형 트랜지스터의 소스와 드레인을 연결할 방향에 위치 하는 상기 홈 측면으로 상기 산화 방지막을 비설치로 하는 것을 특징으로 한다.
절연층이라는 것은, 예를 들면 그 주위에 위치 하는 실리콘 기판등 보다도 도전성이 낮은 것을 이용해 일례로서 실리콘 산화층 등을 이용할 수가 있다. 또, 상기 산화 방지막의 위에 상기 절연을 퇴적한다. 소스와 드레인을 연결할 방향이라는 것은, 예를 들면, 이른바 채널 방향일 수가 있다. 이 경우, 게이트 전극의 긴 방향에 더해지는 응력이 게이트 전극의 소스 드레인 방향에 더해지는 압축 응력보다 낮은 압축 응력이 되도록 형성하지만, 게이트 전극의 긴 방향에 더해지는 응력이 인장응력으로 게이트 전극의 소스 드레인 방향에 더해지는 응력이 압축 응력이 되도록 형성하는 것이 바람직하다.
상기의 반도체 장치에 있어서, 상기 산화 방지막은 질화물막인 것을 특징으로 한다.
p형 전계 효과형 트랜지스터를 갖추는 제1 액티브 영역에 인접하는 필드 영역의 홈 측벽에 홈의 기판의 산화 방지를 위한 산화 방지막으로서 예를 들면, 실리콘 질화막을 구비 할 수가 있다.
(3) 상기의 반도체 장치에 있어서, 상기 제２ 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 n형 전계 효과형 트랜지스터의 소스와 드레인의 사이에 위치 하는 게이트 전극의 긴 방향에 위치 하는 상기 홈 측면에 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가지는 것을 특징으로 한다.
상기 게이트 전극의 긴 방향이라는 것은, 채널 방향과 교차하는(예를 들면 직행) 방향일 수가 있다.
(4) 상기의 반도체 장치에 있어서, 상기 제２ 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 p형 전계 효과형 트랜지스터의 소스와 드레인의 사이에 위치 하는 게이트 전극의 긴 방향에 상기 홈 측면에 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가지는 것을 특징으로 한다.
(5) 반도체 기판 주표면에 홈을 형성하여, 그 내부에 절연막을 매입한 필드 영역과 상기 필드 영역에 인접하는 n형 전계 효과형 트랜지스터가 형성된 제1 액티브 영역 및 p형 전계 효과형 트랜지스터가 형성된 제２ 액티브 영역을 갖추어, 상기 제1 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 n형 전계 효과형 트랜지스터의 소스와 드레인을 연결할 방향 및 소스 드레인을 연결하는 방향과 교차하는 방향으로 위치 하는 상기 홈 측면으로 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가져서, 상기 제２ 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제２ 액티브측의 홈 측면으로서, 상기 p형 전계 효과형 트랜지스터의 소스와 드레인을 연결할 방향에 위치 하는 상기 홈 측면으로 상기 산화 방지막을 비설치로 하여, 소스 드레인을 연결하는 방향과 교차하는 방향에 위치 하는 상기 홈 측면에 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 형성하는 것을 특징으로 한다.
(6) 반도체 기판 주표면에 홈을 형성하여 그 내부에 절연막을 매입한 필드 영역과 상기 필드 영역에 인접하는 복수의 액티브 영역을 가지고 상기 액티브 영역은, n형 전계 효과형 트랜지스터가 형성된 제1 액티브 영역과 p형 전계 효과형 트랜지스터가 형성된 제２ 액티브 영역을 갖추어 상기 제1 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 n형 전계 효과형 트랜지스터의 소스와 드레인을 연결할 방향으로 위치 하는 상기 홈 측면에 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가져, 상기 제２ 액티브 영역과 필드 영역을 개입시켜 인접하는 제３ 액티브 영역 및 제1 옆의 반대측으로부터 인접하는 제４ 액티브 영역을 가지며, 상기 제３ 액티브 영역과 상기 제４ 액티브 영역은, 상기 제２ 액티브 영역에 형성되는 상기 p형 전계 효과형 트랜지스터의 소스와 드레인을 연결하는 방향에 위치하고, 상기 제２ 액티브 영역과 상기 제３ 액티브 영역의 사이에 위치 하는 필드 영역과 상기 제２ 액티브 영역과 상기 제４ 액티브 영역의 사이에 위치 하는 필드 영역은 가공 치수 오차의 범위내에서 같은 폭의 영역을 가지는 것을 특징으로 한다.
또, 가공 치수 오차의 범위내, 바꾸어 말하면 변수범위내라는 것은, 통상의가공변수의 범위내, 바람직하게는 0.05㎛이하로 동일하면 좋다고 하는 것이다. 보다 바람직하게는, 본 실시예의 반도체 장치가 형성되고 있는 반도체 기판에 있어서, 다른 회로, 예를 들면, 메모리 셀이나 2 NAND 회로에 있어서의 게이트 전극의 게이트 길이(Lg)의 가공변수의 범위내인 것이 바람직하고, 0.05㎛이하, 한층 더 바람직하게는 0.03㎛이하인 것이 바람직하다.
(7) 상기 반도체 장치에 있어서, 상기 n형 전계 효과형 트랜지스터 및 상기 p형 전계 효과형 트랜지스터는 센스 앰프 회로를 구성하는 것을 특징으로 한다.
(8) 상기 반도체 장치에 있어서, 상기 n형 전계 효과형 트랜지스터 및 상기 p형 전계 효과형 트랜지스터는 차동증폭 회로를 구성하는 것을 특징으로 한다.
(9) 상기 반도체 장치 에 있어서, 상기 n형 전계 효과형 트랜지스터 및 상기 p형 전계 효과형 트랜지스터는 NAND 회로를 구성하는 것을 특징으로 한다.
(10) 상기 반도체 장치에 있어서, 상기 산화 방지막과 홈을 형성하는 반도체 기판의 사이에는 산화막이 형성되는 것을 특징으로 한다. 예를 들면, 실리콘 기판에 있어서의 실리콘 산화막이다.
(11) n형 전계 효과형 트랜지스터와 p형 전계 효과형 트랜지스터를 가지는 반도체 장치의 제조 방법으로서, 반도체 기판에 패드 산화막을 형성하는 공정, 상기 패드 산화막 상에 질화막을 형성하는 공정, 액티브 영역에 인접하는 필드 영역을 형성하는 영역에 있어서의 상기 패드 산화막 및 상기 질화막을 제거해 개구부를 형성하는 공정, 상기 개구부의 상기 반도체 기판에 홈을 형성하는 공정, 상기 홈에 의해 둘러싸인 제1 액티브 영역에 인접하는 필드 영역의 홈 측면에 홈의 반도체 기판의 산화를 방지하는 산화 방지막을 형성하여 산화 방지막 상에 절연막을 퇴적하여 홈을 묻는 공정, 상기 홈에 의해 둘러싸인 제２ 액티브 영역에 인접하는 필드 영역의 홈 측면으로 상기 산화 방지막을 비설치로 하여 상기 절연막을 퇴적하여 홈을 묻는 공정, 상기 제1 및 제２ 액티브 영역에 있어서의 상기 패드 산화막 및 질화막을 제거하는 공정, 상기 제1 액티브 영역에 n형 전계 효과형 트랜지스터를 형성하여, 상기 제２ 액티브 영역에 p형 전계 효과형 트랜지스터를 형성하는 공정을 가져 상기 산화 방지막을 비설치의 홈 측면은 상기 p형 전계 효과형 트랜지스터의 소스와 드레인을 연결하는 방향에 위치 하도록 형성되는 것을 특징으로 한다.
(12) 상기 반도체 제조 방법에 있어서, 상기 제1 액티브 영역에 인접하는 필드 영역의 홈 측면 및 상기 제２ 액티브 영역에 인접하는 필드 영역의 홈 측면에 산화 방지막을 형성하는 공정, 상기 대(代)의 액티브 영역에 인접하는 필드 영역의 홈 측면의 상기 산화 방지막을 제거하는 공정을 포함하는 것을 특징으로 한다.
덧붙여 본원 발명자들은, 전계 효과 트랜지스터의 드레인 전류의 응력 의존성을 측정하여, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터에서는, 그 응력 의존성이 다른 것을 명확하게 하였다. 도 4에, n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터의 드레인 전류의 응력 의존성의 실험 결과를 나타낸다. 이것은, Si(001)면 상에, 드레인 전류가 <110> 축으로 평행하게 흐르도록 형성된 트랜지스터에 대해서 응력 부하 실험을 실시한 것이다. 평가한 전계 효과 트랜지스터의 게이트 길이는 0.2㎛ 이다. 또, 응력의 방향은 전계 효과 트랜지스터의 채널을 흐르는 드레인 전류에 대해 평행 방향의 채널면내 일축응력(채널에 평행한 응력으로 이하 적는다)과 드레인 전류에 대해서 평행 방향의 채널면내 일축(一軸)응력(채널에 직각인 응력으로 이하 적는다)이고, 응력의 부호는, 플러스는 인장 응력, 마이너스는 압축 응력을 나타낸다. n채널형 전계 효과 트랜지스터의 경우, 인장 응력에 대해서 드레인 전류가 증가한다(채널에 평행인 응력으로는 약 4%/100 MPa, 채널에 직각인 응력으로는 약 2%/100MPa). 한편, p채널형 전계 효과 트랜지스터의 경우에는, 채널에 직각인 방향에 대해 드레인 전류는 증가(약 4%/100MPa)하지만, 채널에 평행한 방향에 대해서는 드레인 전류는 감소(약 7%/100MPa)하는 것을 밝혔다.
탄성변형 내의 논의에서는 응력과 뒤틀림은 비례 관계에 있다. 따라서, 상술의 실험 결과로, 예를 들면, n채널 전계 효과 트랜지스터에 대해서 채널에 평행하게 인장 응력을 부하 했을 경우에, 드레인 전류가 증가하는 것은 채널을 구성하는 실리콘의 결정 격자가, 응력 부하 전에 비해, 채널면내 평행 인장 방향으로 뒤틀기 때문에 전자의 이동도가 증가한 것이라고 생각된다. 즉, 본원 발명자들은 n채널형, p채널형 전계 효과 트랜지스터의 드레인 전류 특성이 채널을 구성하는 실리콘의 결정 격자에 생기는 뒤틀림의 방향 및 절대치에 의존하는 것을 밝혔다.
전계 효과 트랜지스터에 발생하는 응력의 트랜지스터 특성에의 영향에 대해서는 예를 들면, 전계 효과 트랜지스터의 특성의 하나인 상호 컨덕턴스(Gm)의 응력 의존성에 대해서 연구가 되고 있다(Akemi Hamada, etal.,IEEETrans.Electron Devices, vol. 38, No. 4, pp. 895-900, 1991). 그렇지만, 종래는 전계 효과 트랜지스터의 특성이 응력에 의해 변동한다고 했던 것은 문제가 되지 않았다. 이것은트랜지스터 그 자체의 응력에 대한 감수성이 낮았던 경우가 생각되어진다. 도 5에 전술의 문헌(Akemi Hamada, etal.,IEEETrans.Electron Devices, vol. 38, No. 4, pp. 895-90O, l991)의 Gm의 응력 의존성의 실험 결과(게이트 길이:2㎛)와 본원 발명자들의 Gm의 응력 의존성의 실험 결과(게이트 길이:0.2㎛)를 비교해 나타낸다. 덧붙여 비교는 n채널형 전계 효과 트랜지스터에 대한 채널에 평행 방향의 응력 부하로 실행하였다. 게이트 길이가 2㎛의 세대의 트랜지스터에 대해서, 게이트 길이 0.2㎛ 세대의 트랜지스터는, 응력에 대한 Gm의 의존성이 약 4배 크다. 즉, 트랜지스터의 세대가 진행되는 것에 의해, 응력에 대한 트랜지스터 특성의 감수성이 높아지고 있는 것을 나타내고 있다.
본 발명은, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터를 가지는 반도체 장치에 있어서, n채널형의 채널 부분에 발생하는 압축 응력을 작게 하도록 혹은 인장 응력이 되도록 p채널형에서는 채널 방향과 직각 방향의 응력 상태를 평행 방향에 비하여 인장 방향의 응력 상태로 하도록, 또는 전체를 압축 응력 상태로 하도록, n채널형, p채널형 전계 효과 트랜지스터 구조를 만들어 나누도록 하는 것이다.
이것에 의해, n채널형, p채널형, 모두 드레인 전류 특성을 향상할 수 있으므로 전체로서 성능에 뛰어난 반도체 장치를 제공할 수가 있다. 또, 본 발명의 반도체 장치는, 실리콘 게르마늄을 사용하지 않기 때문에 전위등을 억제한 신뢰성이 높은 반도체 장치를 제공할 수가 있다.
본 발명에 의해, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터를 가지는 반도체 장치에 있어서, 드레인 전류 특성에 뛰어난 반도체 장치를 제공할 수가 있다. 또, n채널형, p채널형 모두 드레인 전류 특성이 뛰어난 반도체 장치를 제공할 수 있다.
본 발명은, 특히 n채널 전계 효과형 트랜지스터와 p채널 전계 효과형 트랜지스터로 이루어지는 상보형 전계 효과 트랜지스터를 가지고 있는 반도체 장치에 적응하는 것이 바람직하다.
이하, 본 발명의 실시예를 이하에 설명 한다. 또한, 본 발명은 이하의 실시예에 한정되는 것은 아니고, 다른 형태에 적응할 수도 있다.
본 발명의 제1 실시예를 도 1을 이용해 설명한다. 도 1은 본 실시예가 되는 인버터 회로도이고, 도 2는 레이아웃도이다. 도 3은 도 1의 A-A'의 단면도를 나타낸다.
본 실시예는, 도 2에 나타나는 바와 같이, p채널형 전계 효과 트랜지스터(Q1)와 n채널형 전계 효과 트랜지스터(Q2)로 그들 트랜지스터를 전기적으로 접속하는 배선에 의해 구성되고 있다.
기판(subl, 1)에 형성되는, n채널형 전계 효과 트랜지스터(Q2)는 p형 웰층(pwell, 4)에 형성된 n형 소스(soce1, 6), 드레인(drain1, 7)과 게이트 전극(poly-Si, 9), 게이트 산화막(gato-ox, 8)으로 구성된다. 또, p채널형 전계 효과 트랜지스터(Q1)는, n형 웰층(nwell, 5)에 형성된 p형 소스(soce, 6), 드레인(drain, 7)과, n채널과 동일하게 게이트 전극(poly-Si, 9), 게이트 산화막(gato-ox, 8)으로 구성된다. 게다가 이들 트랜지스터를 접속하여 회로를 구성하기 위하여 콘택트(contact,10)나 배선(AL, 18)이 설치되고 있다. 덧붙여 게이트 전극의 긴 방향 및 게이트 전극과 교차하는 방향(직교)의 소스 드레인 방향(채널 방향)을 아울러 기재한다.
또, 도 3에 나타나는 바와 같이 두꺼운 산화막(Si02B, 15)으로 홈을 메운 소자 분리 구조(STl :Shallow Trench lsolation)가 필드 영역으로서 Q1, Q2트랜지스터를 전기적으로 구분하기 위해서 주위를 둘러싸고 있다(전계 효과 트랜지스터가 형성되는 영역은 이하, 액티브 영역 active라고 적는다). n채널형 전계 효과 트랜지스터(Q2)에 인접하는 그 STl내의 홈 측벽에는, 채널 방향(소스(6)과 드레인(7)을 연결하는 방향, 소스(6)과 드레인(7) 간의 게이트 전극의 긴 방향과 직교 하는 방향) 뿐만 아니라, 채널 방향과 직교 하는 방향(상기 소스(6)와 드레인(7) 사이에 위치 하는 게이트 전극의 긴 방향)에 실리콘 질화막(SlNA, 16)이 퇴적되어 있다. 한편, p채널형 전계 효과 트랜지스터(Q1)의 홈 측벽에는 채널 방향과 직각 방향으로만 실리콘 질화막(SiNA, 16)이 형성되어 있다. 그리고, 그 위에 소자 분리를 위한 실리콘 산화막(Si02B)으로 홈을 메울 수 있다. 덧붙여 채널 방향으로 위치 하는 홈 측벽에는 실리콘 질화막(SiN)을 비설치로 한다.
이하, 본 실시예의 반도체 장치의 작용 효과를 설명한다. LSl 등의 반도체 장치의 개발에 있어서는, 전계 효과 트랜지스터의 드레인 전류의 향상(드레인 전류의 증가)이 해마다 진행되고 있다. 본원 발명자들은, 드레인 전류가 트랜지스터에게 주는 응력에 의해 변화할 것을 밝혀서 p채널형 전계 효과 트랜지스터와 n채널형 전계 효과 트랜지스터를 가지는 상보형 전계 효과 트랜지스터에 있어서, n채널형, p채널형 쌍방의 트랜지스터의 드레인 전류를 향상시키는 방법을 찾아냈다.
도 4는, 전계 효과 트랜지스터의 드레인 전류의 응력 의존성이다. 도에서 n채널형 전계 효과 트랜지스터에서는 인장 응력에 의해 드레인 전류가 증가하고 p채널형 전계 효과 트랜지스터에서는 역으로 압축 응력에 의해 드레인 전류가 증가하는 것 등을 밝혔다.
STl는 도 6에 나타나는 바와 같이, 실리콘 기판에 홈을 파서 그 홈 내부에 실리콘 산화막(Si02B, 15)을 매입한 구조로 되어 있고, 도 3에 나타나는 바와 같이 트랜지스터에 인접하도록 형성된다. 또, 통상, 트랜지스터는 STl 형성 후에 형성된다. 트랜지스터를 형성할 때에는 게이트 산화막이나 그 외, 다수의 산화 공정이 존재한다. 이 산화 공정에서는 산화종이 되는 산소가 STl의 홈내부의 산화막(Si02B, 15)를 확산하므로, 홈 측벽에도 산화막 Si02C 가 성장한다. 실리콘으로부터 실리콘 산화막으로 변화할 때, 약 2배의 체적 팽창이 생긴다. 이 체적 팽창은 매입 된 산화막에 의해 구속을 받으므로 그 반력으로서 트랜지스터를 형성하는 영역에는 도 6의 해칭으로 나타난 바와 같이 압축 응력 필드가 형성된다. 이와 같은 압축 응력 필드가 n채널형 전계 효과 트랜지스터 형성 영역에 형성되면 도 4에 나타난 것처럼 드레인 전류의 저하가 발생한다. 또, 산화 시뮬레이터에 의해 이 압축 응력의 모습을 해석한 예를 도 7에 나타내지만, STl폭을 작게 하면 압축 응력값이 커진다. 이것은, 홈 측벽(양측)에서 생긴 압축 응력이 STl폭이 작아지는 것으로 홈내에서 관여하여 커지는 것이다. 즉, Q1, Q2 주위의 STl 폭에 의해, Q1, Q2의 전기적인 특성이 변화해 버리는 것을 의미한다. 이 문제는 STl폭을 일정하게 하여 모든 회로를 레이아웃 하는 것으로 해결할 수 있다고 생각되지만, 레이아웃의 제약이 많이 현실적이지 않다. 거기서, 본 발명에서는, STl 영역에 산화종이 확산하여도 홈 측벽이 산화되지 않도록 홈 측면의 기판의 산화 방지를 위하여 산화의 마스크가 되는 실리콘 질화막을 홈 측벽에 퇴적시켜서 압축 응력의 발생을 억제할 수 있도록 하였다.
p채널형 전계 효과 트랜지스터의 드레인 전류를 증가시키기에는, 도 4에서 채널과 평행 방향으로는 압축 방향의 응력, 채널과 직각으로는 인장 방향의 응력을 인가하면 좋다. 거기서, 이러한 응력 필드로 하기 위해서 채널과 평행 방향의 STl홈 측벽에만 실리콘 질화막을 퇴적시키도록 하였다.
또, n채널형 전계 효과 트랜지스터에서는, 채널에 평행, 직각에 관계없이 압축 응력으로 드레인 전류가 감소하므로, n채널형 전계 효과 트랜지스터를 둘러싸는 STl홈 측벽에 실리콘 질화막을 퇴적시키도록 하였다.
따라서, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터를 가지는 반도체 필드에 있어서는, 상기에 나타내는 STl 구조에 의해 발생하는 응력(STl 응력)을 p채널형 전계 효과 트랜지스터와 n채널형 전계 효과 트랜지스터로 제어하는 것으로, n채널형, p채널형 양쪽 모두의 드레인 전류의 향상을 기대할 수 있다. 이 때문에 전체적으로의 특성을 향상시킬 수가 있다.
도 2의 A-A'단면을 도시하면 도 3과 같이 된다. 실리콘 기판(sub, 1)에 wel1 영역(4 (pwll), 5 (pwell) )이 형성되어 있어 소자 분리로서 STl가 그 well 영역의 경계에 형성되어 있다. 한층 더 n채널형의 전계 효과 트랜지스터(Q2)를 둘러싸는 STl의 홈내부에는 산화 방지 마스크로서 실리콘 질화막(SiNA, 16) 이 형성되고 있다. 그리고, 그 위에 저지 분리의 Si02B(15)가 퇴적되도록 할 수 있다. n채널형의 전계 효과 트랜지스터(Q2)는 소스(soce1, 6), 드레인(drain1, 7), 게이트 전극(gato-ox, 9)으로 구성되어 있고, 또, p채널형의 전계 효과 트랜지스터(Q1)는 소스(soce, 6), 드레인(drain, 7), 게이트 전극(gato-ox, 9)으로 구성되어 있다. 이들은 인버터 회로로 되기 위하여 콘택트(contact, 10)를 개입시켜 배선(AL, 18)에 접속되고 있다.
STl 구조내에 실리콘 질화막을 퇴적하는 방법은 도 8에 나타난 바와 같은 방법으로 실현될 수 있다. 이하, 형성 방법에 대해서 설명한다
(1) 실리콘 기판(sub, 1) 상에 패드 산화막(Si02, 12)과 상기 패드 산화막(12) 위에 제1 실리콘 질화막(SiN, 13)을 형성해, 소망한 위치의 상기 제1 실리콘 질화막(SiN, 13), 패드 산화막(Si02, 12)을 제거시켜서 실리콘 기판(sub, 1) 표면을 노출시킨다. 그 후, 상기 제1 실리콘 질화막(SiN, 13)을 마스크로서 소정의 홈을 형성한다(도 8a).
(2) 상기 홈의 실리콘 기판(sub, 1) 표면을 산화하여, 산화막(Si02A, 14)을 형성한다(도 8b).
(3) 제２ 실리콘 질화막(SiNA,16)을 노출한 표면에 형성한다(도 8c).
(4) 레지스트막(resist, 17)을 기판 전체에 도포하여 소망한 부분을 감광하여 제거한다(도 8d).
(5) 상기 레지스트막(resist, 17)을 마스크에 등방성(isotropy,等方性)의 드라이에칭으로 상기 제２ 실리콘 질화막(SiNA, 16)의 일부를 제거한다(도 8e, n형 전계 효과형 트랜지스터가 형성된 액티브 영역의 반대측의 액티브측 홈 벽).
(6) 상기 레지스트(resist, 7)를 제거하여 상기 홈 내부에 산화막(Si02B, 15)을 메운다(도 8f).
(7) 상기 제1 실리콘 질화막(SiN, 13) 상에 형성된 상기 산화막(SiO2B, 15)을 제거하여 평탄화 한다(도 8g).
(8) 상기 제1 실리콘 질화막(SiN, 13), 상기 패드 산화막(Si02, 12)을 제거한다(도 8h).
상기 방법으로 하는 것에 의해, STl 홈 내부의 한쪽 측의 홈 측벽에만 실리콘 질화막을 퇴적할 수가 있다.
(9) 이 후, 노출시킨 실리콘 기판(1) 상에 게이트 산화막(8), 게이트 전극(9) 등이 도 3에도 나타낸 소자나 배선 등을 형성해 간다.
도 2의 인버터 회로의 레이아웃을 변경하면 도 9에 나타난 바와 같은 것이 된다. 또한, 도 10에 나타내는 2 입력 NAND 회로에 본 발명을 적용하면 도 11에 나타낸 것 같은 것이 된다.
또, 도 12에 나타내는 센스 앰프 회로와 같은 2개의 트랜지스터(Q7 이나 Q8)의 특성이 동일하지 않으면 안되는 경우의 레이아웃은 도 13에 나타낸 것이 된다. 이 경우, Q7과 Q8의 트랜지스터의 채널과 평행 방향의 STl 응력은 2개의 트랜지스터간에 동일하게 하는 것이 바람직하다. 그 때문에, Q7, Q8에 인접하도록 STl를 개입시켜, 액티브 영역을 마련하는 것이 바람직하다. Q7, Q8에 작용하는 STl 응력은, 드레인 전류를 향상시키기 위해서는, 도 4로부터 높은 압축 응력으로 하는 것이 유효하다. 그 때문에, STl 폭(S1)은 LSl 형성 과정에서 최소로 가공을 할 수 있는 치수로 형성하는 것이 바람직하다. S1는 Q7나 Q8를 가지는 액티브 영역과 거기에 대응하는 Q9 및 Ql0을 가지는 액티브간의 거리보다 작다. 예를 들면, 0.25㎛이하 정도로 할 수 있다.
도 4에 나타나는 바와 같이, p채널형 전계 효과 트랜지스터에 있어서 드레인전류를 최대한으로 증가시키기에는 채널과 평행, 직각 방향으로 잔류하는 응력의 방향을 바꾸는 것이 유효하다. 그러나, 응력에 의한 드레인 전류의 변화는 채널과 직각에 응력을 인가 했을 경우(약 2%/100MPa) 보다 평행으로 인가 했을 경우(약 4%/10OMPa)의 편이 크다. 그 때문에, p채널형 전계 효과 트랜지스터 형성 영역에압축 응력(채널 방향에 관계없음)을 더하는 것으로 종합적으로는 드레인 전류의 증가(4-2=2%)가 도모되는 것이 된다. 그 때문에, 도에 나타나는 바와 같이, n채널형 전계 효과 트랜지스터에 인접하는 STl만, 홈 측벽에 실리콘 질화막을 트랜지스터를 둘러싸도록 형성하도록 하여도, n채널형, p채널형의 양쪽 모두의 드레인 전류의 향상을 기대할 수 있다. 회로 전체적으로의 특성을 향상시킬 수가 있다.
도 1의 인버터 회로, 도 10의 2 입력 NAND 회로, 도 12의 센스 앰프 회로에 상기의 방법을 적용하면 레이아웃은 도 14, 15, 16과 같이 된다.
본 발명에 의해, 전류 특성이 뛰어난 n채널 전계 효과형 트랜지스터와 p채널 전계 효과형 트랜지스터를 가지는 반도체 장치를 제공할 수가 있다.

Claims (12)

  1. 반도체 기판 주표면에 홈을 형성하여 그 내부에 절연막을 매입한 필드 영역과, 상기 필드 영역에 인접하는 복수의 액티브 영역을 가지며, 상기 액티브 영역은, n형 전계 효과형 트랜지스터가 형성된 제1 액티브 영역과 p형 전계 효과형 트랜지스터가 형성된 제２ 액티브 영역을 갖추어,
    상기 제1 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 n형 전계 효과형 트랜지스터의 소스와 드레인을 연결하는 방향으로 위치 하는 상기 홈 측면에 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가지며,
    상기 제２ 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제２ 액티브측의 홈 측면으로서, 상기 p형 전계 효과형 트랜지스터의 소스와 드레인을 연결방향으로 위치 하는 상기 홈 측면으로 상기 산화 방지막을 비설치로 하는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 산화 방지막은 질화물막인 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제２ 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 n형 전계 효과형 트랜지스터의 소스와 드레인의 사이에 위치 하는 게이트 전극의 긴 방향에 위치 하는 상기 홈 측면으로, 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가지는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제２ 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 p형 전계 효과형 트랜지스터의 소스와 드레인의 사이에 위치 하는 게이트 전극의 긴 방향에 위치 하는 상기 홈 측면에 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가지는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판 주표면에 홈을 형성하여, 그 내부에 절연막을 매입한 필드 영역과 상기 필드 영역에 인접하는 n형 전계 효과형 트랜지스터가 형성된 제1 액티브 영역 및 p형 전계 효과형 트랜지스터가 형성된 제２ 액티브 영역을 갖추어,
    상기 제1 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 n형 전계 효과형 트랜지스터의 소스와 드레인을 연결하는 방향 및 소스 드레인을 연결하는 방향과 교차하는 방향에 위치 하는 상기 홈 측면으로 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가지며,
    상기 제２ 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제２ 액티브측의 홈 측면으로서, 상기 p형 전계 효과형 트랜지스터의 소스와 드레인을 연결하는 방향으로 위치 하는 상기 홈 측면에 상기 산화 방지막을 비설치로 하여 소스 드레인을 연결하는 방향과 교차하는 방향에 위치 하는 상기 홈 측면에 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 형성하는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판 주표면에 홈을 형성하여, 그 내부에 절연막을 매입한 필드 영역과 상기 필드 영역에 인접하는 복수의 액티브 영역을 가지며,
    상기 액티브 영역은, n형 전계 효과형 트랜지스터가 형성된 제1 액티브 영역과 p형 전계 효과형 트랜지스터가 형성된 제２ 액티브 영역을 갖추고,
    상기 제1 액티브 영역에 인접하는 상기 필드 영역에 있어서의 상기 홈의 상기 제1 액티브측의 홈 측면으로서, 상기 n형 전계 효과형 트랜지스터의 소스와 드레인을 연결하는 방향으로 위치 하는 상기 홈 측면에 상기 홈의 반도체 기판의 산화를 억제하는 산화 방지막을 가지며,
    상기 제２ 액티브 영역과 필드 영역을 개입시켜 인접하는 제３ 액티브 영역 및 제1 옆의 반대측으로 부터 인접하는 제４ 액티브 영역을 가지며,
    상기 제３ 액티브 영역과 상기 제４ 액티브 영역, 상기 제２ 액티브 영역에 형성되는 상기 p형 전계 효과형 트랜지스터의 소스와 드레인을 연결하는 방향으로 위치하고,
    상기 제２ 액티브 영역과 상기 제３ 액티브 영역의 사이에 위치 하는 필드 영역과 상기 제２ 액티브 영역과 상기 제４ 액티브 영역의 사이에 위치 하는 필드 영역은, 가공 치수 오차의 범위내에서 같은 폭의 영역을 가지는 것을 특징으로 하는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 n형 전계 효과형 트랜지스터 및 상기 p형 전계 효과형 트랜지스터는 센스 앰프 회로를 구성하는 것을 특징으로 하는 반도체 장치.
  8. 청구항 1에 있어서,
    상기 n형 전계 효과형 트랜지스터 및 상기 p형 전계 효과형 트랜지스터는 차동증폭 회로를 구성하는 것을 특징으로 하는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 n형 전계 효과형 트랜지스터 및 상기 p형 전계 효과형 트랜지스터는 NAND 회로를 구성하는 것을 특징으로 하는 반도체 장치.
  10. 청구항 10에 있어서,
    상기 산화 방지막과 홈을 형성하는 반도체 기판의 사이에는 산화막이 형성되는 것을 특징으로 하는 반도체 장치.
  11. n형 전계 효과형 트랜지스터와 p형 전계 효과형 트랜지스터를 가지는 반도체 장치의 제조 방법으로서,
    반도체 기판에 패드 산화막을 형성하는 공정,
    상기 패드 산화막 위에 질화막을 형성하는 공정,
    액티브 영역에 인접하는 필드 영역을 형성하는 영역에 있어서의 상기 패드 산화막 및 상기 질화막을 제거하여 개구부를 형성하는 공정,
    상기 개구부의 상기 반도체 기판에 홈을 형성하는 공정,
    상기 홈에 의해 둘러싸인 제1 액티브 영역에 인접하는 필드 영역의 홈측면으로 홈의 반도체 기판의 산화를 방지하는 산화 방지막을 형성하여, 산화 방지막 위에 절연막을 퇴적하여 홈을 메우는 공정,
    상기 홈에 의해 둘러싸인 제２ 액티브 영역에 인접하는 필드 영역의 홈 측면에 상기 산화 방지막을 비설치로 하여, 상기 절연막을 퇴적해 홈을 메우는 공정,
    상기 제1 및 제２ 액티브 영역에 있어서의 상기 패드 산화막 및 질화막을 제거하는 공정,
    상기 제1 액티브 영역에 n형 전계 효과형 트랜지스터를 형성하여, 상기 제２ 액티브 영역에 p형 전계 효과형 트랜지스터를 형성하는 공정을 가져서 상기 산화 방지막을 비설치의 홈 측면은 상기 p형 전계 효과형 트랜지스터의 소스와 드레인을 연결하는 방향에 위치 하도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 청구항 11에 있어서,
    상기 제1 액티브 영역에 인접하는 필드 영역의 홈 측면 및 상기 제２ 액티브 영역에 인접하는 필드 영역의 홈 측면으로 산화 방지막을 형성하는 공정,
    상기 대(代)의 액티브 영역에 인접하는 필드 영역의 홈 측면의 상기 산화 방지막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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