KR20090125247A - 반도체 재료에서의 트렌치 형성 - Google Patents

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Abstract

반도체 디바이스(10)는 반도체 층(16) 위에 형성된다. 게이트 유전체 층(18)은 반도체 층 위에 형성된다. 게이트 재료 층(20)은 게이트 유전체 층 위에 형성된다. 게이트 재료 층은 패터닝되어 게이트 구조(20)를 형성한다. 게이트 구조를 마스크로서 사용하여, 반도체 층으로의 임플랜트(24)가 실행된다. 제1 패터닝된 게이트 구조(20)와, 반도체 층 제1 부분(28) 및 제2 부분(30)과 게이트를 둘러싸는 트렌치(42)를 반도체 층(16) 내에 형성하기 위해서, 게이트 구조(20) 및 반도체 층(16)을 통한 에칭이 실행된다. 트렌치(42)는 절연 재료(46)로 채워진다.
트렌치, 게이트 구조, 소스/드레인 영역, 스트레서, 필드 산화물

Description

반도체 재료에서의 트렌치 형성{TRENCH FORMATION IN A SEMICONDUCTOR MATERIAL}
본 명세서는 일반적으로 반도체 디바이스에 관한 것으로, 좀더 구체적으로는 반도체 재료 내의 트렌치 형성에 관한 것이다.
하나 또는 복수의 반도체 디바이스들에 의해서 요구되는 레이아웃 영역을 최소화하는 것은 집적 회로의 비용을 감소시키는데 있어 중요하다.
도 1은 종래 기술에 따른 회로(1)의 평면도.
도 2는 본 발명의 일 실시예에 따른 회로(101)의 평면도.
도 3은 본 발명의 일 실시예에 따른 회로(101)의 평면도.
도 4 내지 23은, 본 발명의 일 실시예에 따른 반도체 디바이스(10)의 단면도. 도 4 내지 22 중에서 짝수 도면들은 동일한 절단선(도 3 참조)을 사용하는 한편, 도 5 내지 23 중에서 홀수 도면들은 다른 절단선(도 3 참조)을 이용한다.
본 발명은 예를 들어 도시되고, 첨부한 도면에 의해서 한정되지 않으며, 유사한 참조 부호는 유사한 구성요소를 나타낸다. 도면의 구성요소들은 간단함과 명 확함을 위해서 도시되며 반드시 치수에 맞게 도시되지는 않는다.
본 명세서에 설명된 반도체 기판은, 갈륨 비소(gallium arsenide), 실리콘 게르마늄(silicon germanium), SOI(silicon-on-insulator), 실리콘, 단결정 실리콘 등 및 상술한 것들의 결합물과 같은 임의의 반도체 재료 또는 재료들의 조합일 수 있다.
종래 기술의 도 1은, 2x2 어레이의 비트셀들(예컨대, 비트셀(2))을 갖는 종래 기술의 6개의 트랜지스터 비트셀 SRAM(static random access memory) 회로(1)를 도시한다. 종래 기술의 도 1에 도시된 바와 같이, 영역중첩 오정렬(overlay misalignment) 및 프로세스 변화가 활성 영역 임계치수 내에 있도록 허용하기 위해서, 트랜지스터 레이아웃들은 통상적으로 게이트 층(4)이 논제로(nonzero) 확장으로 잡아당겨질 것을 요구하거나 또는 트랜지스터 활성 영역(5)의 에지 위로 엔드캡(endcap)(6)이 확장될 것을 요구한다. 그러나, 이것은 일부 회로들에 요구되는 레이아웃 영역에서의 증가를 가져온다. 예를 들면, 종래 기술의 도 1에 도시된 회로(1)에서, 치수 C의 최소치는 치수 A와 B 양쪽 모두의 최소치에 의해서 조정된다. 치수 A는 활성 영역을 지나서 확장하는데 필요한 최소 게이트 중첩이다(즉, 엔드캡의 길이). 치수 B는 2개의 엔드캡들의 단부들 사이에(예컨대, 엔드캡(6)과 엔드캡(7) 사이) 패터닝될 수 있는 최소 간격이다. 도시된 실시예에서, 치수 B의 최소치는 이용가능한 처리 기술에 의해서 결정된다. 치수 C는 2개의 다른 반도체 디바이스들의 활성 영역 사이의 거리이다. 도 1(종래 기술)에서, 치수 C의 최소치는 치수 A 및 B 양쪽 모두의 최소치에 의해서 결정된다. C가 치수 A 및 B에 의해서 결정되지 않았는 경우, 치수 C(즉, 2개의 다른 반도체 디바이스들의 활성 영역 사이의 거리)를 감소시키는 것이 가능하다.
도 2는, 2x2 어레이의 비트셀들(예컨대, 비트셀(102))을 갖는 6개의 트랜지스터 비트셀 SRAM(static random access memory) 회로(101)를 도시한다. 분리 트렌치들(isolation trenches)을 형성하기 전에 반도체 디바이스들(예컨대, 트랜지스터들)을 형성함으로써, 엔드캡들(도 1의 6 및 7)을 제거하는 것이 가능하다. 즉, 도 1(종래 기술)의 치수 A는 도 2의 회로(101)에서 0까지 감소될 수 있다. 치수 C는 이제 B와 동일하다. 그리고 C의 최소 치수는 이용가능한 처리 기술에 의해서 결정된다.
도 3은, 트렌치들(예컨대, 108)이 형성된 후 도 2의 SRAM 회로(101)를 도시한다. 트렌치들(예컨대, 108)을 형성한 결과로서, 게이트(예컨대, 104)는 활성 영역(예컨대, 105)과 경계를 서로 접하도록(coterminous) 될 수 있다. 본 명세서에 사용된 바와 같이 경계에 접하는 것은, 너비 C'를 갖는 트렌치(108)가 활성 영역들(105 및 115) 사이에 형성되는 경우, 게이트(예컨대, 104) 및 활성 영역(예컨대, 105)이 동일한 수직 평면, 또는 거의 동일한 수직 평면에서 끝나는 방식으로 정의된다. 각 6개의 트랜지스터 비트셀(102)(도 2 및 3 참조)에 요구되는 영역은 비트셀(2)(도 1 참조)에 요구되는 영역으로부터 감소되었다는 점에 유의한다. SRAM 내의 각 비트셀의 영역을 감소시키는 것은, 반도체 다이 사이즈의 상당한 감소를 가져올 수 있으므로, 집적 회로의 비용을 상당히 줄여준다. 도 2 내지 3에 도시된 회로(101)는 SRAM 회로이지만, 본 발명은 임의 타입의 회로에 적용가능하다.
도 4 내지 24 중의 짝수 도면들은 트랜지스터 전류 흐름의 방향에 수직인 평면을 도시하는 도 3에 도시된 절단선을 따라 취해진 단면도임에 유의한다. 도 5 내지 25 중의 홀수 도면들은 트랜지스터 전류 흐름의 방향과 평행한 평면을 도시하는 도 3에 도시된 절단선을 따라 취해진 단면도임에 유의한다.
도 4 및 5는, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를 2개의 상이한 단면도(절단선에 대한 도 3 참조)로 도시한다. 도시된 실시예에서, 디바이스(10)는 기판(12) 위에 놓이는 절연층(14), 및 절연층(14) 위에 놓이는 반도체 층(16)을 갖는 기판(12)을 포함하는 SOI(semiconuctor on insulator) 웨이퍼를 포함한다. 게이트 유전체 층(18)은 유전 재료로 구성되고, 반도체 층(16) 위에 놓이도록 형성된다. 게이트 유전체 층(18)은 임의의 다른 적절한 기술을 이용하여 성장, 피착, 또는 형성될 수 있다. 게이트 층(20)은 도전 재료로 구성되고, 게이트 유전체 층(18) 위에 놓이도록 형성된다. 게이트 층(20)은 임의의 다른 적절한 기술을 이용하여 피착되거나 형성될 수 있다.
도 6 및 7은, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를 2개의 상이한 단면도(절단선에 대한 도 3 참조)로 도시한다. 도시된 실시예에서, 게이트 층(20)은 패터닝되었다. 일 실시예에서, 포토레지스트 마스크 및 후속 에칭은 패터닝을 생산하는데 사용된다. 대안적인 실시예에서, 패터닝은 임의의 적절한 기술을 이용하여 생산될 수 있다.
도 8 및 9는, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를, 2개의 상이한 단면도(절단선에 대한 도 3 참조)로 도시한다. 도시된 실시예에서, 하나 이 상의 임플랜트 단계들(예컨대, 임플랜트(24))은 소스/드레인 확장을 형성하는데 사용된다. 다양한 공지된 마스킹 기술은 임플랜테이션(implantation)을 위한 영역을 선택하는데 사용될 수 있음에 유의한다. 또한 상이한 임플랜트들은 상이한 디바이스 타입에 사용될 수 있다(예컨대, 다양한 p-채널 트랜지스터들 및 다양한 n-채널 트랜지스터들).
도 10 및 11은, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를, 2개의 상이한 단면도(절단선에 대한 도 3 참조)로 도시한다. 측벽 스페이서들(25)은 게이트(20)의 측벽들 상에 형성된다. 도시된 실시예에서, 하나 이상의 임플랜트 단계들(예컨대, 임플랜트(26))은 소스/드레인 접합들(소스/드레인 영역(28, 30) 참조)을 형성하는데 사용된다. 다양한 공지된 마스킹 기술들은 임플랜테이션을 위한 영역을 선택하는데 사용될 수 있음에 유의한다. 또한 상이한 임플랜트들은 다른 디바이스 타입들에 사용될 수 있음에 유의한다(예컨대, 다양한 p-채널 트랜지스터들 및 다양한 n-채널 트랜지스터).
도 12 및 13은, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를, 2개의 상이한 단면도(절단선에 대한 도 3 참조)로 도시한다. 실리사이드 층(32, 34, 36)은 게이트 층(20) 및 소스/드레인 영역(28, 30) 위에 놓이도록 형성된다.
도 12 및 13에 도시된 처리 후에, 처리에서의 선택이 다양해질 수 있다. 일 실시예에서, 도 24를 참조하면, 질화물 층(41)은 실리사이드 층(32, 34, 36) 위에 놓이도록 피착될 수 있다. 대안적인 실시예에서, 질화물 층(41)은, 질화물(41)이 선택된 영역 위에는 압축적으로(compressive) 놓이고 다른 영역들 위에는 신장성 있게(tensile) 놓일 수 있도록 다단계로 피착될 수 있다. 또 다른 대안적인 실시예에서, 산화물 층(도 15의 층(38)에 유사함) 및 질화물 층(도 15의 층(40)에 유사함)이 피착될 수 있다. 다음으로, 하나 이상의 포토리소그래피 및 에칭 단계들은 영역(47) 내의 트렌치들을 에칭하도록 실행될 수 있다. 트렌치 분리를 위해서 질화물/산화물/실리콘 적층을 통해서 에칭하는 것이 잘 알려져 있다. 폴리실리콘은 실리콘과 동일하게 에칭하거나 실리콘과 상당히 유사하게 에칭할 수 있다. 실리사이드 층은 화학작용을 약간 변경함으로써 쉽게 에칭될 수 있다. 일 예로서, 니켈 실리사이드의 경우, 통상의 할로겐 기반 트렌치 에칭 화학작용에 CO를 부가하는 것은 실리사이드가 적절하게 에칭되도록 허용할 것이다. 다른 실리사이드들은 유사한 에칭 화학작용 변경을 사용할 수 있다. 대안적인 실시예들은 트렌치 영역 내의 특정 구조와 재료들에 가장 적합한 다른 에칭들 및 화학작용을 사용할 수 있다. 대안적인 실시예들은, 화학적 에칭, 물리적 스퍼터 에칭(sputter etch), 시간 설정 에칭(timed etch), 종료점 에칭(endpoint etch) 등으로부터 하나 이상의 임의의 조합을 사용할 수 있다.
도 24를 또 참조하면, 일 실시예에서, 트렌치 스페이서들(45)은 알려진 처리 기술을 이용하여 형성될 수 있다. 대안적인 실시예들은 트렌치 스페이서들(45)을 사용하지 않아도 된다. 이후 필드 산화물(47)은 트렌치 영역(47)에 피착된다. 필드 산화물(47)은 이후 종래 기술(예컨대, 화학적 기계적 연마 또는 CMP)을 이용하여 평면화될 수 있다. 대안적인 실시예들에서는 다른 방식으로 평면화할 수 있다. 일부 실시예들에서, 부가적인 산화물층(도시되지 않음)은 평면화 후에 전체 상부면 위에 놓이도록 피착될 수 있다. 일 실시예에서, 이 부가적인 산화물층(도시되지 않음)의 목적은 다마신(damascene) 층이 형성될 수 있는 유전체를 제공하는 것이다. 이 다마신 층(도시되지 않음)을 형성하는 에칭은 게이트(20) 위에 놓이는 질화물 층(40)에 선택적일 수 있다. 짧은 산화물 에칭은 게이트(20, 36)로의 개구를 완성하는데 사용될 수 있다.
도 25를 참조하면, 하나 이상의 포토리소그래피 및 에칭 단계들은 게이트(20, 36)에 전기적 접촉을 만들기 위해서 질화물 층(41)을 에칭하도록 실행된다. 그러한 에칭들은 당 업계에서 잘 알려져 있다. 하나 이상의 도전성 재료를 포함하는 상호접속 층(49)은 이후 게이트(20, 36) 위에 놓여서 전기적으로 접촉하도록 피착된다. 질화물 층(41)의 표면 위로 올라오는 임의의 과잉 재료(excess material)는 임의의 적절한 기술(예컨대, CMP, 플라즈마 에치백(etchback))을 이용하여 제거될 수 있다. 대안적인 실시예들은 다른 방식으로 평면화될 수 있다.
도 12 및 13을 다시 참조하면, 도 12 및 13에 도시된 처리 후에, 처리에서의 선택이 다양할 수 있다. 대안적인 실시예에서, 도 14 및 15를 참조하면, 산화물 층(38)은 실리사이드 층(32, 34, 36) 위에 놓이도록 형성된다. 질화물 층(40)은 산화물 층(38) 위에 놓이도록 피착된다.
도 16 및 17은, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를, 2개의 상이한 단면도(절단선에 대해서 도 3 참조)로 도시한다. 하나 이상의 포토리소그래피 및 에칭 단계들은 트렌치들(예컨대, 42)을 에칭하도록 실행될 수 있다. 트렌치 분리를 위한 질화물/산화물/실리콘 적층을 통해서 에칭되는 것은 잘 알려져 있 다. 폴리실리콘은 실리콘과 동일하거나 매우 유사하게 에칭할 수 있다. 실리사이드 층은 화학작용에서의 약간의 수정으로 쉽게 에칭될 수 있다. 일 예에서, 니켈 실리사이드의 경우, 종래의 할로겐 기반 트렌치 에칭 화학작용에의 CO의 부가는 실리사이드가 적절하게 에칭될 것을 허용할 것이다. 다른 실리사이드들은 유사한 에칭 화학작용 변경을 사용할 수 있다. 대안적인 실시예들은 특정 구조 및 트렌치 영역 내의 재료들에 가장 적합한 다른 에칭 및 화학작용들을 사용할 수 있다. 대안적인 실시예들은, 화학적 에칭, 물리적 스퍼터 에칭, 시간 설정 에칭, 종료점 에칭 등으로부터 하나 이상의 임의의 조합을 사용할 수 있음에 유의한다.
도 16 및 17을 또 참조하면, 일 실시예에서 트렌치 스페이서들(도시되지 않음)은 알려진 처리 기술을 이용하여 형성될 수 있다. 대안적인 실시예들은 트렌치 스페이서들을 사용하지 않아도 된다.
도 18 및 19는, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를, 2개의 상이한 단면도(절단선에 대해서 도 3 참조)로 도시한다. 필드 산화물(46)은 트렌치(42) 내에 피착된다. 필드 산화물(46)은 이후 종래 기술(예컨대, 화학적 기계적 연마 또는 CMP)을 이용하여 평면화될 수 있다. 대안적인 실시예들은 다른 방식으로 평면화할 수 있다. 일 실시예에서, 평면화는 질화물 층(40)에서 종료한다. 대안적인 실시예에서, 평면화는 임의의 적절한 위치에서 끝날 수 있다.
도 20 및 21은, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를 2개의 상이한 단면도(절단선에 대해서 도 3 참조)로 도시한다. 질화물 층(40)의 노출된 영역들은 당업계에서 알려진 임의의 적절한 에칭(예컨대, 건식 에칭)을 이용하여 제거된다. 더욱이, 산화물 층(38)은 당업계에서 알려진 임의의 적절한 에칭(예컨대, 습식 또는 건식 에칭)을 이용하여 제거된다. 도시된 실시예에서, 산화물 에칭은 또한 두꺼운 필드 산화물(46)의 얇은 상부층을 제거할 수 있음에 유의한다. 또한 질화물 층(40) 및 산화물 층(38)의 제거는 게이트(20, 36)에 대한 전기적 접촉을 허용함에 유의한다.
도 22 및 23은, 본 발명의 일 실시예에 따른 반도체 디바이스(10)를, 2개의 상이한 단면도(절단선에 대해서 도 3 참조)로 도시한다. 하나 이상의 도전성 재료를 포함하는 상호접속 층(48)은 이후 게이트(20, 36) 위에 놓여서 전기적으로 접촉하도록 피착된다. 종래의 포토리소그래피 및 에칭 단계들이 실행되어 상호접속 층(48)을 패터닝할 수 있다. 상호접속 층(48)은 하나 이상의 반도체 디바이스들(예컨대, 트랜지스터들)의 게이트들을 전기적으로 연결하는데 사용될 수 있음에 유의한다. 상호접속 층(48)이 형성된 후에, 표준 처리가 반도체 디바이스(10)를 완성하는데 사용될 수 있다. 예를 들면, 하나 이상의 레벨 간의 유전체 층 및/또는 하나 이상의 도전성 상호접속 층이 형성될 수 있다.
본 발명은 특정한 도전성 타입 또는 전위의 극성에 대해서 기술되었지만, 숙련된 기술자라면 도전성 타입 및 전위의 극성이 반대로 될 수 있음을 이해한다.
더욱이, 상세한 설명 및 특허청구범위 내의 용어 "전면", "후면", "상부", "하부", "위", "아래" 등은, 있더라도, 설명적인 목적을 위해 사용되며 반드시 영구적인 상대적 위치를 설명할 필요는 없다. 그렇게 사용된 용어들은 적절한 환경 하에서 상호교환가능하므로 본 명세서에 설명된 본 발명의 실시예들은, 예컨대 도시 되거나 본 명세서에 다르게 설명된 것과 다른 방향으로 동작가능하다는 것이 이해된다.
본 발명이 특정 실시예들을 참조하여 본 명세서에 설명되었지만, 후술한 특허청구범위에 기술된 바와 같이 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변경이 가능하다. 예를 들면, 본 명세서에 도시된 실시예들에서 트렌치 분리를 제공할 목적으로 트렌치들이 형성되지만, 대안적인 실시예들은 임의의 바람직한 목적을 위해서 하나 이상의 트렌치들을 형성할 수 있다. 더욱이, 트렌치들은 임의의 타입의 반도체 디바이스를 형성하는데 사용될 수 있고, 이들 반도체 디바이스는 임의의 타입의 회로를 형성하는데 사용될 수 있다. 본 명세서에 도시된 SRAM 회로(101)는 본 발명을 사용할 수 있는 단지 하나의 가능한 회로일 뿐이다. 따라서, 상세한 설명 및 도면들은 제한적인 의미라기보다는 설명적인 것으로 간주되어야 하며, 그러한 모든 수정은 본 발명의 범위 내에 포함되도록 의도된다. 특정 실시예에 대해서 본 명세서에 설명된 임의의 이익, 이점, 또는 문제의 해결책은 임의의 또는 모든 특허청구범위의 결정적이고, 필수적이거나, 본질적인 특징 또는 구성요소로서 해석되도록 의도되지 않는다.
본 명세서에 사용된 용어 "연결된(coupled)"은 직접적인 연결이나 기계적인 연결로 제한될 것을 의도하지 않는다.
또한, 본 명세서에 사용된 용어 "하나의(a 또는 an)"는 하나 이상으로 정의된다. 또한, 특허청구범위에서의 "적어도 하나의" 및 "하나 이상"과 같은 서론적인 구문의 사용은, 동일한 특허청구범위가 서론적인 구문 "하나 이상의" 또는 "적 어도 하나의" 및 "하나의(a 또는 an)"와 같은 부정 관사를 포함하는 경우라도, 부정 관사 "하나의(a 또는 an)"에 의한 다른 특허청구범위 구성요소의 도입이 단지 하나의 그러한 구성요소를 포함하는 발명에 소개된 그러한 특허청구범위 구성요소를 포함하는 임의의 특정 특허청구범위를 한정하는 것을 암시하도록 해석되어서는 안된다. 정관사의 사용에 대해서도 마찬가지이다.
이와 달리 기술되지 않으면, "제1" 및 "제2"와 같은 용어들은 그러한 용어를 설명하는 구성요소들 사이를 마음대로 구별하는데 사용된다. 그러므로, 이러한 용어들은 그러한 구성요소들의 시간적 우선순위 또는 다른 우선순위를 나타내도록 의도될 필요는 없다.
[부가적인 텍스트]
1. 반도체 층 상에 반도체 디바이스를 형성하기 위한 방법으로서,
상기 반도체 층 위에 게이트 유전체 층을 형성하는 단계와,
상기 게이트 유전체 층 위에 게이트 재료 층을 형성하는 단계와,
상기 게이트 재료 층을 패터닝하여 게이트 구조를 형성하는 단계와,
상기 게이트 구조를 마스크로서 사용하여 상기 반도체 층으로 임플랜팅(implanting)하는 단계와,
상기 게이트 구조를 통해서 에칭하여 제1 패터닝된 게이트 구조를 형성하고 상기 반도체 층을 통해서 에칭하여 상기 반도체 층의 제1 부분과 제2 부분 및 상기 패터닝된 게이트 구조를 둘러싸는 트렌치를 상기 반도체 층 내에 형성하는 단계와,
절연 재료로 상기 트렌치를 채우는 단계
를 포함하는 반도체 디바이스 형성 방법.
2. 제1 항목의 방법으로서,
상기 게이트 구조의 측벽 상에 측벽 스페이서를 형성하는 단계와,
상기 게이트 구조 및 상기 측벽 스페이서를 마스크로서 사용하여 상기 제1 부분 및 상기 제2 부분으로 임플랜팅하는 단계
를 더 포함하는 반도체 디바이스 형성 방법.
3. 제1 항목의 방법으로서,
도전성 라인을 상기 제1 패터닝된 게이트 구조에 전기적으로 연결하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
4. 제1 항목의 방법으로서,
상기 전기적으로 연결하는 단계는,
상기 기판 위에 절연층을 피착하는 단계와,
상기 게이트의 적어도 일부 위의 상기 절연층 내에 트렌치를 형성하는 단계와,
상기 절연층 내의 트렌치를 도전성 재료로 채우는 단계
를 포함하는 반도체 디바이스 형성 방법.
5. 제1 항목의 방법으로서,
상기 전기적으로 연결하는 단계는,
상기 제1 패터닝된 게이트 구조 위에 금속층을 피착하는 단계와,
상기 금속 층을 패터닝하여 상기 제1 패터닝된 게이트 구조 위에 상기 금속 층의 일부를 남기는 단계
를 포함하는 반도체 디바이스 형성 방법.
6. 제1 항목의 방법으로서,
상기 트렌치를 채우는 단계 후에, 상기 제1 부분, 상기 제1 패터닝된 게이트 구조, 및 상기 제2 부분 위의 상기 반도체 층 내에 스트레서(stressor) 층을 형성하는 단계 - 상기 스트레서 층은 상기 제1 패터닝된 게이트 구조의 높이보다 큰, 상기 제1 및 제2 부분들의 위에 높이를 가짐 -
를 더 포함하는 반도체 디바이스 형성 방법.
7. 제6 항목의 방법으로서,
상기 스트레서를 형성하는 단계는, 또한 상기 스트레서가 질화물을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
8. 제1 항목의 방법으로서,
상기 에칭하는 단계는 또한, 상기 제1 패터닝된 게이트 구조가 상기 반도체 층 내의 상기 트렌치와 경계를 서로 접하는(coterminous) 단부들을 갖는 것을 특징으로 하며, 상기 제1 부분은 상기 제1 패터닝된 게이트 구조의 제1 측 상에 있고 상기 제2 부분은 상기 제1 패터닝된 게이트 구조의 제2 측 상에 있는 반도체 디바이스 형성 방법.
9. 제1 항목의 방법으로서,
상기 게이트 구조를 통해서 에칭하는 단계는 또한, 제2 패터닝된 게이트 구조를 형성하는 것을 특징으로 하며, 상기 제1 및 제2 패터닝된 게이트 구조는 상기 트렌치의 너비만큼 분리된 반도체 디바이스 형성 방법.
10. 제1 항목의 방법으로서,
상기 트렌치를 채우는 단계는,
상기 트렌치의 측벽들 상에 트렌치 측벽 스페이서들을 형성하는 단계와,
상기 트렌치 측벽 스페이서들을 형성하는 단계 후에 상기 트렌치 내에 절연 재료를 피착하는 단계
를 포함하는 반도체 디바이스 형성 방법.
11. 반도체 층 상에 반도체 디바이스를 형성하는 방법으로서,
상기 반도체 층 위에 게이트 구조를 형성하는 단계와,
상기 게이트 구조를 마스크로서 사용하여 임플랜트(implant)를 실행하는 단계와,
상기 임플랜팅 단계 후에, 상기 게이트 구조 및 상기 반도체 층을 통해서 에칭하여 상기 반도체 층 내에 트렌치를 형성함으로써, 상기 반도체 층 내에 활성 영역을 정의하는 단계 - 상기 에칭 단계는 상기 활성 영역 내에 패터닝된 게이트 구조를 생성하게 함 - 와,
상기 트렌치 내에 분리 재료(isolation material)를 피착하는 단계
를 포함하는 반도체 디바이스 형성 방법.
12. 제11 항목의 방법으로서,
상기 정의하는 단계는 또한,
상기 패터닝된 게이트 구조가 2개의 단부들 - 각 단부는 상기 트렌치에 의해 서 정의된 상기 활성 영역의 경계와 서로 접함 - 을 갖는 것을 특징으로 하는 반도체 디바이스 형성 방법.
13. 제12 항목의 방법으로서,
상기 게이트 구조를 형성하는 단계는 또한 폴리실리콘 및 금속으로 구성되는 그룹 중의 하나를 포함하는 것을 특징으로 하며,
상기 게이트 구조를 형성하기 전에 상기 반도체 층 상에 게이트 유전체로서 높은 k 유전체를 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
14. 제12 항목의 방법으로서,
상기 트렌치를 채우는 단계 후에, 상기 패터닝된 게이트 구조에 인접하는 상기 활성 영역 및 상기 패터닝된 인접 영역 위에 스트레서를 형성하는 단계와,
도전성 라인을 상기 패터닝된 게이트 구조에 전기적으로 연결하는 단계
를 더 포함하는 반도체 디바이스 형성 방법.
15. 제14 항목의 방법으로서,
상기 스트레서를 형성하는 단계는 또한, 상기 스트레서가, 상기 패터닝된 게이트 구조의 높이보다 높은, 상기 패터닝된 게이트 구조에 인접한 활성 영역 위의 높이를 갖는 것을 특징으로 하는 반도체 디바이스 형성 방법.
16. 반도체 디바이스로서,
반도체 층과,
상기 반도체 층을 통해서 활성 영역의 경계를 정의하는 트렌치와,
제1 단부 및 제2 단부를 갖는, 상기 활성 영역 내의 제1 도전성 구조 - 상기 제1 및 제2 단부들은 상기 활성 영역의 경계와 서로 접하고 상기 제1 도전성 구조는 게이트로서 기능하며, 상기 제1 도전성 구조는 소스/드레인 임플랜트를 위한 임플랜트 마스크로서 기능할 수 있도록 충분히 두꺼움 - 와,
상기 트렌치 내의 절연 재료
를 포함하는 반도체 디바이스.
17. 제16 항목의 반도체 디바이스로서,
상기 패터닝된 게이트 구조에 인접한 상기 활성 영역 및 상기 패터닝된 인접 영역 위의 스트레서를 더 포함하는 반도체 디바이스.
18. 제16 항목의 반도체 디바이스로서,
상기 제1 도전성 구조 위에 일부를 갖고,
상기 제1 도전성 구조와 전기적으로 접촉하고,
상기 제1 도전성 구조의 재료와 상이한 재료이며,
상기 활성 영역 외부로 연장하는 것을
특징으로 하는 제2 도전성 구조를 더 포함하는 반도체 디바이스.
19. 제16 항목의 반도체 디바이스로서,
상기 제1 도전성 구조는, 폴리실리콘 층과 이 폴리실리콘 층 위의 실리사이드 층을 포함하는 반도체 디바이스.
20. 제16 항목의 반도체 디바이스로서,
상기 제1 도전성 구조는 금속을 포함하며, 높은 k 유전체는 상기 제1 도전성 구조를 상기 반도체 층으로부터 분리하는 반도체 디바이스.

Claims (20)

  1. 반도체 층 상에 반도체 디바이스를 형성하기 위한 방법으로서,
    상기 반도체 층 위에 게이트 유전체 층을 형성하는 단계와,
    상기 게이트 유전체 층 위에 게이트 재료 층을 형성하는 단계와,
    상기 게이트 재료 층을 패터닝하여 게이트 구조를 형성하는 단계와,
    상기 게이트 구조를 마스크로서 사용하여 상기 반도체 층으로 임플랜팅(implanting)하는 단계와,
    상기 게이트 구조를 통해서 에칭하여 제1 패터닝된 게이트 구조를 형성하고 상기 반도체 층을 통해서 에칭하여 상기 반도체 층의 제1 부분과 제2 부분 및 상기 패터닝된 게이트 구조를 둘러싸는 트렌치를 상기 반도체 층 내에 형성하는 단계와,
    절연 재료로 상기 트렌치를 채우는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 게이트 구조의 측벽 상에 측벽 스페이서를 형성하는 단계와,
    상기 게이트 구조 및 상기 측벽 스페이서를 마스크로서 사용하여 상기 제1 부분 및 상기 제2 부분으로 임플랜팅하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  3. 제1항에 있어서,
    도전성 라인을 상기 제1 패터닝된 게이트 구조에 전기적으로 연결하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 전기적으로 연결하는 단계는,
    상기 기판 위에 절연층을 피착하는 단계와,
    상기 게이트의 적어도 일부 위의 상기 절연층 내에 트렌치를 형성하는 단계와,
    상기 절연층 내의 트렌치를 도전성 재료로 채우는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 전기적으로 연결하는 단계는,
    상기 제1 패터닝된 게이트 구조 위에 금속층을 피착하는 단계와,
    상기 금속 층을 패터닝하여 상기 제1 패터닝된 게이트 구조 위에 상기 금속 층의 일부를 남기는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  6. 제1항에 있어서,
    상기 트렌치를 채우는 단계 후에, 상기 제1 부분, 상기 제1 패터닝된 게이트 구조, 및 상기 제2 부분 위의 상기 반도체 층 내에 스트레서(stressor) 층을 형성하는 단계 - 상기 스트레서 층은 상기 제1 패터닝된 게이트 구조의 높이보다 큰, 상기 제1 및 제2 부분들 위의 높이를 가짐 -
    를 더 포함하는 반도체 디바이스 형성 방법.
  7. 제6항에 있어서,
    상기 스트레서를 형성하는 단계는 또한, 상기 스트레서가 질화물을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  8. 제1항에 있어서,
    상기 에칭하는 단계는 또한, 상기 제1 패터닝된 게이트 구조가 상기 반도체 층 내의 상기 트렌치와 경계를 서로 접하는(coterminous) 단부들을 갖는 것을 특징으로 하며, 상기 제1 부분은 상기 제1 패터닝된 게이트 구조의 제1 측 상에 있고 상기 제2 부분은 상기 제1 패터닝된 게이트 구조의 제2 측 상에 있는 반도체 디바이스 형성 방법.
  9. 제1항에 있어서,
    상기 게이트 구조를 통해서 에칭하는 단계는 또한, 제2 패터닝된 게이트 구조를 형성하는 것을 특징으로 하며, 상기 제1 및 제2 패터닝된 게이트 구조는 상기 트렌치의 너비만큼 분리된 반도체 디바이스 형성 방법.
  10. 제1항에 있어서,
    상기 트렌치를 채우는 단계는,
    상기 트렌치의 측벽들 상에 트렌치 측벽 스페이서들을 형성하는 단계와,
    상기 트렌치 측벽 스페이서들을 형성하는 단계 후에 상기 트렌치 내에 절연 재료를 피착하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  11. 반도체 층 상에 반도체 디바이스를 형성하는 방법으로서,
    상기 반도체 층 위에 게이트 구조를 형성하는 단계와,
    상기 게이트 구조를 마스크로서 사용하여 임플랜트(implant)를 실행하는 단계와,
    상기 임플랜팅 단계 후에, 상기 게이트 구조 및 상기 반도체 층을 통해서 에칭하여 상기 반도체 층 내에 트렌치를 형성함으로써, 상기 반도체 층 내에 활성 영역을 정의하는 단계 - 상기 에칭 단계는 상기 활성 영역 내에 패터닝된 게이트 구조를 생성하게 함 - 와,
    상기 트렌치 내에 분리 재료(isolation material)를 피착하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  12. 제11항에 있어서,
    상기 정의하는 단계는 또한,
    상기 패터닝된 게이트 구조가 2개의 단부들 - 각 단부는 상기 트렌치에 의해서 정의된 상기 활성 영역의 경계와 서로 접함 - 을 갖는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  13. 제12항에 있어서,
    상기 게이트 구조를 형성하는 단계는 또한 폴리실리콘 및 금속으로 구성되는 그룹 중의 하나를 포함하는 것을 특징으로 하며,
    상기 게이트 구조를 형성하기 전에 상기 반도체 층 상에 게이트 유전체로서 높은 k 유전체를 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  14. 제12항에 있어서,
    상기 트렌치를 채우는 단계 후에, 상기 패터닝된 게이트 구조에 인접하는 상기 활성 영역 및 상기 패터닝된 인접 영역 위에 스트레서를 형성하는 단계와,
    도전성 라인을 상기 패터닝된 게이트 구조에 전기적으로 연결하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  15. 제14항에 있어서,
    상기 스트레서를 형성하는 단계는 또한, 상기 스트레서가, 상기 패터닝된 게 이트 구조의 높이보다 높은, 상기 패터닝된 게이트 구조에 인접한 활성 영역 위의 높이를 갖는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  16. 반도체 디바이스로서,
    반도체 층과,
    상기 반도체 층을 통해서 활성 영역의 경계를 정의하는 트렌치와,
    제1 단부 및 제2 단부를 갖는, 상기 활성 영역 내의 제1 도전성 구조 - 상기 제1 및 제2 단부들은 상기 활성 영역의 경계와 서로 접하고 상기 제1 도전성 구조는 게이트로서 기능하며, 상기 제1 도전성 구조는 소스/드레인 임플랜트를 위한 임플랜트 마스크로서 기능할 수 있도록 충분히 두꺼움 - 와,
    상기 트렌치 내의 절연 재료
    를 포함하는 반도체 디바이스.
  17. 제16항에 있어서,
    상기 패터닝된 게이트 구조에 인접한 상기 활성 영역 및 상기 패터닝된 인접 영역 위의 스트레서를 더 포함하는 반도체 디바이스.
  18. 제16항에 있어서,
    상기 제1 도전성 구조 위에 일부를 갖고,
    상기 제1 도전성 구조와 전기적으로 접촉하고,
    상기 제1 도전성 구조의 재료와 상이한 재료이며,
    상기 활성 영역 외부로 연장하는 것을
    특징으로 하는 제2 도전성 구조를 더 포함하는 반도체 디바이스.
  19. 제16항에 있어서,
    상기 제1 도전성 구조는, 폴리실리콘 층과 이 폴리실리콘 층 위의 실리사이드 층을 포함하는 반도체 디바이스.
  20. 제16항에 있어서,
    상기 제1 도전성 구조는 금속을 포함하며, 높은 k 유전체는 상기 제1 도전성 구조를 상기 반도체 층으로부터 분리하는 반도체 디바이스.
KR1020097018647A 2007-03-08 2008-02-06 반도체 재료에서의 트렌치 형성 KR101530099B1 (ko)

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