CN101627468A - 半导体材料内的沟槽形成 - Google Patents

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Abstract

在半导体层(16)上形成半导体器件(10)。在半导体层上面形成栅极介质层(18)。在栅极介质层上面形成栅极材料层(20)。图案化栅极材料层以形成栅极结构(20)。使用栅极结构作为掩模，执行向半导体层内的注入(24)。为了形成第一图案化栅极结构(20)以及在半导体层(16)内围绕半导体层的第一部分(28)和第二部分(30)以及栅极的沟槽(42)，执行穿过栅极结构(20)和半导体层(16)的刻蚀。沟槽(42)用绝缘材料(46)填充。

Description

半导体材料内的沟槽形成
技术领域
本发明总体涉及一种半导体器件，更具体而言，涉及半导体材料内的沟槽形成。
背景技术
减小一个或多个半导体器件需要的布局面积，这对于降低集成电路成本是重要的。
附图说明
本发明通过示例被示出，但不局限于附图，在图中相同的附图标记表示类似的元素。图中的元素是出于简单清楚目的而示出的，不一定按比例绘制。
图1以顶视图示出根据现有技术的电路1。
图2以顶视图示出根据本发明一个实施例的电路101。
图3以顶视图示出根据本发明一个实施例的电路101。
图4至23以截面图示出根据本发明一个实施例的半导体器件10。应注意，偶数图4-22使用同一分割线(见图3)，而奇数图5-23使用不同的分割线(见图3)。
具体实施方式
这里描述的半导体衬底可以是任何半导体材料或材料的组合，例如砷化镓、锗硅、硅绝缘体(SOI)、硅、单晶硅、类似的材料或以上的组合。
现有技术图1示出具有2x2位单元(如位单元2)阵列的现有技术六晶体管位单元静态随机存取存储器(SRAM)电路1。如现有技术图1所示，晶体管布局通常需要将栅极层4绘制成具有延伸越过晶体管有源区5的边缘的非零延伸或端帽6，以考虑有源区临界尺寸的重叠误差(overlay misalignment)或工艺差(process variation)。然而，这导致一些电路所需的布局面积增大。例如，在现有技术图1所示的电路1中，尺寸C的最小值由尺寸A和B二者的最小值决定。尺寸A是延伸经过有源区的所需的最小栅极交叠量(如端帽的长度)。尺寸B是能够使两个端帽的端部之间(如在端帽6和端帽7之间)图案化的最小间隔。在所示实施例中，尺寸B的最小值由可用的加工技术确定。尺寸C是两个分离的半导体器件有源区之间的距离。在图1(现有技术)中，尺寸C的最小值由尺寸A和B二者的最小值确定。如果C不由尺寸A和B确定，将有可能减小尺寸C(如两个分离的半导体器件的有源区之间的距离)。
图2示出具有2x2位单元(如位单元102)阵列的六晶体管位单元静态随机存取存储器(SRAM)电路101。通过在形成隔离沟槽之前形成半导体器件(如晶体管)，有可能除去端帽(图1的6和7)。换言之，可将图1(现有技术)的尺寸A减小到图2电路101中的零。现在，尺寸C与B相同。且C的最小尺寸由可用的加工技术确定。
图3示出形成沟槽(如108)之后的图2的SRAM电路101。由于形成了沟槽(如108)，可将栅极(如104)制成与有源区(如105)有共同边界。这里“有共同边界”是这样定义的，即当在有源区105和115之间形成具有宽度C’的沟槽108时，栅极(如104)和有源区(如105)在同一垂直面结束，或者近似在同一垂直面结束。注意，每个六晶体管位单元102(见图2和3)所需的面积已经比位单元2(见图1)所需的面积减小。减小SRAM中每个位单元的面积可使半导体晶圆尺寸非常明显地减小，从而明显地降低集成电路的成本。虽然图2-3中所示的电路101为SRAM电路，但本发明可用于任何类型的电路。
注意，偶数图4-24是沿图3所示的下述分割线的截面图，该分割线示出与晶体管电流流动方向垂直的平面。应注意，奇数图5-25是沿图3所示下述分割线的截面图，该分割线示出与晶体管电流流动方向平行的平面。
图4和5以两种不同的截面图(见图3的分割线)示出根据本发明一实施例的半导体器件10。在所示实施例中，器件10包括SOI(绝缘半导体)晶片，它包括衬底12、位于衬底12上的绝缘层14以及位于绝缘层14上的半导体层16。栅极介质层18由介质材料构成，并在半导体层16上面形成。栅极介质层18可以被生长、沉积或用任何其他合适技术形成。栅极层20由导电材料构成，并在栅极介质层18上面形成。栅极层20可被沉积或用任何其他合适方法形成。
图6和7以两种不同的截面图(见图3的分割线)示出根据本发明一个实施例的半导体器件10。在所示实施例中，栅极层20经过图案化。在一个实施例中，使用光刻胶掩模和后续刻蚀进行图案化。在替换实施例中，可使用任何合适的技术进行图案化。
图8和9以两种不同的截面图(见图3的分割线)示出根据本发明一个实施例的半导体器件10。在所示实施例中，使用一个或多个注入步骤(如注入24)形成源极/漏极延伸。应注意，可使用各种已知的掩模技术来选择注入区。还要注意，对不同器件类型(如各种p沟道晶体管和各种n沟道晶体管)，可以使用不同的注入。
图10和11以两种不同的截面图(见图3的分割线)示出根据本发明一个实施例的半导体器件10。在栅极20的侧壁上形成侧壁间隔物25。在所示实施例中，使用一个或多个注入步骤(如注入26)以形成源极/漏极结(见源极/漏极区28、30)。应注意，可使用各种已知的掩模技术选择注入区。还要注意，对不同的器件类型(如各种p沟道晶体管和各种n沟道晶体管)，可以使用不同的注入。
图12和13以两种不同的截面图(见图3的分割线)示出根据本发明一个实施例的半导体器件10。在栅极层20和源极/漏极区28、30上面形成硅化物层32、34、36。
在图12和13所示的加工之后，可在加工中做各种选择。在一个实施例中，参见图24，可以在硅化物层32、34、36上面沉积氮化物层41。在替换实施例中，可在多个步骤中沉积氮化物层41，使得氮化物41在选定区域上面可以是压缩的，并且在不同区域上可以是拉伸的。在其他替换实施例中，可沉积氧化物层(与图15中的层38类似)以及氮化物层(与图15中的层40类似)。接下来，可以执行一个或多个光刻和刻蚀步骤以在区域47内刻蚀沟槽。众所周知，穿过氮化物/氧化物/硅叠层刻蚀用于沟槽隔离。多晶硅可与硅相同或非常类似地刻蚀。将化学品稍作改变，可很容易地刻蚀硅化物层。以镍硅化物为例，在常规的卤基沟槽刻蚀化学品中添加CO，将容许将硅化物充分刻蚀。对于其他硅化物，可使用类似的刻蚀化学品改变。替换实施例可使用最适合沟槽区域的具体结构和材料的其他刻蚀和化学品。应注意，替换实施例可使用以下中的一个或多个的任意组合：化学刻蚀、物理溅射刻蚀、定时刻蚀、端点刻蚀等。
仍然参见图24，在一个实施例中，可用已知的加工技术形成沟槽间隔物45。替换实施例可不用沟槽间隔物45。然后在沟槽区域47内沉积场氧化物47。之后用常规技术(如化学机械抛光或CMP)将场氧化物47平面化。替换实施例可以不同方式平面化。在一些实施例中，可在平面化后在整个顶表面上面沉积附加氧化物层(未示出)。在一个实施例中，此附加氧化物层(未示出)的目的是提供可以形成镶嵌层的介质。形成该镶嵌层(未示出)的刻蚀对栅极20上面的氮化物层40具有选择性。可使用短的氧化物刻蚀以完成到栅极20、36的开口。
参见图25，可执行一个或多个光刻和刻蚀步骤来刻蚀氮化物层41，以制作到栅极20、36的电接触。这些刻蚀在本领域是公知的。然后，在栅极20、36上面并与其电接触地沉积包括一种或多种导电材料的互连层49。应注意，可用任何合适的技术(如CMP，等离子回刻)去除从氮化物层41表面抬高的任何多余材料49。替换实施例可用不同方式平面化。
再参见图12和13，在图12和13所示的加工之后，可在加工中做各种选择。在替换实施例中，参见图14和15，在硅化物层32、34、36上面形成氧化物层38。在氧化物层38上面沉积氮化物层40。
图16和17以两种不同的截面图(见图3的分割线)示出根据本发明一个实施例的半导体器件10。可执行一个或多个光刻和刻蚀步骤以刻蚀沟槽(如42)。众所周知，穿过氮化物/氧化物/硅叠层刻蚀用于沟槽隔离。多晶硅可与硅相同或非常类似地刻蚀。将化学品稍作改变，可很容易地刻蚀硅化物层。以镍硅化物为例，在常规的卤基沟槽刻蚀化学品中添加CO，可容许将硅化物适当刻蚀。对于其他硅化物，可使用类似的刻蚀化学品改变。替换实施例可使用最适合沟槽区域中的具体结构和材料的其他刻蚀和化学品。应注意，替换实施例可使用以下中的一个或多个的任意组合：化学刻蚀、物理溅射刻蚀、定时刻蚀、端点刻蚀等。
仍然参见图16和17，在一个实施例中，可用已知的加工技术形成沟槽间隔物(未示出)。替换实施例可不使用沟槽间隔物。
图18和19以两种不同的截面图(见图3的分割线)示出根据本发明一个实施例的半导体器件10。在沟槽42内沉积场氧化物46。然后用常规技术(如化学机械抛光或CMP)将场氧化物46平面化。替换实施例可以不同方式平面化。在一个实施例中，在氮化物层40内终止平面化。在替换实施例中，可在任何合适位置终止平面化。
图20和21以两种不同的截面图(见图3的分割线)示出根据本发明一个实施例的半导体器件10。可使用本领域已知的任何合适的刻蚀(如干法刻蚀)去除氮化物层40的暴露区域。此外，可使用本领域已知的任何合适的刻蚀(如湿法或干法刻蚀)去除氧化物层38。应注意，在所示实施例中，氧化物刻蚀也可去除厚场氧化物46的薄顶层。还应注意，氮化物层40和氧化物层38的去除允许制成到栅极20、36的电接触。
图22和23以两种不同的截面图(见图3的分割线)示出根据本发明一个实施例的半导体器件10。然后，在栅极20、36上面并与其电接触地沉积包括一个或多个导电材料的互连层48。可执行常规光刻和刻蚀步骤以图案化互连层48。应注意，互连层48可用来电耦合一个或多个半导体器件(如晶体管)的栅极。在形成互连层48后，可使用标准工艺完成半导体器件10。例如，可形成一个或多个层间介质层和/或一个或多个导电互连层。
虽然相对于具体导电类型或电位极性描述了本发明，但普通技术人员应意识到，导电类型和电位极性可以反向。
而且，说明书和权利要求中的“前面”、“背面”、“顶”、“底”、“上面”、“下面”等术语，如果有，是用于说明性目的，而不一定是用于描述固定的相对位置。应理解，在适当的语境中，所用的术语可互换，这样，这里所述的本发明实施例，例如能够以这里图示或记载之外的其他方向实现。
虽然这里参考具体实施例描述了发明，但在不背离随附权利要求列出的本发明范围的情形下，可做各种修改或变化。例如，在这里描述的实施例中，虽然由于提供沟槽隔离的目的而形成沟槽，但替换实施例可以为了任何想要的目的而形成一个或多个沟槽。此外，可在形成任何类型的半导体器件时使用沟槽，并且这些半导体器件可用于形成任何类型的电路。这里所示的SRAM电路101只是可使用本发明的一个可能的电路。因此，说明书和附图视为说明性而不是限制性的，并且所有这些修改都将包含在本发明的范围内。对于与具体实施例相关的这里所描述的任何益处、优点或问题的解决方案，不被理解为任一或全部权利要求的关键、需要或实质特征或要素。
这里采用的术语“耦合”不限制于直接耦合或机械耦合。
而且，这里采用的术语“一”，被定义为一个或多于一个。同样，即使当同一权利要求包括引导性短语“一个或多个”或“至少一个”以及不定冠词如”a”或”an”，权利要求中所用的引导性短语如“至少一个”以及“一个或多个”不应解释为暗示不定冠词”a”或”an”引导的另一权利要求元素将任何包含这样被引导的权利要求元素的具体权利要求限定为包含只有一个这样的元素的发明。对于定冠词的使用同样如此。
除非特别说明，诸如“第一”、“第二”这样的术语用于随意区分这些术语描述的元素。因此，这些术语不一定用于表示这些元素的时间或其他优先次序。
附加文本
1.一种用于在半导体层上形成半导体器件的方法，包括：
在半导体层上形成栅极介质层；
在所述栅极介质层上形成栅极材料层；
图案化所述栅极材料层以形成栅极结构；
使用所述栅极结构作为掩模在所述半导体层内注入；
穿过所述栅极结构刻蚀以形成第一图案化栅极结构，以及穿过所述半导体层刻蚀以在所述半导体层内形成围绕所述半导体层的第一部分和第二部分及所述图案化栅极结构的沟槽；以及
用绝缘材料填充所述沟槽。
2.如项目1所述的方法，还包括：
在所述栅极结构的侧壁上形成侧壁间隔物；以及
使用所述栅极结构以及所述侧壁间隔物作为掩模在所述第一部分和所述第二部分内注入。
3.如项目1所述的方法，还包括将导电线电连接到所述第一图案化栅极结构。
4.如项目1所述的方法，其中电连接步骤包括：
在所述衬底上面沉积绝缘层；
在至少部分所述栅极上面在所述绝缘层内形成沟槽；以及
用导电材料填充所述绝缘层内的沟槽。
5.如项目1所述的方法，其中电连接步骤包括：
在所述第一图案化栅极结构上面沉积金属层；以及
图案化所述金属层以在所述第一图案化栅极结构上面留下部分所述金属层。
6.如项目1所述的方法，还包括：
在填充沟槽步骤后，在所述半导体层中在所述第一部分、所述第一图案化栅极结构以及所述第二部分上面形成应力物层，其中所述应力物层在所述第一和第二部分上面的高度比所述第一图案化栅极结构的高度大。
7.如项目6所述的方法，其中形成应力物步骤的特征还在于所述应力物包括氮化物。
8.如项目1所述的方法，其中刻蚀步骤的特征还在于所述第一图案化栅极结构具有与所述半导体层内的沟槽有共同边界的端部，所述第一部分在所述第一图案化栅极结构的第一侧上，并且所述第二部分在所述第一图案化栅极结构的第二侧上。
9.如项目1所述的方法，其中：
穿过所述栅极结构刻蚀的步骤的特征还在于形成第二图案化栅极结构，其中所述第一和所述第二图案化栅极结构由所述沟槽的宽度隔开。
10.如项目1所述的方法，其中填充沟槽的步骤包括：
在所述沟槽的侧壁上形成沟槽侧壁间隔物；以及
在形成沟槽侧壁间隔物的步骤之后，在所述沟槽内沉积绝缘材料。
11.一种用于在半导体层上形成半导体器件的方法，包括：
在所述半导体层上形成栅极结构；
使用所述栅极结构作为掩模执行注入；
在注入步骤后，通过穿过所述栅极结构以及所述半导体层刻蚀以在所述半导体层内形成沟槽，在所述半导体层内限定有源区，其中该刻蚀在所述有源区内产生图案化栅极结构；以及
在所述沟槽内沉积隔离材料。
12.如项目11所述的方法，其中限定步骤的特征还在于所述图案化栅极结构具有两端，其中每一端与所述沟槽限定的有源区边界有共同边界。
13.如项目12所述的方法，其中形成栅极结构的步骤的特征还在于包括由多晶硅和金属构成的组中的一个，该方法还包括：
在形成栅极结构之前，在所述半导体层上形成高k介质作为栅极介质。
14.如项目12所述的方法，还包括：
在填充沟槽步骤后，在与所述图案化栅极结构相邻的有源区上面以及图案化相邻上面形成应力物；以及
将导电线电连接到所述图案化栅极结构。
15.如项目14所述的方法，其中形成应力物的步骤特征还在于：所述应力物在与所述图案化栅极结构相邻的有源区的高度高于所述图案化栅极结构的高度。
16.一种半导体器件，包括：
半导体层；
穿过所述半导体层限定有源区边界的沟槽；
在所述有源区内具有第一端和第二端的第一导电结构，其中所述第一和第二端与所述有源区的边界有共同边界，并且所述第一导电结构起栅极作用，其中所述第一导电结构足够厚以能够起到用于源极/漏极注入的注入掩模的作用；以及
所述沟槽中的绝缘材料。
17.如项目16所述的半导体器件，还包括在与所述图案化栅极结构相邻的有源区上面以及图案化相邻上面的应力物。
18.如项目16所述的半导体器件，还包括第二导电结构，该第二导电结构的特征在于：
具有在所述第一导电结构上面的部分；
与所述第一导电结构电接触；
具有与所述第一导电结构材料不同的材料；以及
延伸到所述有源区外。
19.如项目16所述的半导体器件，其中所述第一导电结构包括多晶硅层以及所述多晶硅层上面的硅化物层。
20.如项目16所述的半导体器件，其中所述第一导电结构包括金属，其中高k介质将所述第一导电结构与所述半导体层隔开。

Claims (20)

1.一种用于在半导体层上形成半导体器件的方法，包括：
在半导体层上形成栅极介质层；
在所述栅极介质层上形成栅极材料层；
图案化所述栅极材料层以形成栅极结构；
使用所述栅极结构作为掩模在所述半导体层内注入；
穿过所述栅极结构刻蚀以形成第一图案化栅极结构，以及穿过所述半导体层刻蚀以在所述半导体层内形成围绕所述半导体层的第一部分和第二部分及所述图案化栅极结构的沟槽；以及
用绝缘材料填充所述沟槽。
2.如权利要求1所述的方法，还包括：
在所述栅极结构的侧壁上形成侧壁间隔物；以及
使用所述栅极结构以及所述侧壁间隔物作为掩模在所述第一部分和所述第二部分内注入。
3.如权利要求1所述的方法，还包括将导电线电连接到所述第一图案化栅极结构。
4.如权利要求1所述的方法，其中电连接步骤包括：
在所述衬底上面沉积绝缘层；
在至少部分所述栅极上面在所述绝缘层内形成沟槽；以及
用导电材料填充所述绝缘层内的沟槽。
5.如权利要求1所述的方法，其中电连接步骤包括：
在所述第一图案化栅极结构上面沉积金属层；以及
图案化所述金属层以在所述第一图案化栅极结构上面留下部分所述金属层。
6.如权利要求1所述的方法，还包括：
在填充沟槽步骤后，在所述半导体层中在所述第一部分、所述第一图案化栅极结构以及所述第二部分上面形成应力物层，其中所述应力物层在所述第一和第二部分上面的高度比所述第一图案化栅极结构的高度大。
7.如权利要求6所述的方法，其中形成应力物步骤的特征还在于所述应力物包括氮化物。
8.如权利要求1所述的方法，其中刻蚀步骤的特征还在于所述第一图案化栅极结构具有与所述半导体层内的沟槽有共同边界的端部，所述第一部分在所述第一图案化栅极结构的第一侧上，并且所述第二部分在所述第一图案化栅极结构的第二侧上。
9.如权利要求1所述的方法，其中：
穿过所述栅极结构刻蚀的步骤的特征还在于形成第二图案化栅极结构，其中所述第一和所述第二图案化栅极结构由所述沟槽的宽度隔开。
10.如权利要求1所述的方法，其中填充沟槽的步骤包括：
在所述沟槽的侧壁上形成沟槽侧壁间隔物；以及
在形成沟槽侧壁间隔物的步骤之后，在所述沟槽内沉积绝缘材料。
11.一种用于在半导体层上形成半导体器件的方法，包括：
在所述半导体层上形成栅极结构；
使用所述栅极结构作为掩模执行注入；
在注入步骤后，通过穿过所述栅极结构以及所述半导体层刻蚀以在所述半导体层内形成沟槽，在所述半导体层内限定有源区，其中该刻蚀在所述有源区内产生图案化栅极结构；以及
在所述沟槽内沉积隔离材料。
12.如权利要求11所述的方法，其中限定步骤的特征还在于所述图案化栅极结构具有两端，其中每一端与所述沟槽限定的有源区边界有共同边界。
13.如权利要求12所述的方法，其中形成栅极结构的步骤的特征还在于包括由多晶硅和金属构成的组中的一个，该方法还包括：
在形成栅极结构之前，在所述半导体层上形成高k介质作为栅极介质。
14.如权利要求12所述的方法，还包括：
在填充沟槽步骤后，在与所述图案化栅极结构相邻的有源区上面以及图案化相邻上面形成应力物；以及
将导电线电连接到所述图案化栅极结构。
15.如权利要求14所述的方法，其中形成应力物的步骤特征还在于：所述应力物在与所述图案化栅极结构相邻的有源区的高度高于所述图案化栅极结构的高度。
16.一种半导体器件，包括：
半导体层；
穿过所述半导体层限定有源区边界的沟槽；
在所述有源区内具有第一端和第二端的第一导电结构，其中所述第一和第二端与所述有源区的边界有共同边界，并且所述第一导电结构起栅极作用，其中所述第一导电结构足够厚以能够起到用于源极/漏极注入的注入掩模的作用；以及
所述沟槽中的绝缘材料。
17.如权利要求16所述的半导体器件，还包括在与所述图案化栅极结构相邻的有源区上面以及图案化相邻上面的应力物。
18.如权利要求16所述的半导体器件，还包括第二导电结构，该第二导电结构的特征在于：
具有在所述第一导电结构上面的部分；
与所述第一导电结构电接触；
具有与所述第一导电结构材料不同的材料；以及
延伸到所述有源区外。
19.如权利要求16所述的半导体器件，其中所述第一导电结构包括多晶硅层以及所述多晶硅层上面的硅化物层。
20.如权利要求16所述的半导体器件，其中所述第一导电结构包括金属，其中高k介质将所述第一导电结构与所述半导体层隔开。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109950251A (zh) * 2017-12-12 2019-06-28 瑞萨电子株式会社 半导体器件及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130167A (ja) * 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
US10573751B2 (en) * 2012-01-23 2020-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for providing line end extensions for fin-type active regions
US10707352B2 (en) * 2018-10-02 2020-07-07 Qualcomm Incorporated Transistor with lightly doped drain (LDD) compensation implant

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4988643A (en) 1989-10-10 1991-01-29 Vlsi Technology, Inc. Self-aligning metal interconnect fabrication
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
US5019879A (en) 1990-03-15 1991-05-28 Chiu Te Long Electrically-flash-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area
JPH04206775A (ja) * 1990-11-30 1992-07-28 Casio Comput Co Ltd 薄膜トランジスタ
JPH0521465A (ja) * 1991-07-10 1993-01-29 Fujitsu Ltd 半導体装置及びその製造方法
JPH0613615A (ja) * 1992-04-10 1994-01-21 Fujitsu Ltd 半導体装置の製造方法
US5523258A (en) 1994-04-29 1996-06-04 Cypress Semiconductor Corp. Method for avoiding lithographic rounding effects for semiconductor fabrication
US5496771A (en) 1994-05-19 1996-03-05 International Business Machines Corporation Method of making overpass mask/insulator for local interconnects
US5545581A (en) 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
US5920108A (en) * 1995-06-05 1999-07-06 Harris Corporation Late process method and apparatus for trench isolation
JPH113999A (ja) * 1997-06-13 1999-01-06 Sony Corp 半導体装置の製造方法
TW351849B (en) 1997-09-11 1999-02-01 United Microelectronics Corp Method for fabricating shadow trench insulation structure
US5998835A (en) * 1998-02-17 1999-12-07 International Business Machines Corporation High performance MOSFET device with raised source and drain
JPH11274508A (ja) * 1998-03-25 1999-10-08 Toshiba Corp 薄膜トランジスタの製造方法
KR20000074841A (ko) 1999-05-26 2000-12-15 윤종용 트렌치 격리 형성 방법
JP2001144170A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6359305B1 (en) 1999-12-22 2002-03-19 Turbo Ic, Inc. Trench-isolated EEPROM flash in segmented bit line page architecture
JP3519662B2 (ja) * 2000-03-14 2004-04-19 松下電器産業株式会社 半導体装置及びその製造方法
JP3647384B2 (ja) * 2000-04-04 2005-05-11 松下電器産業株式会社 薄膜半導体素子およびその製造方法並びに表示パネル
JP2002033483A (ja) * 2000-07-17 2002-01-31 Sony Corp 薄膜半導体装置の製造方法
KR20020042312A (ko) 2000-11-30 2002-06-05 윤종용 반도체 디바이스 및 그 제조방법
US6624043B2 (en) * 2001-09-24 2003-09-23 Sharp Laboratories Of America, Inc. Metal gate CMOS and method of manufacturing the same
KR20030055997A (ko) 2001-12-27 2003-07-04 삼성전자주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 장치 및 그형성방법
US6858514B2 (en) 2002-03-29 2005-02-22 Sharp Laboratories Of America, Inc. Low power flash memory cell and method
US6867462B2 (en) * 2002-08-09 2005-03-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same
GB0229217D0 (en) * 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Vertical insulated gate transistor and manufacturing method
KR100878498B1 (ko) 2002-12-30 2009-01-15 주식회사 하이닉스반도체 트랜지스터 제조방법
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides
JP5144001B2 (ja) * 2003-12-30 2013-02-13 三星電子株式会社 多結晶シリコン半導体素子及びその製造方法
US7087965B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Strained silicon CMOS on hybrid crystal orientations
US7141476B2 (en) * 2004-06-18 2006-11-28 Freescale Semiconductor, Inc. Method of forming a transistor with a bottom gate
KR100617051B1 (ko) * 2004-12-27 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7470573B2 (en) * 2005-02-18 2008-12-30 Sharp Laboratories Of America, Inc. Method of making CMOS devices on strained silicon on glass
KR100653714B1 (ko) 2005-04-12 2006-12-05 삼성전자주식회사 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
US7335932B2 (en) * 2005-04-14 2008-02-26 International Business Machines Corporation Planar dual-gate field effect transistors (FETs)
US7192855B2 (en) * 2005-04-15 2007-03-20 Freescale Semiconductor, Inc. PECVD nitride film
US7361534B2 (en) * 2005-05-11 2008-04-22 Advanced Micro Devices, Inc. Method for fabricating SOI device
US7732289B2 (en) * 2005-07-05 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a MOS device with an additional layer
US7326617B2 (en) * 2005-08-23 2008-02-05 United Microelectronics Corp. Method of fabricating a three-dimensional multi-gate device
JP5098261B2 (ja) * 2005-12-09 2012-12-12 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US7485508B2 (en) * 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109950251A (zh) * 2017-12-12 2019-06-28 瑞萨电子株式会社 半导体器件及其制造方法
CN109950251B (zh) * 2017-12-12 2023-10-13 瑞萨电子株式会社 半导体器件及其制造方法

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