KR20210137379A - 트랜지스터 구조 및 관련 인버터 - Google Patents

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에트론 테크놀로지, 아이엔씨.
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Abstract

트랜지스터 구조는 반도체 기판, 게이트 구조물, 채널 영역 및 제1 전도성 영역을 포함한다. 반도체 기판은 반도체 표면을 갖는다. 채널 영역은 제1 단자 및 제2 단자를 포함한다. 제1 전도성 영역은 채널 영역의 제1 단자에 전기적으로 결합되고, 제1 전도성 영역은 반도체 표면 아래에 제1 금속 함유 영역을 포함한다.

Description

트랜지스터 구조 및 관련 인버터{TRANSISTOR STRUCTURE AND RELATED INVERTER}
본 특허출원은, 2020년 5월 7일에 출원되고 발명의 명칭이 "Merged Semiconductor-Junction & Metal-Connection Structures for Transistors to CMOS Circuits inside Silicon Substrate"인 미국 가출원 출원 번호 No. 63/021,099에 대한 우선권을 주장하는 바이며, 상기 문헌의 내용은 그 전체로서 원용에 의해 본 개시에 포함된다.
본 발명은 트랜지스터 구조, 인버터 및 트랜지스터 세트에 관한 것으로, 특히 반도체 기판 표면 위의 다중 층의 상호 연결의 복잡성을 감소시킬 수 있는 트랜지스터 구조, 인버터 및 트랜지스터 세트에 관한 것이다.
종래 기술에 대한 최상의 지식에서, 집적 회로(n형 금속 산화물 반도체(n-type metal oxide semiconductor, NMOS) 트랜지스터 및 p형 금속 산화물 반도체(p-type metal oxide semiconductor, PMOS) 트랜지스터를 포함)의 거의 모든 상호 연결은 실리콘 기판의 표면 위의 금속 또는 전도성 와이어만 사용한다. 실리콘 기판이 패키지 기판의 후면 금속 접점(contact)으로부터 매우 견고한 전기 접지 레벨을 제공할 수 있지만, 트랜지스터 소스를 접지해야 하는 경우, 트랜지스터 소스는 여전히 실리콘 기판의 표면에 접촉하는 표면 레벨 금속이 표면 위의 일부 금속-1 와이어를 접지의 전위(potential)를 공급할 수 있는 일부 금속 패드(pad)에 연결해야 한다.
그러나, 접지의 전위를 실리콘 기판에 전달하기 위해, 금속 와이어와 접촉 개구부(contact opening)를 통해 일부 금속 패드로부터 0 볼트를 연결하여 확산 영역에 도달한 다음 실리콘 기판에 도달해야 한다. 즉, 많은 수의 트랜지스터가 접지의 전위(또는 높은 전위의 공급 전압)에 액세스하기 위해 상호 연결된 다중 층이 필요하며, 상호 연결의 다중 층은 실리콘 기판(상호 연결된 다중 층 사이의 많은 비아(via)를 통해 매우 넓고 두꺼운 금속 상호 연결의 10번째 층까지) 위에만 위치된다.
따라서 집적 회로 설계자에게는 다중 층의 상호 연결의 복잡성을 줄이는 방법이 중요한 문제가 되었다.
본 발명은 CMOS(complementary metal oxide semiconductor) 회로의 속도 성능 향상, CMOS 회로의 전력 및 다이(die) 면적 감소, 열 방출(thermal dissipation)을 위한 CMOS 회로의 점점 더 나은 경로 생성 및 CMOS 회로의 작동과 관련된 소음에 대한 내성 증가를 위해, CMOS 회로(인버터, NAND 게이트, NOR 게이트, 정적 랜덤 액세스 메모리(static random access memories, SRAMs), 교차 결합 증폭기 및 다양한 회로 구성을 포함)에 NMOS(n-type metal oxide semiconductor) 트랜지스터 및 PMOS(p-type metal oxide semiconductor) 트랜지스터의 여러 구조를 제공한다.
본 발명은 CMOS 회로에서 기생적 래치 업 피틀(latch-up fetal) 문제를 최소화할 수 있다. 또한, 본 발명은 신호 경로를 전송하고, 전압을 공급하며, 실리콘 기판 내부와 위에 전원을 공급하는 고효율 회로 네트워크를 구축할 때 신규 NMOS 트랜지스터 및 PMOS 트랜지스터를 사용하는 다양한 가능성을 구성하는 방법에 대한 신규 설계 원리를 개시한다. 실리콘 표면 아래에 더 많은 다수의 컨덕터(conductor)를 사용하는 것에 의해, 더 효과적인 신호 전송 및 전압/전원 공급을 위해 더 낮은 임피던스 경로를 생성하여, 더 나은 효율과 더 작은 다이 공간(die space)을 제공함으로써 더 적은 전력과 잡음으로 훨씬 더 높은 회로 성능을 달성할 수 있다. 따라서, 본 발명은 종래 기술 설계의 배선(wiring) 또는 상호 연결의 복잡성을 감소시킬 수 있다.
본 발명은 또한 신호 네트워크를 구성하고, 트랜지스터에 직접 연결될 수 있는 양극 레벨, 접지 레벨 및 음극 레벨을 포함하는 다양한 전압 소스를 공급하는 여러 방법을 가능하게 하며, 기판의 위와 내부에 상이한 기하학적 폭과 깊이의 다양한 경로에서 상호 연결이 구축될 수 있도록 한다.
또한, 본 발명은 트랜지스터의 소스로부터 기판 또는 웰(well)에 이미 제공된 기존 전원 공급 장치(power supply)로의 수직 금속 연결을 사용하기 때문에, 본 발명은 트랜지스터에 의해 점유되는 면적을 크게 감소시키고, 전원 공급 장치 효율을 높일 수 있으며, 소음에 대한 높은 내성을 가질 수 있다. 또한, CMOS 인버터에서, 중앙 커넥터(코어 금속 컬럼(core metal column), CMC)는 CMOS 인버터의 NMOS 트랜지스터의 드레인과 PMOS 트랜지스터의 드레인을 동시에 연결할 수 있어, 불필요한 모든 금속 접점 및 상호 연결을 제외한 CMOS 인버터의 크기를 더욱 줄일 수 있으며, NMOS 트랜지스터와 PMOS 트랜지스터의 서로 다른 반도체 접합(juntion) 사이와 n-웰(n-well)(PMOS 트랜지스터에 해당함)과 p-웰(p-well)(NMOS 트랜지스터에 해당함)의 에지(edge) 사이에 필요한 공간을 최소화하고, n-웰의 에지와 p-웰의 에지 사이의 거리를 제거하며, CMOS 인버터에서 래치 업 피틀 문제를 유발할 가능을 더욱 감소시킬 수 있다.
본 발명의 일 실시 예는 트랜지스터 구조를 제공한다. 상기 트랜지스터 구조는 반도체 기판, 게이트 구조물, 채널 영역 및 제1 전도성 영역(conductive region)을 포함한다. 상기 반도체 기판은 반도체 표면(surface)을 갖는다. 상기 채널 영역은 제1 단자 및 제2 단자를 포함한다. 상기 제1 전도성 영역은 상기 채널 영역의 상기 제1 단자에 전기적으로 결합되고(coupled), 상기 제1 전도성 영역은 반도체 표면 아래에 제1 금속 함유 영역을 포함한다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역은 상기 반도체 표면 아래에 제1 반도체 영역을 더 포함하고, 상기 제1 반도체 영역은 상기 제1 금속 함유 영역(containing region)에 접촉한다.
본 발명의 또 다른 측면에 따르면, 상기 제1 금속 함유 영역은 금속 칼럼(culumn)을 포함한다.
본 발명의 다른 측면에 따르면, 상기 제1 금속 함유 영역은 실리사이드층(silicide layer) 및 버퍼층을 더 포함하고, 상기 실리사이드 층은 상기 제1 반도체 영역에 접하고, 상기 버퍼층은 상기 실리사이드 층과 상기 금속 칼럼에 접촉한다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조는 가드 분리층(guard isolation layer)을 더 포함하고, 상기 가드 분리층은 상기 제1 금속 함유 영역에 접촉하며, 상기 가드 분리층은 상기 제1 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지한다.
본 발명의 다른 측면에 따르면, 상기 가드 분리층은 상기 제1 금속 함유 영역의 바닥(bottom)에 접촉한다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조는 트렌치 분리층(trench isolation layer)을 더 포함하고, 상기 트렌치 분리층은 상기 반도체 표면 아래에 있고, 상기 트렌치 분리층은 상기 제1 금속 함유 영역의 복수의 측벽(sidewall)을 덮는다(cover).
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조는 상기 채널 영역의 상기 제2 단자에 전기적으로 결합된 제2 전도성 영역을 더 포함하고, 상기 제2 전도성 영역은 제2 금속 함유 영역 및 제2 반도체 영역을 포함한다. 상기 제2 금속 함유 영역은 상기 반도체 표면 아래에 있고, 상기 제2 반도체 영역은 상기 반도체 표면 아래에 있으며, 상기 제2 반도체 영역은 상기 제2 금속 함유 영역에 접촉한다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조는 상기 제2 금속 함유 영역에 접촉하는 가드 분리층을 더 포함하고, 상기 가드 분리층은 상기 제2 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지한다. 상기 가드 분리층은 수평 가드 분리 부분(isolation portion) 및 수직 가드 분리 부분을 포함하고, 상기 수평 가드 분리 부분은 상기 제2 금속 함유 영역의 바닥에 접촉하며, 상기 수직 가드 분리 부분은 상기 제2 금속 함유 영역의 측벽에 접촉한다. 상기 수직 가드 분리 부분은 추가로, 상기 제2 반도체 영역의 바닥에 접촉한다.
본 발명의 다른 측면에 따르면, 상기 제2 금속 함유 영역은 상기 반도체 기판에 접촉한다.
본 발명의 다른 측면에 따르면, 상기 제1 반도체 영역은 제1 고농도로 도핑된(heavily doped) n형 반도체 영역이다. 스페이서(spacer)는 상기 게이트 구조물의 측벽을 덮고, 상기 채널 영역은 상기 스페이서 아래에 제1 n형 저농도로 도핑된(lighted-doped) 영역을 포함하고, 상기 제1 n형 저농도로 도핑된 영역은 상기 제1 고농도로 도핑된 n형 반도체 영역에 접한다.
본 발명의 다른 측면에 따르면, 상기 제1 반도체 영역은 제1 고농도로 도핑된 p형 반도체 영역이다. 스페이서는 상기 게이트 구조물의 측벽을 덮고, 상기 채널 영역은 상기 스페이서 아래에 제1 p형 저농도로 도핑된 영역을 포함하고, 상기 제1 p형 저농도로 도핑된 영역은 상기 제1 고농도로 도핑된 p형 반도체 영역에 접한다.
본 발명의 다른 실시 예는 트랜지스터 구조를 제공한다. 상기 트랜지스터 구조는 반도체 기판, 제1 오목부(concave), 제2 오목부, 게이트 구조물, 채널 영역, 제1 전도성 영역 및 제2 전도성 영역을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 제1 오목부 및 상기 제2 오목부는 상기 반도체 기판에 형성된다. 상기 채널 영역은 제1 단자 및 제2 단자를 포함한다. 상기 제1 전도성 영역은 상기 채널 영역의 상기 제1 단자에 결합되고, 상기 제1 전도성 영역은 상기 제1 오목부에서의 제1 금속 함유 영역 및 제1 오목부에서의 제1 고농도로 도핑된 반도체 영역을 포함한다. 상기 제2 전도성 영역은 상기 채널 영역의 상기 제2 단자에 결합되고, 상기 제2 전도성 영역은 상기 제2 오목부에서의 제2 금속 함유 영역 및 상기 제2 오목부에서의 제2 고농도로 도핑된 반도체 영역을 포함한다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조는 제1 가드 분리층 및 제2 가드 분리층을 더 포함한다. 상기 제1 가드 분리층은 상기 제1 금속 함유 영역의 바닥에 접촉하고, 상기 제1 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지한다. 상기 제2 가드 분리층은 상기 제2 금속 함유 영역의 바닥에 접촉하고, 상기 제2 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지한다.
본 발명의 또 다른 측면에 따르면, 상기 트랜지스터 구조는 제1 가드 분리층을 더 포함한다. 상기 제1 가드 분리층은 상기 제1 금속 함유 영역의 바닥에 접촉하고, 상기 제1 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지하며, 상기 제2 금속 함유 영역은 상기 반도체 기판에 접촉한다.
본 발명의 다른 실시 예는 인버터를 제공한다. 인버터는 반도체 기판, 제1 오목부, 제2 오목부, 제3 오목부, NMOS 트랜지스터 구조물 및 PMOS 트랜지스터 구조물을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 제1 오목부, 상기 제2 오목부 및 상기 제3 오목부는 상기 반도체 표면 아래에 있다. 상기 NMOS 트랜지스터 구조물은 게이트 구조물, 제1 전도성 영역 및 제2 전도성 영역을 포함한다. 상기 제1 전도성 영역은 상기 제1 오목부에서의 제1 금속 함유 영역 및 상기 제1 오목부에서의 제1 고농도로 도핑된 n형 반도체 영역을 포함한다. 상기 제2 전도성 영역은 상기 제2 오목부에서의 제2 금속 함유 영역 및 상기 제2 오목부에서의 제2 고농도로 도핑된 n형 반도체 영역을 포함한다. 상기 PMOS 트랜지스터 구조물은 게이트 구조물, 제3 전도성 영역 및 제4 전도성 영역을 포함한다. 상기 제3 전도성 영역은 상기 제1 오목부에서의 제3 고농도로 도핑된 p형 반도체 영역을 포함한다. 상기 제4 전도성 영역은 상기 제3 오목부에서의 제4 금속 함유 영역 및 상기 제3 오목부에서의 제4 고농도로 도핑된 p형 반도체 영역을 포함한다. 상기 제1 금속 함유 영역은 상기 제1 고농도로 도핑된 n형 반도체 영역에 전기적으로 결합되고, 상기 제3 고농도로 도핑된 p형 반도체 영역에 전기적으로 결합된다.
본 발명의 다른 측면에 따르면, 상기 인버터는 상기 제1 오목부에 형성된 제1 가드 분리층을 더 포함하고, 상기 제1 가드 분리층은 상기 제1 고농도로 도핑된 n형 반도체 영역의 바닥 및 상기 제3 고농도로 도핑된 p형 반도체 영역의 바닥에 접촉한다. 상기 제1 가드 분리층은 상기 제1 금속 함유 영역의 바닥에 접촉하고, 상기 제1 금속 함유 영역의 측벽에 접촉한다.
본 발명의 다른 측면에 따르면, 상기 인버터는 상기 제2 오목부에 형성된 제2 가드 분리층과 상기 제3 오목부에 형성된 제3 가드 분리층을 더 포함한다. 상기 제2 가드 분리층은 상기 제2 금속 함유 영역의 측벽에 접촉하고, 상기 제2 가드 분리층은 추가로, 상기 제2 고농도로 도핑된 n형 반도체 영역의 바닥에 접촉한다. 상기 제3 가드 분리층은 상기 제4 금속 함유 영역의 측벽에 접촉하고, 추가로 상기 제4 고농도로 도핑된 p형 반도체 영역의 바닥에 접촉한다. 상기 반도체 기판은 p-웰 및 n-웰을 포함하고, 상기 제2 고농도로 도핑된 n형 반도체 영역은 상기 p-웰에 접하며, 상기 제4 고농도 도핑된 p형 반도체 영역은 n-웰에 접한다.
본 발명의 또 다른 측면에 따르면, 상기 반도체 기판은 p-웰 및 n-웰을 포함하고, 상기 제4 금속 함유 영역은 상기 n-웰을 통해 고전압 소스에 전기적으로 결합되며, 상기 제2 금속 함유 영역은 상기 p-웰을 통해 저전압 소스에 전기적으로 결합된다.
본 발명의 다른 측면에 따르면, 상기 인버터는 제5 고농도로 도핑된 n형 반도체 영역 및 제6 고농도로 도핑된 p형 반도체 영역을 더 포함한다. 상기 제5 고농도로 도핑된 n형 반도체 영역은 상기 제3 오목부에 형성되고 그리고 상기 제4 금속 함유 영역에 접촉한다. 상기 제6 고농도로 도핑된 p형 반도체 영역은 상기 제2 오목부에 형성되고 그리고 상기 제2 금속 함유 영역에 접촉한다. 고전압 소스는 상기 제5 고농도로 도핑된 n형 반도체 영역에 접촉하고, 저전압 소스는 상기 제6 고농도로 도핑된 p형 반도체 영역에 접촉한다.
본 발명의 다른 실시 예는 트랜지스터 세트를 제공한다. 상기 트랜지스터 세트는 반도체 기판, 제1 오목부, 제2 오목부, 제3 오목부, 제1 트랜지스터 구조물 및 제2 트랜지스터 구조물을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 제1 오목부, 상기 제2 오목부 및 상기 제3 오목부는 상기 반도체 표면 아래에 있다. 상기 제1 트랜지스터 구조물은 게이트 구조물, 제1 전도성 영역 및 제2 전도성 영역을 포함한다. 상기 제1 전도성 영역은 상기 제1 오목부에서의 제1 금속 함유 영역 및 상기 제1 오목부에서의 제1 고농도로 도핑된 반도체 영역을 포함한다. 상기 제2 전도성 영역은 상기 제2 오목부에서의 제2 금속 함유 영역 및 상기 제2 오목부에서의 제2 고농도로 도핑된 반도체 영역을 포함한다. 상기 제2 트랜지스터 구조물은 게이트 구조물, 제3 전도성 영역 및 제4 전도성 영역을 포함한다. 상기 제3 전도성 영역은 상기 제1 오목부에서의 제3 고농도로 도핑된 반도체 영역을 포함한다. 상기 제4 전도성 영역은 상기 제3 오목부에서의 제4 금속 함유 영역 및 상기 제3 오목부에서의 제4 고농도로 도핑된 반도체 영역을 포함한다. 상기 제1 금속 함유 영역은 상기 제1 고농도로 도핑된 반도체 영역에 전기적으로 결합되고, 상기 제3 고농도로 도핑된 반도체 영역에 전기적으로 결합된다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 세트는 상기 제1 오목부에 구성되어 있으면서 또한 상기 제1 금속 함유 영역에 접촉하는 제1 가드 분리층을 더 포함하고, 상기 제1 가드 분리층은 상기 제1 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지한다.
본 발명의 다른 측면에 따르면, 상기 제2 금속 함유 영역은 상기 반도체 기판에 접촉하고, 상기 제4 금속 함유 영역은 상기 반도체 기판에 접촉한다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면 및 도면에 예시된 바람직한 실시 예의 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.
도 1은 본 발명의 제1 실시 예에 따른 NMOS 트랜지스터의 단면을 도시한 도이다.
도 2a는 본 발명의 제2 실시 예에 따른 NMOS 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 2b 내지 도 2f는 도 2a를 예시하는 도이다.
도 3은 패드-질화물층이 증착되고 STI가 형성한 후의 절단 선(cut line)(X 축)에 따른 평면도(top view) 및 단면도이다.
도 4는 활성 영역 패턴 상의 패드-산화물층 및 패드-질화물층을 제거하고, 반도체 표면 상에 유전 절연체(dielectric insulator)를 형성하고, 깊은 산화물 분리(isolation)를 형성하는 것을 예시하는 도이다.
도 5는 스페이서 및 NLDD를 형성하는 것을 예시한 도이다.
도 6a는 제1 가드 분리층 및 제2 가드 분리층을 형성하고, 금속층(텅스텐-1)을 각각 제1 오목부 및 제2 오목부에 증착하며, 금속층을 에칭하는 것을 도시한 도이다.
도 6b는 금속층 위의 제1 가드 분리층 및 제2 가드 분리층의 노출된 영역을 제거하기 위해 차단 베이스(blocking base)로서 작용하도록 에칭된 금속층을 사용하는 것을 예시하는 도이다.
도 6c는 금속층 위의 제1 가드 분리층 및 제2 가드 분리층의 노출된 영역을 제거하기 위해 차단 베이스로서 작용하도록 유전체 물질(dielectric material)을 사용하는 것을 예시하는 도이다.
도 7a는 제1 반도체 영역 및 제2 반도체 영역을 측방향으로 성장시키고, 제1 오목부 및 제2 오목부로 형성된 금속층을 제거하며, 복합 금속 물질(composite metal material, CMM)을 증착하는 것을 도시한 도이다.
도 7b는 SEG 성장 반도체 및 CMM이 완료될 때의 도 7a의 평면도이다.
도 7c는 게이트 구조물이 복수의 핑거(finger)를 가로 지르거나(across) 덮는 본 발명의 다른 실시 예의 평면도이다.
도 7d는 게이트 구조물이 함께 연결된 다수의 핑거를 가로 지르거나 덮는 본 발명의 다른 실시 예의 평면도이다.
도 8은 PMOS 트랜지스터의 구조를 나타내는 도이다.
도 9는 본 발명의 제3 실시 예에 따른 CMOS 인버터에서 NMOS 트랜지스터의 구조를 도시한 도이다.
도 10은 PMOS 트랜지스터의 구조를 나타내는 도이다.
도 11은 본 발명의 제4 실시 예에 따른 CMOS 인버터의 단면을 도시한 도이다.
도 12는 본 발명의 다른 실시 예에 따른 CMOS 인버터의 단면을 도시한 도이다.
도 13은 본 발명의 다른 실시 예에 따른 CMOS 인버터의 단면을 나타낸 도이다.
도 14a 및 도 14b는 서로 다른 회로 구성에서 트랜지스터를 연결하는 두가지 더 가능한 방법을 보여주는 도이다.
(1) 단일 n형 금속 산화물 반도체(n-type metal oxide semiconductor, NMOS) 트랜지스터와 단일 p형 금속 산화물 반도체(p-type metal oxide semiconductor, PMOS) 트랜지스터의 두 가지 신규 구조
도 1을 참조한다. 도 1은 본 발명의 제1 실시 예에 따른 NMOS 트랜지스터(100)의 단면을 도시한 도이다. 도 1에 도시된 바와 같이, NMOS 트랜지스터(100)는 p형 기판(102), 스페이서(spacer)(1061, 1062), 채널 영역(108), 게이트 구조물(gate structure)(111), 제1 전도성 영역(conductive region)(118), 제2 전도성 영역(120) 및 트렌치 분리층(trench isolation layer)(125)(즉, 깊고 얕은 트렌치 분리 구조물)을 포함하며, p형 기판(102)은 실리콘 기판 또는 III-V 그룹 기판일 수 있고, NMOS 트랜지스터(100)는 트라이-게이트(tri-gate) 트랜지스터, FinFET(fin field-Effect transistor), GAA(Gate-All-Around) FET, 핀 구조 트랜지스터, 또는 다른 유형의 트랜지스터일 수 있으며, p형 기판(102)은 접지(GND)에 연결될(connect) 수 있다. 또한, 스페이서(1061)는 산화물(oxide)-1 스페이서 층(spacer layer)(10612) 및 질화물(Nitride)-1 스페이서 층(10614)을 포함하고, 스페이서(1062)는 산화물-1 스페이서 층(1062) 및 질화물-1 스페이서 층(10624)을 포함한다. 그러나, 스페이서(1061, 1062)는 전술한 2층 구조를 포함하는 것으로 제한되지 않으며, 즉 스페이서(1061, 1062)는 3층 구조 또는 다른 다층 구조를 포함할 수 있다. 도 1에 도시된 바와 같이, 스페이서(1061, 1062)는 게이트 구조물(111)의 측벽(sidewall)을 덮는다(cover).
또한, 도 1에 도시된 바와 같이, 채널 영역(108)은 게이트 구조물(111)의 게이트층(110)과 유전 절연체(dielectric insulator)(112)의 아래에 있으며, 여기서 채널 영역(108)은 n형 저농도로 도핑된 드레인(n-type lightly Doped drains, NLDD)(1041, 1042)을 포함하고, NLDD(1041, 1042)는 스페이서(1061, 1062) 아래에 각각 형성되며, NLDD(1041, 1042)는 제1 반도체 영역(제1 고농도로 도핑된 n형 반도체 영역(heavily doped n-type semiconductor region)일 수 있음)(1182) 및 제2 반도체 영역(제2 고농도로 도핑된 n형 반도체 영역일 수 있음)(1202)에 각각 결합되거나(couple) 접한다(abut). 또한, NLDD(1041, 1042)의 동작 원리는 당업자에게 잘 알려져 있으므로 설명을 생략한다.
또한, 도 1에 도시된 바와 같이, 게이트 구조물(111)은 게이트층(gate layer)(110) 및 질화물층(114)(즉, 질화물 캡(cap))을 포함하고, 게이트층(110)은 금속 함유 물질(material)(즉, 게이트층(110)은 금속 게이트일 수 있음) 또는 폴리 실리콘 물질일 수 있다. 질화물층(114)은 게이트층(110) 위에 형성되고, 게이트층(110)은 유전 절연체(112) 위에 형성되며, 유전 절연체(112)는 p형 기판(102)의 반도체 표면(116) 위에 형성되고, 유전 절연체(112)는 high-k 물질일 수 있다.
도 1에 도시된 바와 같이, 제1 전도성 영역(118) 및 제2 전도성 영역(120)은 각각 제1 오목부(concave)(122) 및 제2 오목부(124)에 형성되고, 여기서 제1 전도성 영역(118) 및 제2 전도성 영역(120)은 MSMC(merged semiconductor-junction and metal-connection) 구조이다. 도 1에 도시된 바와 같이, 제1 전도성 영역(118)은 채널 영역(108)의 제1 단자에 전기적으로 결합되고, 제1 반도체 영역(1182) 및 제1 금속 함유 영역(1186)을 포함하며, 제1 반도체 영역(1182)은 n+ 도핑된 실리콘 드레인/소스 층(n+ doped silicon drain/source layer, SDSL)이며, 그리고 제1 금속 함유 영역(1186)에 접촉한다(contact). 제1 금속 함유 영역(1186)은 코어 금속 컬럼(core metal column, CMC)을 포함하고, 일 실시 예에서 복합 금속 물질(composite metal material, CMM)을 포함할 수 있으며, 복합 금속 물질은 제1 반도체 영역(1182)을 덮는 실리사이드(silicide) 물질, 실리사이드 물질과의 양호한 인터페이스를 제공하는 TiN 버퍼층, 및 제1 오목부(122)를 채우는(filling) 텅스텐층(Tungsten layer)을 포함한다. 제1 금속 함유 영역(1186)은 제1 반도체 영역(1182)에 대해 고컨덕턴스 오믹 접점(high-conductance ohmic contact)을 갖는 주요 연결 경로로서 작용할 수 있고, 또한 NMOS 트랜지스터(100)의 드레인/소스에 대한 주요 금속 접점 영역으로서 작용할 수 있다.
또한, 제1 가드 분리층(1184)이 제1 오목부(122)에 형성된다. 제1 가드 분리층(1184)은 산화물 가드층(oxide guard layer, OGL)일 수 있으며, 도 1에 도시된 바와 같이, 제1 가드 분리층(1184)은 p형 기판(102)에 인접하여 형성되고, 제1 반도체 영역(1182) 및/또는 제1 금속 함유 영역(1186) 아래에 있으며, 제1 오목부(122)의 측벽 및 바닥에 위치하며, 일 실시 예에서 제1 가드 분리층(1184)은 수평 가드 분리 부분(guard isolation portion)(1182) 및 수직 가드 분리 부분(11844)을 포함하고, 수평 가드 분리 부분(1182)은 추가로, 제1 금속 함유 영역(1186)의 바닥에 접촉하며, 수직 가드 분리 부분(11844)은 추가로 제1 금속 함유 영역(1186)의 측벽 및 제1 반도체 영역(1182)의 바닥에 접촉한다. 도 1에 도시된 바와 같이, 제1 가드 분리층(1184)은 수평 가드 분리 부분(1182) 및 수직 가드 분리 부분(11844)를 포함하기 때문에, 제1 가드 분리층(1184)은 제1 금속 함유 영역(1186)이 p형 기판(102)에 직접 접촉하는 것을 방지할 수 있으며, 즉, 제1 가드 분리층(1184)은 제1 금속 함유 영역(1186)으로부터 p형 기판(102)으로의 누설 전류를 감소시킬 수 있다.
또한, 도 1에 도시된 바와 같이, 제2 전도성 영역(120)은 채널 영역(108)의 제2 단자에 전기적으로 결합되고, 그리고 제2 반도체 영역(1202) 및 제2 금속 함유 영역(1206)을 포함한다. 또한, 제2 가드 분리층(1204)이 제2 오목부(124)에 형성된다. 제2 반도체 영역(1202), 제2 가드 분리층(1204) 및 제2 금속 함유 영역(1206)의 작동 원리는 제1 반도체 영역(1182), 제1 가드 분리층(1184) 및 제1 금속 함유 영역(1186)의 작동 원리를 참조할 수 있으므로, 더 이상의 설명은 생략한다.
도 2a 내지 도 2f 그리고 도 3 내지 도 6을 참조한다. 도 2a의 NMOS 트랜지스터(100)의 제조 방법은 다음과 같이 예시된다.
단계 10: 시작한다.
단계 20: p형 기판을 기반으로, NMOS 트랜지스터(100)의 활성 영역(active region)과 트렌치(trench) 구조를 정의한다.
단계 30: p형 기판의 반도체 표면 위에 게이트 구조물을 형성하고, 반도체 표면 아래에 깊고 얕은 트렌치 분리 구조물(deep shallow trench isolation structure)을 형성한다.
단계 40:게이트 구조물을 덮는 스페이서를 형성하고, 반도체 표면 아래에 n형 저농도로 도핑된 드레인(n-type lightly Doped drains, NLDD)과 오목부를 형성한다.
단계 50: 오목부에 가드 분리층과 금속층을 형성한 다음 오목부에서 실리콘 측벽을 노출한다.
단계 60: 노출된 실리콘 측벽에서 측방향으로(laterally) 반도체 영역을 성장시키고(grow), 측방향으로 성장된 반도체 영역을 전기적으로 결합하기 위해 오목부에 복합 금속 물질(composite metal material, CMM)을 형성하므로, MSMC(merged semiconductor-junction and metal-connection) 구조가 완성된다.
단계 70: 종료
도 2b 및 도 3을 참조한다. 단계(20)는 다음을 포함할 수 있다.
단계 202: 패드-산화물층(pad-oxide layer)(302)이 형성되고 패드-질화물층(pad-nitride layer)(304)이 증착된다.
단계 204: NMOS 트랜지스터(100)의 활성 영역을 정의하고, 활성 영역 패턴 외부의 반도체 표면(116)에 대응하는 실리콘 물질의 일부를 제거하여 트렌치(306, 308)를 생성한다(create).
도 2c 그리고 도 3 및 도 4를 참조한다. 단계(30)는 다음을 포함할 수 있다.
단계 206: 산화물층(1252)이 트렌치(306, 308)에 증착되고, 다시 에칭되어 반도체 표면(116) 아래에 얕은 트렌치 분리(shallow trench isolation, STI) 구조물을 형성한다.
단계 207: 패드-산화물층(302) 및 패드-질화물층(304)이 제거되고, 유전 절연체(112)가 반도체 표면(116) 상에 형성된다.
단계 208: 게이트층(110) 및 질화물층(114)이 증착되어 게이트 구조물(111)을 형성하고, 그 다음에 깊은 얕은 트렌치 분리 구조물(트렌치 분리층(125))이 형성된다.
도 2d 및 도 5를 참조한다. 단계(40)는 다음을 포함할 수 있다.
단계 210: 산화물-1 스페이서 층(산화물-1 스페이서 층(10612) 및 산화물-1 스페이서 층(10622))이 증착되고, NLDD 접합이 p형 기판(102)에 형성되며, 질화물-1 스페이서 층(질화물-1 스페이서 층(10614) 및 질화물-1 스페이서 층(10624))이 증착된다.
단계 212: 스페이서(1061, 1062) 및 깊고 얕은 트렌치 분리 구조물(트렌치 분리층(125))은 마스크 역할을 하여 제1 오목부(122) 및 제2 오목부(124)를 형성한다. 필요한 경우, 제1 오목부(122) 및 제2 오목부(124)의 바닥에 p+ 구역(zone)(502, 504)이 각각 형성될 수 있다.
도 2e 및 도 6을 참조한다. 단계(50)는 다음을 포함할 수 있다.
단계 214: 산화물-2 층이 제1 오목부(122) 및 제2 오목부(124)에서 성장되어 각각 제1 가드 분리층(1184) 및 제2 가드 분리층(1204)을 형성한다.
단계 216: 금속층(602)이 각각 제1 오목부(122) 및 제2 오목부(124)에 증착된 다음, 금속층(602)이 에칭되고, 금속층 위의 제1 가드 분리층(1184)의 영역과 제2 가드 분리층(1204)의 영역이 제거되어 실리콘 측벽(702, 704)을 노출시킨다.
도 2f 및 도 7을 참조한다. 단계(60)는 다음을 포함할 수 있다.
단계 218: 노출된 실리콘 측벽(702) 및 노출된 실리콘 측벽(704)으로부터 측방향으로 제1 반도체 영역(1182) 및 제2 반도체 영역(1202)을 각각 성장시킨다.
단계 220: 금속층(602)을 제거한다. 복합 금속 물질(CMM)이 제1 오목부(122) 및 제2 오목부(124)에 증착된다. 일 실시 예에서, 복합 금속 물질은 제1/제2 반도체 영역(1182/1202)을 덮는 실리사이드 물질, 실리사이드 물질과의 양호한 인터페이스를 제공하는 TiN 버퍼층, 및 제1/제2 오목부(122/124)를 채우는 텅스텐층을 포함할 수 있다.
상기 방법에 대한 자세한 설명은 다음과 같다. p형 실리콘 웨이퍼(즉, p형 기판(102))로 시작한다. 단계(202)에서, 도 3의 3(a)에 도시된 바와 같이, 패드-산화물층(302)은 반도체 표면(116) 위에 형성되고, 그 다음에 패드-질화물층(304)이 얇은 패드-산화물층(302) 위에 증착된다.
단계(204)에서, NMOS 트랜지스터(100)의 활성 영역은 포토리소그래피 마스킹(photolithographic masking) 기술 및 활성 영역 패턴에 의해 정의될 수 있으며, 활성 영역 패턴 외부의 반도체 표면(116)이 이에 따라 노출된다. 활성 영역 패턴 외부의 반도체 표면(116)이 노출되기 때문에, 활성 영역 패턴 외부의 반도체 표면(116)에 대응하는 실리콘 물질의 일부는 트렌치(306, 308)를 생성하기 위해 이방성 에칭(anisotropic etching) 기술에 의해 제거될 수 있다.
단계(206)에서, 산화물층(1252)이 트렌치(306, 308)를 완전히 채우기 위해 먼저 증착되고, 산화물층(1252)이 다시 에칭되므로, 산화물층(1252)이 반도체 표면(116) 아래에 형성된다. 또한, 도 3의 3(b)는 도 3의 3(a)에 대응하는 평면도이다. 도 4에 도시된 바와 같이, 그 다음, 단계(207)에서, 활성 영역 패턴상의 패드-산화물층(302) 및 패드-질화물층(304)이 제거된다. 그 다음, 유전 절연체(112)가 반도체 표면(116) 상에 형성된다.
단계(208)에서, 도 4에 도시된 바와 같이, 게이트층(110)이 유전 절연체(112) 위에 증착되고, 잘 설계된 두께를 갖는 질화물층(114)이 게이트층(110) 위에 증착된다. 그 다음, 포토리소그래피 마스킹 기술 및 게이트 구조물(111)에 대응하는 패턴을 사용하여 게이트 구조물(111)을 정의하고, 이방성 에칭 기술을 사용하여 게이트 구조물(111)에 대응하는 패턴 외부에 있는 게이트층(110) 및 질화물층을 에칭하며, 게이트 구조물(111)의 패턴에 대응하는 포토 레지스트가 제거되고, 여기서 일 실시 예에서 게이트층(110)은 금속 함유 물질일 수 있으므로, 게이트층(110)은 NMOS 트랜지스터(100)의 적합한 문턱 전압을 달성하기 위해 MIS(metal insulator to substrate)의 필요한 일 함수(work-function)를 전달할 수 있다. 또한, 산화물층(1252)이 반도체 표면(116) 아래에 만들어지기 때문에, 이 실시 예에서 트라이 게이트 또는 FinFET 구조가 형성되었다. 물론, 본 발명은 평면 트랜지스터와 같은 다른 트랜지스터 구조에 적용될 수 있다. 그 다음, 트렌치(306, 308) 상의 비어 있는 곳(vacancies)을 채우기 위해 충분한 두께를 갖는 산화물층(1254)이 증착되고, 화학 및 기계적 연마(chemical and mechanical polishing, CMP) 및/또는 에칭-백(etch-back) 기술을 사용하여 산화물층(1254)을 반도체 표면(116)의 상부(top) 또는 유전 절연체(112)의 상부로 평탄화하며, 여기서 산화물층(1252) 및 산화물층(1254)은 모두 깊고 얕은 트렌치 분리 구조물(또는 그냥 깊은 산화물 분리(deep oxide isolation) "DOI"라고 함)이라고도 하는 트렌치 분리층(125)을 형성한다.
단계(210)에서, 도 5에 도시된 바와 같이, 산화물-1 스페이서 층이 증착되고 에칭되어 스페이서(1061)의 산화물-1 스페이서 층(10612) 및 스페이서(1062)의 산화물-1 스페이서 층(10622)을 형성하며, 여기서 산화물-1 스페이서 층(10612) 및 산화물-1 스페이서 층(10622)은 게이트 구조물(111)의 측벽을 덮는다. 그 다음, 저농도로 도핑된 구역(lighted doped zone)이 p형 기판(102)에 형성되고, RTA(Rapid Thermal Annealing)가 저농도로 도핑된 구역 상에서 수행되어 n형 저농도로 도핑된 드레인(lightly Doped drains, NLDD)(1041, 1042)을 형성한다. 질화물-1 스페이서 층(질화물-1 스페이서 층(10614) 및 질화물-1 스페이서 층(10624))이 증착되고 에칭되어, 스페이서(1061)의 질화물-1 스페이서 층(10614) 및 스페이서(1602)의 질화물-1 스페이서 층(10624)을 형성하며, 여기서, 질화물-1 스페이서 층(10614) 및 질화물-1 스페이서 층(10624)은 각각 산화물-1 스페이서 층(10612) 및 산화물-1 스페이서 층(10622)을 덮는다.
단계(212)에서, 도 5에 도시된 바와 같이, 스페이서(1061, 1062) 및 깊고 얕은 트렌치 분리 구조물(트렌치 분리층(125))은 마스크로 작용할 수 있으며, 마스크로 덮이지 않은 유전 절연체(112)는 반도체 표면(116)을 노출시켜 제1 전도성 영역(118) 및 제2 전도성 영역(120)을 정의할 수 있다. 그 다음, 제1 전도성 영역(118) 및 제2 전도성 영역(120)의 정의 영역에 대응하는 실리콘 물질이 이방성 에칭 기술에 의해 반도체 표면(116)으로부터 에칭되어, 제1 오목부(122) 및 제2 오목부(124)를 형성할 수 있다. 선택적으로, 본 발명의 다른 실시 예에서, 오믹 접점(ohmic contact) 목적을 위해, 이온 주입(ion-implantation)을 사용하여 각각 제1 오목부(122) 및 제2 오목부(124)의 바닥에 p+ 구역(502, 504)을 형성하는 것이 가능하다.
단계(214)에서, 도 6a에 도시된 바와 같이, 산화물-2 층은 제1 오목부(122) 및 제2 오목부(124)에서 성장하여 각각 제1 가드 분리층(1184) 및 제2 가드 분리층(1204)을 형성한다. 단계(216)에서, 금속층(예를 들어, 텅스텐-1)(602)은 각각 제1 오목부(122) 및 제2 오목부(124)에 증착된다. 또한, 이방성 에칭 기술이 사용되어, 제1 오목부(122) 및 제2 오목부(124) 내부의 금속층(602)을 잘 설계된 높이로 에칭하여, 금속층(602)의 상부를 반도체 표면(116)보다 낮게 만든다. 그 다음에, 도 6b에 도시된 바와 같이, 에칭된 금속층(602)의 높이는 금속층(602) 위의 제1 가드 분리층(1184) 및 제2 가드 분리층(1204)의 노출된 영역을 제거하게 만드는 차단 베이스(blocking base) 역할을 하므로, 제1 오목부(122)의 노출된 실리콘 측벽(702) 및 제2 오목부(124)의 노출된 실리콘 측벽(704)이 형성된다.
에칭된 금속층(602)이 노출된 실리콘 측벽(702) 및 노출된 실리콘 측벽(704)을 드러내는 차단 베이스 역할을 하기 때문에, 위에서 언급된 공정에서 에칭된 금속층은 도 6c에서와 같이, 유전체 물질(603)(예: 질화물)로 대체될 수 있다. 이 유전체 물질(603)은 제1 가드 분리층(1184) 및 제2 가드 분리층(1204) 위의 또 다른 분리층으로서 처리될 것이다.
단계(218)에서, 도 7a에 도시된 바와 같이, 제1 오목부(122)의 노출된 실리콘 측벽(702) 및 제2 오목부(124)의 노출된 실리콘 측벽(704)(노출된 실리콘 측벽(702) 및 노출된 실리콘 측벽(704)은 반도체 표면(116) 아래에 있음)을 시딩(seeding) 물질로 취하는 것에 의해, 선택적 SEG(selective epitaxy growth) 기술(또는 ALD(atomic layer deposition) 성장 기술)이 사용되어, 노출된 실리콘 측벽(702) 및 노출된 실리콘 측벽(704)으로부터 각각, n+ 인시튜(in-situ) 도핑된 제1 반도체 영역(1182) 및 n+ 인시튜 도핑된 제2 반도체 영역(1202)을 측방향으로 성장시켜서, 제1 반도체 영역(1182)과 p형 기판(102) 사이에 존재하는 n+ 반도체 접합 그리고 제2 반도체 영역(1202)과 p형 기판(102) 사이에 존재하는 n+ 반도체 접합을 초래한다. 또한, 제1 반도체 영역(1182)(또는 제2 반도체 영역(1202))을 성장시키는 반도체 공정은, 실리콘을 성장시키는 시딩 소드가 얕은 트렌치 분리 구조물에 의해 둘러싸인 바닥에 노출된 실리콘 표면으로부터 나오는 것을 제외하고는, ALD 및/또는 SEG에 의해 소스 전극(또는 드레인 전극)을 형성하는 방법과 유사하다.
본 발명은 NMOS를 위한 p형 기판의 노출된 측벽(또는 PMOS를 위한 n형 기판의 노출된 측벽)에 기반하여, 실리콘 전극 즉, 제1 반도체 영역(1182) 및 제2 반도체 영역(1202)을 측방향으로 성장시키기 때문에, 최첨단 트라이 게이트, FinFET, GAA 또는 기타 핀 구조 유형 트랜지스터에서 드레인 및 소스 전극을 성장시키는 기술이 본 발명에 사용될 수 있으며, 예를 들어 변형(strain) 관련 물질 또는 프로세스가 트랜지스터 이동성 및 속도를 향상시킬 수 있으며, 그리고 나중에 트랜지스터의 전극의 상단 영역에 실리사이드층을 형성하여 전극의 상단 영역이 오믹 접점과 더 나은 인터페이스를 갖도록 한다.
단계(220)에서, 도 7a에 도시된 바와 같이, 제1 오목부(122) 및 제2 오목부(124)에 형성된 금속층(602)이 제거될 수 있다. (도 6c에 도시된 바와 같이, 금속층(602)이 유전체 물질(603)로 대체되는 경우, 이러한 유전체 물질(603)은 제거되지 않을 수 있고, 가드 분리의 일부로서 작용할 수 있다) 그 다음에, 복합 금속 물질(CMM)의 층이 제1 오목부(122) 및 제2 오목부(124)에 증착되며, 예를 들어, 일 실시 예에서 복합 금속 물질은 제1/제2 반도체 영역(1182/1202)을 덮는 실리사이드 물질, 실리사이드 물질을 덮는 TiN 버퍼층(코어 금속 컬럼의 종류), 및 제1/제2 오목부(122/124)를 채우는 텅스텐층을 포함할 수 있다. TiN 버퍼층은 제1 오목부(122) 및 제2 오목부(124)에 증착되어 각각 제1 반도체 영역(1182) 및 제2 반도체 영역(1202)의 측벽 상에 실리사이드 층과의 양호한 인터페이스를 제공하고, 이어서 텅스텐-2 층은 제1 오목부(122) 및 제2 오목부(124)에 증착된다. 복합 금속 물질(CMM)은 제1 금속 함유 영역(1186) 및 제2 금속 함유 영역(1206)일 수 있으며, 여기서 TiN 버퍼층은 실리사이드층 및 코어 금속 컬럼(core metal column, CMC)에 접촉한다. 또한, CMM은 제1 오목부(122) 및 제2 오목부(124) 뿐만 아니라 제1 오목부(122) 및 제2 오목부(124) 위의 모든 비어 있는 곳에도 채워지고, CMM 높이가 반도체 표면(116)의 상부까지 레벨링될 때까지 이방성 에칭 기술이 사용되어 일부 여분의 CMM을 제거한다.
도 7a 및 도 3의 3(b)에 도시된 바와 같이, 제1 금속 함유 영역(1186)의 하나의 측벽이 제1 반도체 영역(1182)에 접촉하고, 제1 금속 함유 영역(1186)의 다른 3개의 측벽은 깊은 얕은 트렌치 분리 구조물/제1 가드 분리층(1184)에 의해 분리되고(isolated); 제1 금속 함유 영역(1186)의 바닥은 또한 제1 가드 분리층(1184)에 의해 분리된다. 유사하게, 제2 금속 함유 영역(1206)의 하나의 측벽은 제2 반도체 영역(1202)에 접촉하고, 제2 금속 함유 영역(1206)의 다른 3개의 측벽은 깊은 얕은 트렌치 분리 구조물/제2 가드 분리층(1204)에 의해 분리되며; 제2 금속 함유 영역(1206)의 바닥은 또한 제2 가드 분리층(1204)에 의해 분리된다. 또한, 제1 금속 함유 영역(1186) 및 제1 가드 분리층(1184)을 예로 들어, 도 7a에 도시된 바와 같이, 제1 가드 분리층(1184)은 수평 가드 분리 부분(1182) 및 수직 가드 분리 부분(11844)를 포함하고, 수직 가드 분리 부분(11844)은 제1 금속 함유 영역(1186)의 측벽 및 제1 반도체 영역(1182)의 바닥에 접촉하며, 수평 가드 분리 부분(1182)은 제1 금속 함유 영역(1186)의 바닥에 접촉한다. 따라서, 제1 금속 함유 영역(1186)은 제1 가드 분리층(1184)에 의해 p형 기판(102)에 직접 접촉하는 것이 방지된다. 또한, 도 7a에 도시된 바와 같이, 깊고 얕은 트렌치 분리 구조물의 상부가 반도체 표면(116)의 상부 또는 유전 절연체(112)의 상부까지이기 때문에, 깊고 얕은 트렌치 분리 구조물은 NMOS 트랜지스터(100)를 인접 트랜지스터로부터 떼어 놓을(separate) 수 있다.
또한, 제1 금속 함유 영역(1186), 제1 반도체 영역(1182), 및 NLDD(1041)를 예로 들어, 도 7a에 도시된 바와 같이, NLDD(1041)와 접촉하는 제1 반도체 영역(1182)의 수직 길이는 게이트층(110)의 폭, DIBL(drain Induced Barrier Lowering)을 포함하는, 목표로 하는 허용 누설 전류 크기, 다소 저하된 쇼트 채널 효과(short-channel effect)를 위한 드레인-소스 서브채널 전도 전류, 드레인(소스)/기판 접합 누설 등과 같은, NMOS 트랜지스터(100)의 파라미터의 바람직한 요건(requirement)에 대한 설계 트레이드오프(tradeoff)로서 조정될 수 있다. 제1 금속 함유 영역(1186)의 상부는 제1 반도체 영역(1182)에 대한 개구부(opening)의 경계 에지가 훨씬 감소된 금속-1 상호 연결(metal-1 interconnection)을 수용하기 위한 금속 랜딩 패드(metal landing pad, MLP) 기능을 갖도록 설계될 수 있으며, 이에 따라 제1 반도체 영역(1182)에 대한 금속-1 연결에 대해 더 엄격한 설계 규칙을 허용한다.
도 7b는 SEG 성장 반도체 및 CMM이 완료된 후 도 7a의 평면도이다. 도 7b에 도시된 바와 같이, 측방향으로 성장된 n+ 실리콘(즉, 제1 반도체 영역(1182)) 및 CMM(즉, 제1 금속 함유 영역(1186))은 직사각형의 제1 오목부(미도시) 및 측방향으로 성장된 n+ 실리콘(즉, 제2 반도체 영역(1202))에 형성되고, 그리고 CMM(즉, 제2 금속 함유 영역(1206))은 제2 오목부(미도시)에 형성되며, 측방향으로 성장된 n+ 실리콘 및 CMM은 STI 산화물(즉, 산화물층(1252) 및 산화물층(1254))에 의해 둘러싸여 있다.
앞서 언급한 단계는 12nm(또는 그 이하) 반도체 제조 공정에서 생산되는 핀 구조 트랜지스터에 대해 구현된다. 예를 들어, 본 발명에 따른 NMOS 트랜지스터의 다른 실시 예의 평면도인 도 7c에 도시된 바와 같이, 다수의 핑거가 게이트 구조물로 덮여 있고, 각 핑거의 폭은 12nm 이하이다. 각 핑거의 왼쪽(Left-hand side)과 오른쪽(right-hand side)은 여전히 STI 산화물로 둘러싸여 있다. 각 핑거의 왼쪽(및 오른쪽)은 직사각형 오목부로 형성된, 측방향으로 성장된 n+ 실리콘 및 CMM를 포함한다. 직사각형 오목부의 바닥은 가드 분리로서 역할을 하는 산화물(또는 열 산화물)로 덮여 있으며, 직사각형 오목부의 3개의 측벽도 STI 산화물로 덮일 수 있다.
또한, 도 7d는 게이트 구조물이 복수의 핑거를 가로 지르거나 덮고 이들 핑거가 함께 연결되는 본 발명에 따른 NMOS 트랜지스터의 다른 실시 예의 평면도이다. 도 7c와 유사하게, 다수의 핑거는 또한 게이트 구조물로 덮여 있으며, 각 핑거의 왼쪽(및 오른쪽)은 빗살 모양(comb-shape)의 오목한 형태로 형성된, 측방향으로 성장된 n+ 실리콘 및 CMM을 포함한다(미도시). 그러나 CMM이 빗살 모양의 오목한 형태로 형성되는 경우 이러한 핑거의 왼쪽(또는 오른쪽)은 CMM에 의해 서로 연결된다. 빗살 모양의 오목한 바닥은 가드 분리 역할을 하는 산화물로 덮여 있으며, 모든 측벽(n+ 실리콘이 성장하는 측벽은 제외)도 STI 산화물로 덮일 수 있다.
유사하게, 위에서 언급된 제조 단계는 PMOS 트랜지스터(800)(도 8에 도시된 바와 같이)를 제조하기 위해 적용될 수 있으며, 여기서, 도 7a의 NMOS 트랜지스터의 n+ 도핑 종(species)(예: n+ SDSL)/n- 도핑 종(예: NLDD)은, PMOS 트랜지스터(800)의 p+ 도핑 종(예: p+ SDSL)/p- 도핑 종(예: p형 저농도로 도핑된 드레인(p-type lightly Doped drain), PLDD)으로 대체되고, NMOS 트랜지스터(100)의 p형 기판(102)은 PMOS 트랜지스터(800)의 n-웰(802)로 대체되며, 그리고 NMOS 트랜지스터(100)의 p형 기판(102)에 연결된 접지(GND)는 n-웰(802)에 연결된 공급 전압(VDD)으로 대체된다.
(2) CMOS(Complementary Metal Oxide Semiconductor) 인버터에서 각각의 기판이 있는 NMOS 트랜지스터 및 PMOS 트랜지스터의 두 가지 신규 구조
본 발명은 소스 전극을 각각의 기판에 효과적으로 연결하는 신규 방식을 가진 NMOS 트랜지스터 및 PMOS 트랜지스터 모두를 위한 신규 구조를 생성하여, 성능, 면적, 전력, 노이즈 내성, 열 손실, 상호 연결 배선 복잡성, 전력 안정성, 수율, 신뢰성 및 품질 측면에서 CMOS 인버터의 현저한 개선과 향상을 가져온다.
도 9를 참조한다. 도 9는 본 발명의 제3 실시 예에 따른 CMOS 인버터에서 NMOS 트랜지스터(900)의 구조를 도시한 도이다. 도 9에 도시된 바와 같이, NMOS 트랜지스터(900)와 NMOS 트랜지스터(100)의 차이점은 CMM(또는 CMC)(904)(즉, NMOS 트랜지스터(100)에 도시된 제1 금속 함유 영역(1186))에 가까운 제1 가드 분리층(902)이 수평 가드 분리 부분 없이 수직 가드 분리 부분만을 포함하는 것이다. 수직 가드 분리 부분은 제1 반도체 영역(1182)의 바닥 및 CMM(904)의 측벽에 접촉하고, CMM(904)은 p형 기판(102)에 직접 접촉한다. NMOS 트랜지스터(900)의 CMM(904)과 p형 기판(102)이 모두 접지(GND)(0V 전위)에 연결되기 때문에, CMM(904)이 또한 접지된 p형 기판(102)에 직접 전기적으로 접촉하기 위해 CMM(904)은 제1 가드 분리층(902)의 장벽(barrier)을 가지지 않는다(p형 기판(102)은 일부 외부 0V 전원 공급 장치에 연결된 금속 패드에서 공급되거나, p형 기판(102)의 금속 후면 접점에 의해 일부 접지된 참조 평면으로 직접 접지되는 p형 기판(102)에서 직접 공급됨). CMM(904)은 개방된 소스 확산 영역에 상부 금속 접점을 만든 다음에 실리콘 표면의 상부에 금속-1 연결을 만들어야 하는 종래 기술에 의해 제공된 소스 구조와 달리, p형 기판(102)에 대한 직접 오믹 접점을 실현할 수 있다. 그 결과, NMOS 트랜지스터(900)의 평면 면적은, 그 소스 영역에 대해 훨씬 더 큰 평면 면적을 필요로 하는 종래 기술에 의해 제공된 NMOS 트랜지스터와 달리, 상당히 감소될 수 있다. 즉, 본 발명은 인버터와 같은 CMOS 회로의 설계에 상당한 발전을 이루었다. 또한, CMM(또는 CMC)(904) 및 p형 기판(102)은 p형 기판(102)의 넓고 안정적인 기판 평면으로부터 접지(GND)의 전위를 공급하기 위한 직접 경로를 생성하므로, 직접 경로는 훨씬 더 낮은 임피던스를 가지며, 결과적으로 노이즈(예를 들어, 종래 기술의 열등한 접지 기준 전압 설계 및 아마도 매우 노이즈가 많은 기판 동작에서 상속된 예상치 못한 언더슈트(undershoot) 또는 오버슈트(overshoot) 신호 노이즈)가 상당히 감소된다.
NMOS 트랜지스터(900)와 NMOS 트랜지스터(100) 사이의 제조 공정 차이는 다음과 같다. 도 6a에 도시된 바와 같이, 산화물-2 층은 제1 오목부(122) 및 제2 오목부(124)에서 성장되고; 포토리소그래피 마스킹 기술이 제2 오목부(124)에서 성장된 산화물-2 층만을 보호하고 제1 오목부(122)에서 성장된 산화물-2 층을 노출시키기 위해 사용되며; 이방성 에칭 기술이 제1 오목부(122)의 바닥에 있는 산화물-2 층의 수평 가드 분리 부분을 제거하지만 산화물-2 층 면의 수직 가드 분리 부분을 제1 오목부(122)의 측벽에 예약하기 위해 사용된다. 또한, NMOS 트랜지스터(900)의 다른 제조 단계는 NMOS 트랜지스터(100)의 제조 단계와 동일하므로 더 이상의 설명은 생략한다.
유사하게, 전술한 NMOS 트랜지스터(900)의 제조 단계는 PMOS 트랜지스터(1000)(도 10에 도시된 바와 같이)를 제조하기 위해 적용될 수 있으며, 여기서 NMOS 트랜지스터(900)의 n+/n- 도핑 종(예: n+ SDSL, NLDD)이 PMOS 트랜지스터(1000)의 p+/p- 도핑 종(예: p+ SDSL, PLDD)으로 대체되고, NMOS 트랜지스터(900)의 p형 기판(102)은 PMOS 트랜지스터(1000)의 n-웰(1002)로 대체되며, NMOS 트랜지스터(900)의 p형 기판(102)에 연결된 접지(GND)는 n-웰(1002)에 연결된 공급 전압(VDD)(예: 7nm CMOS 기술에서 0.6V)로 대체된다. 따라서, 도 10에 도시된 바와 같이, PMOS 트랜지스터(1000)의 소스 전극 및 n-웰(1002)이 모두 공급 전압(VDD)에 직접 연결되기 때문에, PMOS 트랜지스터(1000)의 소스 전극(즉, 제1 전도성 영역(118 또는 CMM 부분)은 n-웰(1002)에 직접 전기적으로 접촉하며, 여기서 n-웰(1002)은 전위(이는 외부 0.6V 전원 공급 장치에 연결된 금속 패드에서 공급되거나 0.6V 전기 레귤레이터에 연결될 수 있는 n-웰(1002)에서 직접 공급됨)를 가진다.
(3) CMOS 인버터의 NMOS 트랜지스터 및 PMOS 트랜지스터를 위한 신규 드레인 및 관련 기판/웰 구조
도 11을 참조한다. 도 11은 본 발명의 제4 실시 예에 따른 CMOS 인버터(1100)의 단면을 도시한 도이며, CMOS 인버터(1100)는 NMOS 트랜지스터(1102) 및 PMOS 트랜지스터(1104)를 포함하며, NMOS 트랜지스터(1102)의 구조가 도 9에 도시된 NMOS 트랜지스터(900)를 참조할 수 있으며, PMOS 트랜지스터(1104)의 구조가 도 10에 도시된 PMOS 트랜지스터(1000)를 참조할 수 있다. 도 11에 도시된 바와 같이, NMOS 트랜지스터(1102)의 제1 전도성 영역은 제1 오목부(1150)에 형성되고, NMOS 트랜지스터(1102)의 제2 전도성 영역은 제2 오목부(1160)에 형성되며, PMOS 트랜지스터(1104)의 제3 전도성 영역은 제1 오목부(1150)에 형성되고, PMOS 트랜지스터(1104)의 제4 전도성 영역은 제3 오목부(1170)에 형성되며, 여기서 NMOS 트랜지스터(1102)의 제1 전도성 영역에 포함된 제1 금속 함유 영역은, NMOS 트랜지스터(1102)의 제1 전도성 영역에 포함된 제1 고농도로 도핑된 n형 반도체 영역(1152)(n+ SDSL)에 전기적으로 결합되며, 또한, PMOS 트랜지스터(1104)의 제3 전도성 영역에 포함된 제3 고농도로 도핑된 p형 반도체 영역(1154)(p+ SDSL)에 전기적으로 결합된다.
또한, 도 11에 도시된 바와 같이, 제1 가드 분리층(1180)이 제1 오목부(1150)에 형성되고, 제1 가드 분리층(1180)은 제1 고농도로 도핑된 n형 반도체 영역(1152)의 바닥에 접촉하며, 제3 고농도로 도핑된 p형 반도체 영역(1154)의 바닥에 접촉하고, NMOS 트랜지스터(1102)의 제1 전도성 영역의 제1 금속 함유 영역의 바닥 및 측벽에 접촉한다.
또한, 도 11에 도시된 바와 같이, 제2 가드 분리층(1162)이 제2 오목부(1160)에 형성되고, 제2 가드 분리층(1162)은 NMOS 트랜지스터(1102)의 제1 전도성 영역에 포함된 제2 금속 함유 영역(또는 CMM 부분)의 측벽에 접촉하며, 그리고 추가로, NMOS 트랜지스터(1102)의 제1 전도성 영역에 포함된 제2 고농도로 도핑된 n형 반도체 영역(1164)(n+ SDSL)의 바닥에 접촉하고, 여기서 제2 고농도로 도핑된 n형 반도체 영역(1164)은 p-웰(1108)에 접한다.
또한, 도 11에 도시된 바와 같이, 제3 가드 분리층(1172)이 제3 오목부(1170)에 형성되고, 제3 가드 분리층(1172)은 PMOS 트랜지스터(1104)의 제4 전도성 영역에 포함된 제4 금속 함유 영역(또는 CMM 부분)의 측벽에 접촉하며, 그리고 추가로, PMOS 트랜지스터(1104)의 제4 전도성 영역에 포함된 제4 고농도로 도핑된 p형 반도체 영역(1174(p+ SDSL))의 바닥에 접촉하고, 여기서 제4 고농도로 도핑된 p형 반도체 영역(1174)은 n-웰(1110)에 접한다.
또한, 도 11에 도시된 바와 같이, NMOS 트랜지스터(1102)의 게이트층(11022) 및 PMOS 트랜지스터(1104)의 게이트층(11042)은 입력 전압(VIN)을 수신하고, NMOS 트랜지스터(1102)의 드레인(제1 전도성 영역) 및 PMOS 트랜지스터(1104)의 드레인(제3 전도성 영역)이 함께 병합(merge)되어, 출력 전압(VOUT)을 출력하기 위한 중앙 커넥터(1106)로서 작용하며, 여기서 중앙 커넥터(1106)는 두 개의 대향하는 측벽들 사이에 설계되고, 두 개의 대향하는 측벽 중 하나의 측벽은 PMOS 트랜지스터(1104)의 드레인의 에지에 있는 p+/n-웰 반도체 접합(p+ 실리콘 드레인층(silicon drain layer, SDL))을 가지고, 두 개의 대향하는 측벽 중 다른 측벽은 NMOS 트랜지스터(1102)의 드레인의 에지에 있는 n+/p-웰 반도체 접합(n+ SDL)을 가지며, 중앙 커넥터(1106)는 제1 가드 분리층(1180)에 의해 NMOS 트랜지스터(1102)에 대응하는 p-웰(1108) 및 PMOS 트랜지스터(1104)에 대응하는 n-웰(1110)로부터 분리된다.
또한, 도 11에 도시된 바와 같이, PMOS 트랜지스터(1104)의 제4 전도성 영역에 포함된 제4 금속 함유 영역은 n-웰(1110)을 통해 공급 전압(VDD)에 전기적으로 결합되고, NMOS 트랜지스터(1102)의 제1 전도성 영역에 포함된 제2 금속 함유 영역은 p-웰(1108)을 통해 접지(GND)에 전기적으로 결합된다.
따라서, n-웰(1110)과 p-웰(1108) 사이에 예약되어야 하는 떨어짐(seperation)이 직접적으로 접하도록 좁혀질 수 있으며, 그 결과 래치 업 가능성(latch-up possibility)이 상당히 감소된다. 금속 접촉이 공통 코어 금속 컬럼(CMC, 즉 중앙 커넥터(1106)) 또는 복합 금속 물질(CMM)에 응축되기 때문에, PMOS 트랜지스터(1104)의 드레인과 NMOS 트랜지스터(1102)의 드레인 사이의 상호 연결이 동시에 구축되며, "동기식(synchronously)"과 같이 명시될 수 있다. 또한, NMOS 트랜지스터(1102)의 드레인을 PMOS 트랜지스터(1104)의 드레인과 브리징하는(briging) 공통 CMC의 구조는, p형 기판(102) 내부에 생성된 3D 공간을 사용하여 반도체 표면(116) 아래에 매우 컴팩트한 연결을 형성할 수 있으며, 따라서 CMOS 인버터(1100)를 위한 중앙 커넥터(1106)에서 NMOS 트랜지스터(1102)와 PMOS 트랜지스터(1104)를 동기식으로 동시에 연결시키기 위해, 공통 코어 금속 컬럼(예: 금속 랜딩(landing) 패드)의 상단 상의 개구부에 대한 직접 접점으로 만들어질 수 있는 금속-1 상호 연결의 형성을 크게 단순화한다.
도 12를 참조한다. 도 12는 본 발명의 다른 실시 예에 따른 CMOS 인버터(1200)의 단면을 도시한 도로, CMOS 인버터(1100)와 CMOS 인버터(1200)의 차이가 도 12에 도시되어 있으며, 도 12는 p+ SDSL(1253)(제6 고농도로 도핑된 p형 반도체 영역) 또는 CMM 영역(1210)을 통하는 것과 같이 접지(GND)를 p-웰(1203)에 연결하는 방법과, n+ SDSL(1262)(제5 고농도로 도핑된 n형 반도체 영역) 또는 CMM 영역(1212)을 통하는 것과 같이 공급 전압(VDD)을 n-웰(1205)에 연결하는 방법에 대한 가능한 배열(arrangement)을 도시한다. 또한, CMOS 인버터(1200)와 CMOS 인버터(1100) 사이의 또 다른 차이점은 CMOS 인버터(1200)가 더미(dummy) 게이트 구조물(1206, 1208)을 포함하는 것이며, NMOS(1250)의 CMM 영역(1210)이 더미 게이트 구조물(1207)과 NMOS(1102)의 게이트 구조물(1214) 사이에 형성될 수 있기 때문에 더미 게이트 구조물(1207)이 NMOS(1250)의 CMM 영역(또는 CMC 부분)(1210)의 높이를 NMOS(1102)의 영역(또는 CMC 부분)의 높이보다 높게 할 수 있다. 또한, 더미 게이트 구조물(1208)은 PMOS(1260)의 CMM 영역(1212)의 높이를 PMOS(1104)의 CMM 영역의 높이보다 높게 할 수 있다.
도 13을 참조한다. 도 13은 본 발명의 다른 실시 예에 따른 CMOS 인버터(1300)의 단면을 도시한 도이며, 도 13은 반도체 표면(116) 아래에 있으면서 또한 깊은 얕은 트렌치 분리 구조물(1305)(즉, STI-산화물)에 의해 NMOS 트랜지스터(1308)의 CMM(또는 CMC)(1306)으로부터 떨어져 있는 p+ 반도체 구역(1304)을 통해 접지(GND)를 p-웰(1302)에 연결하는 방법과, 반도체 표면(116) 아래에 있으면서 또한 깊은 얕은 트렌치 분리 구조물(1315)에 의해 PMOS 트랜지스터(1316)의 CMC(또는 CMM)(1314)로부터 떨어져 있는 n+ 반도체 구역(1312)을 통해 공급 전압(VDD)을 n-웰(1310)에 연결하는 방법에 대한 하나의 가능한 배열을 도시한다.
도 14a 및 도 14b를 참조한다. 도 14a 및 도 14b는 서로 다른 회로 구성에서 트랜지스터를 연결하는 두 가지 더 가능한 방법을 예시하는 도이며, 도 14a는 다른 NMOS 트랜지스터(1404)에 대한 NMOS 트랜지스터(1402)의 연결을 도시하고, 도 14b는 PMOS 트랜지스터(1406)와 다른 PMOS 트랜지스터(1408)의 연결을 도시한다.
요약하면, 본 발명에 의해 제공되는 NMOS 트랜지스터 및 PMOS 트랜지스터는 종래 기술에 비해 MSMC(merged semiconductor-junction and metal-connect) 구조를 포함하기 때문에, 본 발명은 NMOS 트랜지스터와 PMOS 트랜지스터로 구성된 CMOS 회로의 신규 네트워크의 다중 층의 상호 연결의 복잡성을 감소시키고, CMOS 회로의 속도 성능을 향상시키며, CMOS 회로의 전력 및 면적을 감소시키고, 열 방출을 위한 CMOS 회로의 점점 더 나은 경로를 생성하며, CMOS 회로의 작동과 관련이 있는 노이즈에 대한 내성을 증가시킬 수 있다.
당업자는 본 발명의 교시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시는 첨부된 청구 범위의 범위 및 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (30)

  1. 트랜지스터 구조로서,
    반도체 표면(semiconductor surface)을 갖는 반도체 기판;
    게이트 구조물(gate structure);
    제1 단자 및 제2 단자를 포함하는 채널 영역(region); 및
    상기 채널 영역의 상기 제1 단자에 전기적으로 결합된(coupled) 제1 전도성 영역 - 상기 제1 전도성 영역은 상기 반도체 표면 아래에 제1 금속 함유(metal containing) 영역을 포함함 -
    을 포함하는 트랜지스터 구조.
  2. 제1항에 있어서,
    상기 제1 전도성 영역은 상기 반도체 표면 아래에 제1 반도체 영역을 더 포함하고, 상기 제1 반도체 영역은 상기 제1 금속 함유 영역에 접촉하는(contact), 트랜지스터 구조.
  3. 제2항에 있어서,
    상기 제1 금속 함유 영역은 금속 칼럼(column)을 포함하는, 트랜지스터 구조.
  4. 제3항에 있어서,
    상기 제1 금속 함유 영역은,
    상기 제1 반도체 영역에 접하는(abut) 실리사이드층(silicide layer); 및
    상기 실리사이드 층과 상기 금속 칼럼에 접촉하는 버퍼층
    을 더 포함하는 트랜지스터 구조.
  5. 제2항에 있어서,
    상기 제1 금속 함유 영역에 접촉하는 가드 분리층(guard isolation layer)
    을 더 포함하고,
    상기 가드 분리층은 상기 제1 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지하는, 트랜지스터 구조.
  6. 제2항에 있어서,
    상기 가드 분리층은 상기 제1 금속 함유 영역의 바닥에 접촉하는, 트랜지스터 구조.
  7. 제6항에 있어서,
    상기 반도체 표면 아래에 트렌치 분리층(trench isolation layer)
    을 더 포함하고,
    상기 트렌치 분리층은 상기 제1 금속 함유 영역의 복수의 측벽(sidewall)을 덮는, 트랜지스터 구조.
  8. 제2항에 있어서,
    상기 채널 영역의 상기 제2 단자에 전기적으로 결합된 제2 전도성 영역
    을 더 포함하고,
    상기 제2 전도성 영역은,
    상기 반도체 표면 아래의 제2 금속 함유 영역; 및
    상기 반도체 표면 아래의 제2 반도체 영역 - 상기 제2 반도체 영역은 상기 제2 금속 함유 영역에 접촉함 -
    을 포함하는, 트랜지스터 구조.
  9. 제8항에 있어서,
    상기 제2 금속 함유 영역에 접촉하는 가드 분리층
    을 더 포함하고,
    상기 가드 분리층은 상기 제2 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지하는, 트랜지스터 구조.
  10. 제9항에 있어서,
    상기 가드 분리층은,
    상기 제2 금속 함유 영역의 바닥에 접촉하는 수평 가드 분리 부분(isolation portion); 및
    상기 제2 금속 함유 영역의 측벽에 접촉하는 수직 가드 분리 부분
    을 포함하는, 트랜지스터 구조.
  11. 제10항에 있어서,
    상기 수직 가드 분리 부분은 추가로, 상기 제2 반도체 영역의 바닥에 접촉하는, 트랜지스터 구조.
  12. 제8항에 있어서,
    상기 제2 금속 함유 영역은 상기 반도체 기판에 접촉하는, 트랜지스터 구조.
  13. 제2항에 있어서,
    상기 제1 반도체 영역은 제1 고농도로 도핑된(heavily-doped) n형 반도체 영역인, 트랜지스터 구조.
  14. 제13항에 있어서,
    상기 게이트 구조물의 측벽을 덮는 스페이서(spacer)
    를 더 포함하며,
    상기 채널 영역은 상기 스페이서 아래에 제1 n형 저농도로 도핑된(lighted-doped) 영역을 포함하고, 상기 제1 n형 저농도로 도핑된 영역은 상기 제1 고농도로 도핑된 n형 반도체 영역에 접하는, 트랜지스터 구조.
  15. 제2항에 있어서,
    상기 제1 반도체 영역은 제1 고농도로 도핑된 p형 반도체 영역인, 트랜지스터 구조.
  16. 제15항에 있어서,
    상기 게이트 구조물의 측벽을 덮는 스페이서
    를 더 포함하고,
    상기 채널 영역은 상기 스페이서 아래에 제1 p형 저농도로 도핑된 영역을 포함하고, 상기 제1 p형 저농도로 도핑된 영역은 상기 제1 고농도로 도핑된 p형 반도체 영역에 접하는, 트랜지스터 구조.
  17. 트랜지스터 구조로서,
    반도체 표면을 갖는 반도체 기판;
    상기 반도체 기판에서의 제1 오목부(concave) 및 제2 오목부;
    게이트 구조물;
    제1 단자 및 제2 단자를 포함하는 채널 영역;
    상기 채널 영역의 상기 제1 단자에 결합된 제1 전도성 영역 - 상기 제1 전도성 영역은 상기 제1 오목부에서의 제1 금속 함유 영역 및 상기 제1 오목부에서의 제1 고농도로 도핑된 반도체 영역을 포함함 -; 및
    상기 채널 영역의 상기 제2 단자에 결합된 제2 전도성 영역 - 상기 제2 전도성 영역은 상기 제2 오목부에서의 제2 금속 함유 영역 및 상기 제2 오목부에서의 제2 고농도로 도핑된 반도체 영역을 포함함 -
    을 포함하는 트랜지스터 구조.
  18. 제17항에 있어서,
    상기 제1 금속 함유 영역의 바닥에 접촉하는 제1 가드 분리층 - 상기 제1 가드 분리층은 상기 제1 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지함 -; 및
    상기 제2 금속 함유 영역의 바닥에 접촉하는 제2 가드 분리층 - 상기 제2 가드 분리층은 상기 제2 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지함 -
    을 더 포함하는 트랜지스터 구조.
  19. 제17항에 있어서,
    상기 제1 금속 함유 영역의 바닥에 접촉하는 제1 가드 분리층 - 상기 제1 가드 분리층은 상기 제1 금속 함유 영역이 상기 반도체 기판과 접촉하는 것을 방지함 -
    을 더 포함하고,
    상기 제2 금속 함유 영역은 상기 반도체 기판에 접촉하는, 트랜지스터 구조.
  20. 인버터를 형성하는 트랜지스터 세트로서,
    반도체 표면을 갖는 반도체 기판;
    제1 오목부, 제2 오목부 및 제3 오목부 - 상기 제1 오목부, 상기 제2 오목부 및 상기 제3 오목부는 상기 반도체 표면 아래에 있음 -;
    NMOS 트랜지스터 구조물 - 상기 NMOS 트랜지스터 구조물은, 게이트 구조물, 상기 제1 오목부에서의 제1 금속 함유 영역과 상기 제1 오목부에서의 제1 고농도로 도핑된 n형 반도체 영역을 포함하는 제1 전도성 영역, 그리고 상기 제2 오목부에서의 제2 금속 함유 영역과 상기 제2 오목부에서의 제2 고농도로 도핑된 n형 반도체 영역을 포함하는 제2 전도성 영역을 포함함 -; 및
    PMOS 트랜지스터 구조물 - 상기 PMOS 트랜지스터 구조물은, 게이트 구조물, 상기 제1 오목부에서의 제3 고농도로 도핑된 p형 반도체 영역을 포함하는 제3 도전 영역, 그리고 상기 제3 오목부에서의 제4 금속 함유 영역과 상기 제3 오목부에서의 제4 고농도로 도핑된 p형 반도체 영역을 포함하는 제4 전도성 영역을 포함함 -
    을 포함하고,
    상기 제1 금속 함유 영역은 상기 제1 고농도로 도핑된 n형 반도체 영역에 전기적으로 결합되고 상기 제3 고농도로 도핑된 p형 반도체 영역에 전기적으로 결합되는, 트랜지스터 세트.
  21. 제20항에 있어서,
    상기 제1 오목부에서의 제1 가드 분리층 - 상기 제1 가드 분리층은, 상기 제1 고농도로 도핑된 n형 반도체 영역의 바닥에 접촉하고, 상기 제3 고농도로 도핑된 p형 반도체 영역의 바닥에 접촉함 -
    을 더 포함하고,
    상기 제1 가드 분리층은 상기 제1 금속 함유 영역의 바닥에 접촉하고, 상기 제1 금속 함유 영역의 측벽에 접촉하는, 트랜지스터 세트.
  22. 제20항에 있어서,
    상기 제2 오목부에서의 제2 가드 분리층 - 상기 제2 가드 분리층은, 상기 제2 금속 함유 영역의 측벽에 접촉하고, 상기 제2 가드 분리층은 추가로, 상기 제2 고농도로 도핑된 n형 반도체 영역의 바닥에 접촉함 -; 및
    상기 제3 오목부에서의 제3 가드 분리층 - 상기 제3 가드 분리층은 상기 제4 금속 함유 영역의 측벽에 접촉하고, 상기 제3 가드 분리층은 추가로, 상기 제4 고농도로 도핑된 p형 반도체 영역의 바닥에 접촉함 -
    을 더 포함하고,
    상기 반도체 기판은 p-웰 및 n-웰을 포함하고, 상기 제2 고농도로 도핑된 n형 반도체 영역은 상기 p-웰에 접하며, 상기 제4 고농도로 도핑된 p형 반도체 영역은 상기 n-웰에 접하는, 트랜지스터 세트.
  23. 제20항에 있어서,
    상기 반도체 기판은 p-웰 및 n-웰을 포함하고, 상기 제4 금속 함유 영역은 상기 n-웰을 통해 고전압 소스에 전기적으로 결합되며, 상기 제2 금속 함유 영역은 상기 p-웰을 통해 저전압 소스에 전기적으로 결합되는, 트랜지스터 세트.
  24. 제20항에 있어서,
    상기 제3 오목부에 있으면서 또한 상기 제4 금속 함유 영역에 접촉하는 제5 고농도로 도핑된 n형 반도체 영역; 및
    상기 제2 오목부에 있으면서 또한 상기 제2 금속 함유 영역과 접촉하는 제6 고농도로 도핑된 p형 반도체 영역
    을 더 포함하고,
    고전압 소스는 상기 제5 고농도로 도핑된 n형 반도체 영역에 접촉하고, 저전압 소스는 상기 제6 고농도로 도핑된 p형 반도체 영역에 접촉하는, 트랜지스터 세트.
  25. 트랜지스터 세트로서,
    반도체 표면을 갖는 반도체 기판;
    제1 오목부, 제2 오목부 및 제3 오목 - 상기 제1 오목부, 상기 제2 오목부 및 상기 제3 오목부 표면은 상기 반도체 표면 아래에 위치함 -;
    제1 트랜지스터 구조물 - 상기 제1 트랜지스터 구조물은, 게이트 구조물, 상기 제1 오목부에서의 제1 금속 함유 영역과 상기 제1 오목부에서의 제1 고농도로 도핑된 반도체 영역을 포함하는 제1 전도성 영역, 그리고 상기 제2 오목부에서의 제2 금속 함유 영역과 상기 제2 오목부에서의 제2 고농도로 도핑된 반도체 영역을 포함하는 제2 전도성 영역을 포함함 -; 및
    제2 트랜지스터 구조물 - 상기 제2 트랜지스터 구조물은, 게이트 구조물, 상기 제1 오목부에서의 제3 고농도로 도핑된 반도체 영역을 포함하는 제3 도전 영역, 그리고 상기 제3 오목부에서의 제4 금속 함유 영역과 상기 제3 오목부에서의 제4 고농도로 도핑된 반도체 영역을 포함하는 제4 전도성 영역을 포함함-
    를 포함하고,
    상기 제1 금속 함유 영역은 상기 제1 고농도로 도핑된 반도체 영역에 전기적으로 결합되고 상기 제3 고농도로 도핑된 반도체 영역에 전기적으로 결합되는, 트랜지스터 세트.
  26. 제25항에 있어서,
    상기 제1 오목부에 구성되면서 또한 상기 제1 금속 함유 영역에 접촉하는 제1 가드 분리층
    을 더 포함하고,
    상기 제1 가드 분리층은 상기 제1 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지하는, 트랜지스터 세트.
  27. 제26항에 있어서,
    상기 제2 금속 함유 영역은 상기 반도체 기판에 접촉하고, 상기 제4 금속 함유 영역은 상기 반도체 기판에 접촉하는, 트랜지스터 세트.
  28. 트랜지스터 구조로서,
    반도체 표면을 갖는 반도체 기판;
    제1 단자 및 제2 단자를 포함하는 제1 채널 영역;
    제3 단자 및 제4 단자를 포함하는 제2 채널 영역;
    상기 제1 채널 영역과 상기 제2 채널 영역을 가로 지르는 게이트 구조물;
    상기 채널 영역의 상기 제1 단자에 전기적으로 결합된 제1 전도성 영역 - 상기 제1 전도성 영역은 상기 반도체 표면 아래에 제1 금속 함유 영역을 포함함 -; 및
    상기 채널 영역의 상기 제3 단자에 전기적으로 결합된 제3 전도성 영역 - 상기 제3 전도성 영역은 상기 반도체 표면 아래에 제1 금속 함유 영역을 포함함 -;
    을 포함하고,
    상기 제1 전도성 영역과 상기 제3 전도성 영역은 전기적으로 결합되는, 트랜지스터 구조.
  29. 제28항에 있어서,
    상기 제1 전도성 영역은 상기 반도체 표면 아래에 제1 반도체 영역을 더 포함하고, 상기 제1 반도체 영역은 상기 제1 금속 함유 영역에 접촉하고 상기 제1 채널 영역의 상기 제1 단자에 결합되며,
    제3 전도성 영역은 상기 반도체 표면 아래에 제3 반도체 영역을 더 포함하고, 제3 반도체 영역은 제3 금속 함유 영역에 접촉하고, 제2 채널 영역의 제3 단자에 결합되는, 트랜지스터 구조.
  30. 제29항에 있어서,
    상기 제1 금속 함유 영역 아래의 제1 가드 분리층 - 상기 제1 가드 분리층은 상기 제1 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지함 -; 및
    상기 제3 금속 함유 영역 아래의 제2 가드 분리층 - 상기 제2 가드 분리층은 제3 금속 함유 영역이 상기 반도체 기판에 접촉하는 것을 방지함 -
    을 더 포함하는 트랜지스터 구조.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140404A (ja) * 2003-12-25 2004-05-13 Sharp Corp 表面チャネル型ｍｏｓトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法
KR20070009303A (ko) * 2005-07-15 2007-01-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20130088704A (ko) * 2012-01-31 2013-08-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 바디 컨택 및 이의 제조 방법
KR20190067585A (ko) * 2017-12-07 2019-06-17 삼성전자주식회사 반도체 소자

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186253A (ja) * 1994-12-27 1996-07-16 Toyota Central Res & Dev Lab Inc 低雑音半導体装置およびその製造方法
US6281550B1 (en) 1999-04-08 2001-08-28 Taiwan Semiconductor Manufacturing Corporation Transistor and logic circuit of thin silicon-on-insulator wafers based on gate induced drain leakage currents
CN1314089C (zh) * 2004-12-21 2007-05-02 北京大学 场效应晶体管的制备方法
US7737522B2 (en) * 2005-02-11 2010-06-15 Alpha & Omega Semiconductor, Ltd. Trench junction barrier controlled Schottky device with top and bottom doped regions for enhancing forward current in a vertical direction
JP2007043069A (ja) * 2005-07-08 2007-02-15 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US20080054368A1 (en) * 2006-07-10 2008-03-06 International Business Machines Corporation CMOS Devices Adapted to Prevent Latchup and Methods of Manufacturing the Same
US8618600B2 (en) 2008-06-09 2013-12-31 Qimonda Ag Integrated circuit including a buried wiring line
US8021926B2 (en) * 2009-09-22 2011-09-20 Freescale Semiconductor, Inc. Methods for forming semiconductor devices with low resistance back-side coupling
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
DE102010029525B4 (de) * 2010-05-31 2014-12-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit einem vergrabenen Kondensator, der in der Kontaktebene ausgebildet ist, und Verfahren zur Herstellung des Halbleiterbauelements
US20120037983A1 (en) * 2010-08-10 2012-02-16 Force Mos Technology Co., Ltd. Trench mosfet with integrated schottky rectifier in same cell
US8614482B2 (en) * 2011-12-30 2013-12-24 Force Mos Technology Co., Ltd. Semiconductor power device having improved termination structure for mask saving
US8823096B2 (en) 2012-06-01 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods for forming the same
US9246005B2 (en) 2014-02-12 2016-01-26 International Business Machines Corporation Stressed channel bulk fin field effect transistor
CN110521001B (zh) * 2016-01-18 2022-05-24 德克萨斯仪器股份有限公司 具有金属填充的深源极触点的功率mosfet
US10971629B2 (en) * 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned unsymmetrical gate (SAUG) FinFET and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140404A (ja) * 2003-12-25 2004-05-13 Sharp Corp 表面チャネル型ｍｏｓトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法
KR20070009303A (ko) * 2005-07-15 2007-01-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20130088704A (ko) * 2012-01-31 2013-08-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 바디 컨택 및 이의 제조 방법
KR20190067585A (ko) * 2017-12-07 2019-06-17 삼성전자주식회사 반도체 소자

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