CN113629147A - 晶体管结构和用以形成反相器的晶体管 - Google Patents

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卢超群
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Abstract

本发明公开了一种晶体管结构和用以形成反相器的晶体管。所述晶体管结构包含一半导体基板，一栅极结构，一通道区，和一第一导电区。所述半导体基板具有一半导体表面。所述通道区包含一第一端和一第二端。所述第一导电区电耦接所述通道区的第一端，和所述第一导电区包含在所述半导体表面下的一第一内含金属区。相较于现有技术，本发明可降低由所述晶体管组成的互补金属氧化物半导体电路所构成的新电路架构中的多层互连的复杂性，增强所述互补金属氧化物半导体电路的速度性能，降低所述互补金属氧化物半导体电路的功率和面积，在所述互补金属氧化物半导体电路中创建更多更好的散热的路径，以及提高所述互补金属氧化物半导体电路的抗噪声能力。

Description

晶体管结构和用以形成反相器的晶体管
技术领域
本发明涉及一种晶体管结构、反相器和一组晶体管，尤其涉及一种可降低在一硅基板的硅表面上多层互连的复杂性的晶体管结构、反相器和一组晶体管。
背景技术
在现有技术中，几乎所有集成电路(包含n型金属氧化物半导体(n-type metaloxide semiconductor,NMOS)晶体管和p型金属氧化物半导体(p-type metal oxidesemiconductor,PMOS)晶体管)都仅在硅基板的表面上方使用金属或导电线作为互连。然而当所述些集成电路内的晶体管的源极需要接地时，即使所述硅基板可以从所述硅基板的背面的金属接触提供非常牢靠的地电平，但所述晶体管的源极仍然需要利用接触所述表面的表面金属层以将在所述表面上的第一金属层(metal-1)导线连接至提供所述地电平的金属衬垫。
然而，为了传送所述地电平到所述硅基板，需要通过金属线和接触窗口将来自金属衬垫的零伏特(也就是所述地电平)连接到扩散区，然后再连接到所述硅基板。也就是说所述些集成电路内的大量晶体管需要多层互连才能存取到所述地电平(或具有高电平的供电电压)，其中所述多层互连仅能设置在所述硅基板上(通过所述多层互连之间的许多通孔，所述多层互连甚至可以达到非常宽和厚的金属互连的第十层)。
因此，对于所述些集成电路的设计者而言，如何降低所述多层互连的复杂性已经成为一项重要课题。
发明内容
本发明为互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)电路(包含反相器，与非门(NAND Gate)，或非门(NOR Gate)，静态随机存取存储器(static random access memory,SRAM)，交叉耦合放大器(cross-coupled amplifier)，以及各种电路组态等)提供多种n型金属氧化物半导体(n-type metal oxidesemiconductor,NMOS)晶体管和p型金属氧化物半导体(p-type metal oxidesemiconductor,NMOS)晶体管的架构以提升所述互补金属氧化物半导体电路的速度性能，降低所述互补金属氧化物半导体电路的功率和面积，在所述互补金属氧化物半导体电路中创建更多更好的散热路径，以及提高与所述互补金属氧化物半导体电路操作相关的抗噪声能力。
本发明可以最小化所述互补金属氧化物半导体电路中本质性的寄生闩锁问题。另外，本发明公开了新设计原理，所述原理涉及如何使用新的n型金属氧化物半导体晶体管和p型金属氧化物半导体晶体管构建传输信号路径的高效电路网路，供电，以及在所述硅基板内部和上方的电源。另外，可通过在所述硅基板的硅表面下使用更多的导体和产生更多用来有效的信号传输和电压/电源供应的低阻抗路径实现具有更少的功耗和噪声的更高电路性能，从而达到更佳的效率与更小的晶粒空间。因此，本发明可以降低现有技术设计中有关的导线或互连的复杂性。
本发明进一步实现了多种方式来构建信号网路并公开可以直接连接到晶体管的包括正电平，地电平和负电平的各种电压源，并允许在所述硅基板内部和上方不同几何宽度和深度的多样化路径上建立互连。
另外，因为本发明利用了从晶体管的源极到所述硅基板上或井上所提供的现有电源的垂直金属连接，所以本发明可以显着地减少所述晶体管所占的面积，提高电源效率，以及具有更高的抗噪声能力。另外，在所述互补金属氧化物半导体反相器中，中央连接器(芯金属柱(core metal column,CMC))可同时连接所述互补型金属氧化物半导体反相器中的n型金属氧化物半导体晶体管的漏极和p型金属氧化物半导体晶体管的漏极以进一步缩小所述互补型金属氧化物半导体反相器的尺寸并排除所有不必要的金属接触和互连，最小化所述n型金属氧化物半导体晶体管和所述p型金属氧化物半导体晶体管的不同半导体接面之间所需的空间以及n井(对应所述p型金属氧化物半导体晶体管)的边缘与p井(对应所述n型金属氧化物半导体晶体管)的边缘之间所需的空间，减少所述n井的边缘和所述p井的边缘之间的距离，以及进一步减少在所述互补金属氧化物半导体反相器中触发本质性的寄生闩锁问题的可能性。
本发明的一实施例公开一种晶体管结构。所述晶体管结构包含一半导体基板，一栅极结构，一通道区，和一第一导电区。所述半导体基板具有一半导体表面。所述通道区包含一第一端和一第二端。所述第一导电区电耦接所述通道区的第一端，以及所述第一导电区包含在所述半导体表面下的一第一内含金属区。
在本发明的另一实施例中，所述第一导电区另包含在所述半导体表面下的一第一半导体区，以及所述第一半导体区接触所述第一内含金属区。
在本发明的另一实施例中，所述第一内含金属区包含一金属柱。
在本发明的另一实施例中，所述第一内含金属区另包含一硅化物层和一缓冲层，其中所述硅化物层毗邻所述第一半导体区，以及所述缓冲层接触所述硅化物层和所述金属柱。
在本发明的另一实施例中，所述晶体管结构另包含一保护隔离层，其中所述保护隔离层接触所述第一内含金属区，以及所述保护隔离层防止所述第一内含金属区接触所述半导体基板。
在本发明的另一实施例中，所述保护隔离层接触所述第一内含金属区的底部。
在本发明的另一实施例中，所述晶体管结构另包含一沟槽隔离层，其中所述沟槽隔离层位于所述半导体表面下，以及所述沟槽隔离层覆盖所述第一内含金属区的多个侧壁。
在本发明的另一实施例中，所述晶体管结构另包含一第二导电区电，其中电耦接所述通道区的第二端，以及所述第二导电区包含一第二内含金属区和一第二半导体区。所述第二内含金属区位于所述半导体表面下，所述第二半导体区位于所述半导体表面下，以及所述第二半导体区接触所述第二内含金属区。
在本发明的另一实施例中，所述晶体管结构另包含一保护隔离层，其中所述保护隔离层接触所述第二内含金属区，所述保护隔离层防止所述第二内含金属区接触所述半导体基板。
在本发明的另一实施例中，所述保护隔离层包含一水平保护隔离部和一垂直保护隔离部，其中所述水平保护隔离部接触所述第二内含金属区的底部，以及所述垂直保护隔离部接触所述第二内含金属区的一侧壁。
在本发明的另一实施例中，所述垂直保护隔离部另接触所述第二半导体区的底部。
在本发明的另一实施例中，所述第二内含金属区接触所述半导体基板.
在本发明的另一实施例中，所述第一半导体区是一第一n型重掺杂半导体区。
在本发明的另一实施例中，所述晶体管结构另包含一间隔层，其中所述间隔层覆盖所述栅极结构的一侧壁，所述通道区包含在所述间隔层下的一第一n型轻掺杂区，以及所述第一n型轻掺杂区毗邻所述第一n型重掺杂半导体区。
在本发明的另一实施例中，所述第一半导体区是一第一p型重掺杂半导体区。
在本发明的另一实施例中，所述晶体管结构另包含一间隔层，其中所述间隔层覆盖所述栅极结构的一侧壁，所述通道区包含在所述间隔层下的一第一p型轻掺杂区，以及所述第一p型轻掺杂区毗邻所述第一p型重掺杂半导体区。
本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一半导体基板，一第一凹槽，一第二凹槽，一栅极结构，一通道区，一第一导电区，及一第二导电区。所述半导体基板具有一半导体表面。所述第一凹槽和所述第二凹槽位于所述半导体基板中。所述通道区包含一第一端和一第二端。所述第一导电区耦接所述通道区的第一端，其中所述第一导电区包含在所述第一凹槽中的一第一内含金属区和在所述第一凹槽中的一第一重掺杂半导体区。所述第二导电区耦接所述通道区的第二端，其中所述第二导电区包含在所述第二凹槽中的一第二内含金属区和在所述第二凹槽中的一第二重掺杂半导体区。
在本发明的另一实施例中，所述晶体管结构另包含一第一保护隔离层和一第二保护隔离层。所述第一保护隔离层接触所述第一内含金属区的底部以及防止所述第一内含金属区接触所述半导体基板。所述第二保护隔离层接触所述第二内含金属区的底部以及防止所述第二内含金属区接触所述半导体基板。
在本发明的另一实施例中，所述晶体管结构另包含一第一保护隔离层。所述第一保护隔离层接触所述第一内含金属区的底部以及防止所述第一内含金属区接触所述半导体基板，其中所述第二内含金属区接触所述半导体基板。
本发明的另一实施例公开一组用以形成反相器的晶体管。所述组晶体管包含一半导体基板，一第一凹槽，一第二凹槽，一第三凹槽，一n型金属氧化物半导体晶体管，和一p型金属氧化物半导体晶体管。所述半导体基板具有一半导体表面。所述第一凹槽的表面，所述第二凹槽的表面，以及所述第三凹槽的表面是在所述半导体表面下。所述n型金属氧化物半导体晶体管包含一栅极结构，一第一导电区，和一第二导电区。所述第一导电区包含在所述第一凹槽中的一第一内含金属区和在所述第一凹槽中的一第一n型重掺杂半导体区。所述第二导电区包含在所述第二凹槽中的一第二内含金属区和在所述第二凹槽中的一第二n型重掺杂半导体区。所述p型金属氧化物半导体晶体管包含一栅极结构，一第三导电区，和一第四导电区。所述第三导电区包含在所述第一凹槽中的一第三p型重掺杂半导体区。所述第四导电区包含在所述第三凹槽中的一第四内含金属区和在所述第三凹槽中的一第四p型重掺杂半导体区。所述第一内含金属区电耦接所述第一n型重掺杂半导体区和所述第三p型重掺杂半导体区。
在本发明的另一实施例中，所述组晶体管另包含一第一保护隔离层，所述第一保护隔离层位于所述第一凹槽中，以及所述第一保护隔离层接触所述第一n型重掺杂半导体区的底部以及所述第三p型重掺杂半导体区的底部。所述第一保护隔离层接触所述第一内含金属区的底部以及所述第一内含金属区的一侧壁。
在本发明的另一实施例中，所述组晶体管另包含一第二保护隔离层和一第三保护隔离层，所述第二保护隔离层位于所述第二凹槽中，以及所述第三保护隔离层位于所述第三凹槽中。所述第二保护隔离层接触所述第二内含金属区的一侧壁，以及另接触所述第二n型重掺杂半导体区的底部。所述第三保护隔离层接触所述第四内含金属区的一侧壁，以及另接触所述第四p型重掺杂半导体区的底部。所述半导体基板包含一p井和一n井，所述第二n型重掺杂半导体区毗邻所述p井，以及所述第四p型重掺杂半导体区毗邻所述n井。
在本发明的另一实施例中，所述半导体基板包含一p井和一n井，所述第四内含金属区通过所述n井电耦接一高压电源，以及所述第二内含金属区通过所述p井电耦接一低压电源。
在本发明的另一实施例中，所述组晶体管另包含一第五n型重掺杂半导体区和一第六p型重掺杂半导体区。所述第五n型重掺杂半导体区是位于所述第三凹槽中以及接触所述第四内含金属区。所述第六p型重掺杂半导体区是位于所述第二凹槽中以及接触所述第二内含金属区。一高压电源接触所述第五n型重掺杂半导体区，以及一低压电源接触所述第六p型重掺杂半导体区。
本发明的另一实施例公开一组晶体管。所述组晶体管包含一半导体基板，一第一凹槽，一第二凹槽，一第三凹槽，一第一晶体管，和一第二晶体管。所述半导体基板具有一半导体表面。所述第一凹槽的表面，所述第二凹槽的表面，以及所述第三凹槽的表面是在所述半导体表面下。所述第一晶体管包含一栅极结构，一第一导电区，和一第二导电区。所述第一导电区包含在所述第一凹槽中的一第一内含金属区和在所述第一凹槽中的一第一重掺杂半导体区。所述第二导电区包含在所述第二凹槽中的一第二内含金属区和在所述第二凹槽中的一第二重掺杂半导体区。所述第二晶体管包含一栅极结构，一第三导电区，和一第四导电区。所述第三导电区包含在所述第一凹槽中的一第三重掺杂半导体区。所述第四导电区包含在所述第三凹槽中的一第四内含金属区和在所述第三凹槽中的一第四重掺杂半导体区。所述第一内含金属区电耦接所述第一重掺杂半导体区和所述第三重掺杂半导体区。
在本发明的另一实施例中，所述组晶体管另包含一第一保护隔离层，其中所述第一保护隔离层位于所述第一凹槽中以及接触所述第一内含金属区，以及所述第一保护隔离层防止所述第一内含金属区接触所述半导体基板。
在本发明的另一实施例中，所述第二内含金属区接触所述半导体基板，以及所述第四内含金属区接触所述半导体基板。
本发明的另一实施例公开一晶体管结构。所述晶体管结构包含一半导体基板，一第一通道区，一第二通道区，一栅极结构，一第一导电区，和一第二导电区。所述半导体基板具有一半导体表面。所述第一通道区包含一第一端和一第二端。所述第二通道区包含一第三端和一第四端。所述栅极结构横跨所述第一通道区和所述第二通道区。所述第一导电区电耦接所述第一通道区的第一端，以及所述第一导电区包含在所述半导体表面下的一第一内含金属区。所述第三导电区电耦接所述第二通道区的第三端，以及所述第三导电区包含在所述半导体表面下的一第二内含金属区，其中所述第一导电区电耦接所述第三导电区。
在本发明的另一实施例中，所述第一导电区另包含在所述半导体表面下的一第一半导体区，以及所述第一半导体区接触所述第一内含金属区和耦接所述第一通道区的第一端；其中所述第三导电区另包含在所述半导体表面下的一第三半导体区，以及所述第三半导体区接触所述第三内含金属区和耦接所述第二通道区的第三端。
在本发明的另一实施例中，所述晶体管结构另包含一第一保护隔离层和一第二保护隔离层。所述第一保护隔离层位于所述第一内含金属区下，其中所述第一保护隔离层防止所述第一内含金属区接触所述半导体基板。所述第二保护隔离层位于所述第三内含金属区下，其中所述第二保护隔离层防止所述第三内含金属区接触所述半导体基板。
附图说明
图1是本发明的第一实施例所公开的一种n型金属氧化物半导体晶体管的横截面的示意图。
图2A是本发明的第二实施例所公开的一种n型金属氧化物半导体晶体管的制造方法的流程图。
图2B-2F是说明图2A的示意图。
图3是说明沉积衬垫氮化层以及形成浅沟槽隔离后的上视图和沿着所述X方向的剖面图的示意图。
图4是说明移除在所述主动区图案上的衬垫氧化层和衬垫氮化层，在所述半导体表面上形成介电绝缘层，以及形成深氧化物隔离层(deep oxide isolation,DOI)的示意图。
图5是说明形成间隔层和n型轻掺杂漏极的示意图。
图6A是说明形成第一保护隔离层和第二保护隔离层，分别在第一凹槽和第二凹槽中沉积金属层(例如第一钨层)，以及向下蚀刻金属层的示意图。
图6B是说明利用蚀刻的金属层作为遮挡层以使第一保护隔离层和第二保护隔离层在金属层上的裸露区被移除的示意图。
图6C是说明利用介电材料作为遮挡层以使第一保护隔离层和第二保护隔离层在金属层上的裸露区被移除的示意图。
图7A是说明横向生长第一半导体区和第二半导体区，移除形成在第一凹槽和第二凹槽中的金属层，以及沉积复合金属材料(CMM)的示意图。
图7B是图7A完成所述选择性外延生长技术和所述复合金属材料后的上视图的示意图。
图7C、7D是本发明的另一实施例所公开的n型金属氧化物半导体晶体管的上视图的示意图。
图8是说明p型金属氧化物半导体晶体管的结构的示意图。
图9是本发明的第三实施例所公开的一种应用在互补金属氧化物半导体反相器的n型金属氧化物半导体晶体管的结构的示意图。
图10是说明p型金属氧化物半导体晶体管的结构的示意图。
图11是本发明的第四实施例所公开的一种互补金属氧化物半导体反相器的横截面的示意图。
图12是本发明的另一实施例所公开的一种互补金属氧化物半导体反相器的横截面的示意图。
图13是本发明的另一实施例所公开的一种互补金属氧化物半导体反相器的横截面的示意图。
图14A、14B是说明在不同电路组态中连接晶体管的两种可能的方式的示意图。
其中，附图标记说明如下：
100、900、1102、1250、1300、1308、 n型金属氧化物半导体晶体管
1402、1404
102 p型基板
1041、1042、NLDD n型轻掺杂漏极
1061、1062 间隔层
108 通道区
110、11022、11042、gate layer 栅极层
111、1214 栅极结构
112 介电绝缘层
114、nitride layer 氮化层
116 半导体表面
118 第一导电区
1182 第一半导体区
1184、902、1180 第一保护隔离层
11842 水平保护隔离部
11844 垂直保护隔离部
1186 第一内含金属区
1152 第一n型重掺杂半导体区
1154 第三p型重掺杂半导体区
1164 第二n型重掺杂半导体区
1100、1200 互补金属氧化物半导体反相器
1170 第三凹槽
1106 中央连接器
1108、1203、1302 p井
1172 第三保护隔离层
1174 第四p型重掺杂半导体区
1202 第二半导体区
1204、1162 第二保护隔离层
1206 第二内含金属区
120 第二导电区
122、1150 第一凹槽
124、1160 第二凹槽
125 沟槽隔离层
1252、1254 氧化层
1207、1208 冗余栅极结构
10612、10622 第一氧化间隔层
10614、10624 第一氮化间隔层
1304 p+半导体区
1312 n+半导体区
1305、1315 深浅沟槽隔离结构
302 衬垫氧化层
304 衬垫氮化层
306、308 沟槽
502、504 p+区
602 金属层
603 介电材料
702、704 硅侧壁
800、1000、1104、1260、1316、1406、 p型金属氧化物半导体晶体管
1408
802、1002、1110、1205、1310 n井
904、1210、1212、1306、1314、CMM 复合金属材料
CMC 芯金属柱
DOI 深氧化物隔离层
GND 地端
n+silicon n+硅
n+SDSL、1262 n+掺杂硅漏极/源极层
p+SDSL、1253 p+掺杂硅漏极/源极层
PLDD p型轻掺杂漏极
OGL 氧化物保护层
STI-oxide STI-氧化层
VDD 供电电压
VIN 输入电压
VOUT 输出电压
10-70、202-220 步骤
具体实施方式
(1)n型金属氧化物半导体(n-type metal oxide semiconductor,NMOS)晶体管和p型金属氧化物半导体(p-type metal oxide semiconductor,PMOS)晶体管的结构
请参照图1，图1是本发明的第一实施例所公开的一种n型金属氧化物半导体晶体管100的横截面的示意图。如图1所示，n型金属氧化物半导体晶体管100包含一p型基板102，间隔层1061、1062，一通道区108，一栅极结构111，一第一导电区118，一第二导电区120，和一沟槽隔离层125(也就是一深浅沟槽隔离结构(deep shallow trench isolationstructure))，其中p型基板102可以是硅基板或III-V族基板，n型金属氧化物半导体晶体管100可以是三栅极晶体管(tri-gate transistor)，鳍式场效应晶体管(fin field-Effecttransistor,FinFET)，栅极全环场效应晶体管(Gate-All-Around FET,GAAFET)，鳍式晶体管(fin-structure transistor)，或其他型式的晶体管，以及p型基板102可以连接至一地端GND。另外，间隔层1061包含一第一氧化间隔层10612和一第一氮化间隔层10614，以及间隔层1062包含一第一氧化间隔层10622和一第一氮化间隔层10624。然而，间隔层1061、1062并不受限于包含上述双层结构，也就是说间隔层1061、1062可包含三层结构或其他多层结构。如图1所示，间隔层1061、1062覆盖栅极结构111的侧壁。
另外，如图1所示，通道区108是位在栅极结构111的栅极层110和一介电绝缘层112之下，其中通道区108包含n型轻掺杂漏极(lightly Doped drains,NLDD)1041、1042，n型轻掺杂漏极1041、1042是分别形成在间隔层1061、1062之下，以及n型轻掺杂漏极1041、1042是分别耦接或毗邻一第一半导体区(其可以是一第一n型重掺杂半导体区)1182和一第二半导体区(其可以是一第二n型重掺杂半导体区)1202。另外，n型轻掺杂漏极1041、1042的操作原理是本技术领域的技术人员所熟知，所以在此不再赘述。
另外，如图1所示，栅极结构111包含栅极层110和一氮化层114(也就是一氮化层帽(nitride cap))，栅极层110可以是一内含金属材料(也就是栅极层110可以是一金属栅极)或一多晶硅材料。氮化层114是形成在栅极层110之上，栅极层110是形成在介电绝缘层112之上，介电绝缘层112是形成在p型基板102的半导体表面116之上，以及介电绝缘层112可以是一高介电值(high-k)材料。
如图1所示，第一导电区118和第二导电区120是分别形成在一第一凹槽122和一第二凹槽124中，其中第一导电区118和第二导电区120具有一合并半导体接面和金属连接(merged semiconductor-junction and metal-connection(MSMC))结构。如图1所示，第一导电区118是电耦接通道区108的第一端以及包含第一半导体区1182和一第一内含金属区1186，其中第一半导体区1182是一n+掺杂硅漏极/源极层(n+doped silicon drain/sourcelayer(SDSL))，以及接触第一内含金属区1186。第一内含金属区1186包含一芯金属柱(coremetal column,CMC)，以及在本发明的一实施例中，第一内含金属区1186可包含一复合金属材料(composite metal material,CMM)，其中所述复合金属材料可包含一硅化物层(用于覆盖第一半导体区1182)，一氮化钛(TiN)缓冲层(用于覆盖所述硅化物层且提供所述硅化物层良好的界面)，和一钨层(用于填充第一凹槽122)。第一内含金属区1186可作为与第一半导体区1182连接的具有高导电欧姆接触(high-conductance ohmic contact)的主要连接路径以及也作为与n型金属氧化物半导体晶体管100的漏极/源极接触的主要金属接触区。
另外，一第一保护隔离层1184是形成在第一凹槽122中。第一保护隔离层1184可以是一氧化物保护层(oxide guard layer,OGL)，以及如图1所示，第一保护隔离层1184是与p型基板102相邻，在第一半导体区1182及/或第一内含金属区1186之下，以及位在第一凹槽122的一侧壁和一底部之上，其中在本发明的一实施例中，第一保护隔离层1184包含一水平保护隔离部11842和一垂直保护隔离部11844，水平保护隔离部11842另接触第一内含金属区1186的底部，以及垂直保护隔离部11844另接触第一内含金属区1186的一侧壁和第一半导体区1182的底部。另外，如图1所示，因为第一保护隔离层1184包含水平保护隔离部11842和垂直保护隔离部11844，所以第一保护隔离层1184可以防止第一内含金属区1186直接接触p型基板102，也就是说第一保护隔离层1184可降低从第一内含金属区1186至p型基板102的漏电流。
另外，如图1所示，第二导电区120是电耦接通道区108的第二端以及包含第二半导体区1202和一第二内含金属区1206。另外，一第二保护隔离层1204是形成在第二凹槽124中。另外，第二半导体区1202，第二保护隔离层1204，以及第二内含金属区1206的操作原理可参照第一半导体区1182，第一保护隔离层1184，以及第一内含金属区1186的操作原理，所以在此不再赘述。
请参照图2A-2F、3-6。图2A是本发明的第二实施例所公开的一种n型金属氧化物半导体晶体管的制造方法的流程图，步骤说明如下：
步骤10：开始；
步骤20：基于所述p型基板，定义n型金属氧化物半导体晶体管100的主动区和沟槽结构；
步骤30：在所述p型基板的半导体表面上形成所述栅极结构，以及在所述半导体表面下形成深浅沟槽隔离结构；
步骤40：形成覆盖所述栅极结构的间隔层，以及在所述半导体表面下形成所述n型轻掺杂漏极和所述凹槽；
步骤50：在所述凹槽中形成所述保护隔离层和金属层，然后裸露所述凹槽内的硅侧壁；
步骤60：从所述硅侧壁横向生长半导体区并在所述凹槽内形成所述复合金属材料以电耦合所述横向生长的半导体区从而完成所述合并半导体接面和金属连接结构；
步骤70：结束。
请参照图2B、3，步骤20可包含下列步骤：
步骤202：形成一衬垫氧化层302和沉积一衬垫氮化层304；
步骤204：定义n型金属氧化物半导体晶体管100的主动区，以及移除对应半导体表面116在主动区图案之外的硅材料以创造出沟槽306、308。
请参照图2C、3-4，步骤30可包含下列步骤：
步骤206：在沟槽306、308中沉积一氧化层1252，以及回蚀氧化层1252以在半导体表面116下形成所述浅沟槽隔离(shallow trench isolation,STI)结构；
步骤207：移除衬垫氧化层302和衬垫氮化层304，以及在半导体表面116上形成介电绝缘层112；
步骤208：沉积一栅极层110和一氮化层114以形成栅极结构111，然后形成所述深浅沟槽隔离结构(也就是沟槽隔离层125)。
请参照图2D、5图，步骤40可包含下列步骤：
步骤210：沉积一第一氧化间隔层(第一氧化间隔层10612和第一氧化间隔层10622)，在p型基板102中形成n型轻掺杂漏极1041、1042，以及沉积一第一氮化间隔层(第一氮化间隔层10614和第一氮化间隔层10624)；
步骤212：间隔层1061、1062和所述深浅沟槽隔离结构(沟槽隔离层125)作为一光罩以形成第一凹槽122和第二凹槽124。如有必要，可分别在第一凹槽122和第二凹槽124的底部上形成p+区502、504。
请参照图2E、6图，步骤50可包含下列步骤：
步骤214：分别在第一凹槽122和第二凹槽124中长出第二氧化层以形成第一保护隔离层1184和第二保护隔离层1204；
步骤216：分别在第一凹槽122和第二凹槽124中沉积一金属层602，然后蚀刻金属层602，以及移除第一保护隔离层1184和第二保护隔离层1204在金属层602之上的部分以裸露硅侧壁702、704。
请参照图2F、7图，步骤60可包含下列步骤：
步骤218：分别从硅侧壁702、704上横向生长第一半导体区1182和第二半导体区1202；
步骤220：移除金属层602。在第一凹槽122和第二凹槽124中沉积所述复合金属材料(CMM)。在本发明的一实施例中，所述复合金属材料可包含覆盖第一半导体区1182/第二半导体区1202的硅化物层，提供所述硅化物层良好的界面的氮化钛(TiN)缓冲层，和填充第一凹槽122/第二凹槽124的钨层。
上述n型金属氧化物半导体晶体管100的制造方法的步骤详细说明如下。从p型硅晶圆(也就是p型基板102)开始。在步骤202中，如图3(a)所示，衬垫氧化层302是形成在半导体表面116之上，然后在衬垫氧化层302上沉积衬垫氮化层304。
在步骤204中，可通过一光刻掩膜技术(photolithographic masking technique)和所述主动区图案定义n型金属氧化物半导体晶体管100的主动区，其中所述主动区图案之外的半导体表面116将因此而裸露。因为所述主动区图案之外的半导体表面116被裸露，所以可通过一各向异性蚀刻技术(anisotropic etching technique)移除对应半导体表面116在所述主动区图案之外的硅材料以创造出沟槽306、308。
在步骤206中，首先沉积氧化层1252以填满沟槽306、308，然后回蚀氧化层1252以使氧化层1252在半导体表面116下。另外，图3(b)是对应图3(a)的上视图。如图4所示，在步骤207中，在所述主动区图案之上的衬垫氧化层302和衬垫氮化层304被移除。然后介电绝缘层112是形成在半导体表面116上。
在步骤208中，如图4所示，栅极层110被沉积在介电绝缘层112之上，以及氮化层114(具有良好设计的厚度)被沉积在栅极层110之上。然后利用所述光刻掩膜技术和对应栅极结构111的图案以定义栅极结构111，利用所述各向异性蚀刻技术蚀刻在对应栅极结构111的图案之外的栅极层110和氮化层114，以及移除对应栅极结构111的图案的光阻，其中在本发明的一实施例中，因为栅极层110可以是一内含金属材料，所以栅极层110可传送金属绝缘体到基板所需的功函数(work-function)以实现n型金属氧化物半导体晶体管100的适合的临界电压。另外，因为氧化层1252是形成在半导体表面116下，所以本实施例可形成三栅极晶体管(tri-gate transistor)或鳍式场效应晶体管(fin field-Effecttransistor,FinFET)。当然本发明也可应用至其他晶体管结构，例如平面晶体管。然后沉积具有足够厚度的一氧化层1254以填补沟槽306、308上的空缺，以及使用一化学和机械抛光(chemical and mechanical polishing，CMP)技术及/或一回蚀技术(etch backtechnique)以平坦化氧化层1254使氧化层1254的顶部与半导体表面116的顶部(或介电绝缘层112的顶部)对齐，其中氧化层1252和氧化层1254形成沟槽隔离层125，且沟槽隔离层125也称为所述深浅沟槽隔离结构(deep shallow trench isolation structure)或深氧化物隔离层(deep oxide isolation,DOI)。
在步骤210中，如图5所示，沉积和蚀刻所述第一氧化间隔层以形成间隔层1061的第一氧化间隔层10612和间隔层1062的第一氧化间隔层10622，其中第一氧化间隔层10612和第一氧化间隔层10622覆盖栅极结构111的侧壁。然后在p型基板102中形成轻掺杂区以及对所述轻掺杂区执行快速热退火(rapid thermal annealing,RTA)以生成n型轻掺杂漏极1041、1042。沉积和蚀刻所述第一氮化间隔层(第一氮化间隔层10614和第一氮化间隔层10624)以形成间隔层1061的第一氮化间隔层10614和间隔层1062的第一氮化间隔层10624，其中第一氮化间隔层10614和第一氮化间隔层10624分别覆盖第一氧化间隔层10612和第一氧化间隔层10622。
在步骤212中，如图5所示，间隔层1061、1062和所述深浅沟槽隔离结构(沟槽隔离层125)可作为一光罩，其中没有被所述光罩覆盖的介电绝缘层112可被移除以露出半导体表面116且据以定义第一导电区118第二导电区120。然后可通过所述各向异性蚀刻技术从半导体表面116向下蚀刻与第一导电区域118和第二导电区域120的定义区域相对应的硅材料以形成第一凹槽122和第二凹槽124。另外，在本发明的另一实施例中，出于欧姆接触的目的，可以使用离子布植以分别在第一凹槽122和第二凹槽124的底部上形成p+区502、504。
在步骤214中，如图6A所示，分别在第一凹槽122和第二凹槽124中长出所述第二氧化层以形成第一保护隔离层1184和第二保护隔离层1204。在步骤216中，分别在第一凹槽122和第二凹槽124中沉积金属层602(例如第一钨层)。另外，利用所述各向异性蚀刻技术将第一凹槽122和第二凹槽124内的金属层602向下蚀刻至良好设计的高度以使金属层602的顶部低于半导体表面116。然后如图6B所示，金属层602的高度可作为一遮挡层以使第一保护隔离层1184和第二保护隔离层1204在金属层602上的裸露区被移除，如此可裸露第一凹槽122中的硅侧壁702以及第二凹槽124中的硅侧壁704。
因为蚀刻后的金属层602可作为所述遮挡层以露出硅侧壁702和硅侧壁704，所以在上述步骤中，蚀刻后的金属层602可被如图6C所示的介电材料(例如氮化物)603取代，其中介电材料603可被视为在第一保护隔离层1184和第二保护隔离层1204之上的另一隔离层。
在步骤218中，如图7A所示，以第一凹槽122中的硅侧壁702以及第二凹槽124中的硅侧壁704作为种子材料(seeding material，其中硅侧壁702和硅侧壁704是在半导体表面116之下)，利用一选择性外延生长(selective epitaxy growth technique,SEG)技术(或一原子层沉积生长技术(atomic layer deposition(ALD)growth technique))分别从硅侧壁702和硅侧壁704横向生长n+原位掺杂(n+in-situ doping)的第一半导体区1182和n+原位掺杂的第二半导体区1202。如此第一半导体区1182和p型基板102之间以及第二半导体区1202和p型基板102之间都存在n+半导体接面(n+semiconductor junction)。另外，用于生长第一半导体区1182(或第二半导体区1202)的半导体工艺类似于通过所述原子层沉积生长技术技术及/或所述选择性外延生长形成源极(或漏极)的方式，除了生长的种子材料是来自所述深浅沟槽隔离结构包围的底部所露出的硅表面。
因为本发明基于n型金属氧化物半导体晶体管100的p型基板102(或p型金属氧化物半导体晶体管的n型基板)的硅侧壁横向生长硅电极(也就是第一半导体区1182和第二半导体区1202)，所以所有在三栅极晶体管(tri-gate transistor)，鳍式场效应晶体管(finfield-Effect transistor,FinFET)，栅极全环场效应晶体管(Gate-All-Around FET，GAAFET)，鳍式晶体管(fin-structure transistor)，或其他型式的晶体管中用于生长漏极和源极的技术都可用于本发明，例如任何可增加晶体管中载子迁移率(mobility)和载子速度的应变相关材料或工艺，以及之后在晶体管的电极(漏极和源极)的顶部形成硅化物层以使电极的顶部为具有欧姆接触的良好接口等等。
在步骤220中，如图7A所示，移除在第一凹槽122和第二凹槽124中的金属层602(但在图6C中，介电材料603可能不必被移除且可作为第一保护隔离层1184和第二保护隔离层1204的部分)。然后，在第一凹槽122和第二凹槽124中沉积所述复合金属材料，例如在本发明的一实施例中，所述复合金属材料可包含所述硅化物层(用于覆盖第一半导体区1182和第二半导体区1202)，所述氮化钛缓冲层(用于覆盖所述硅化物层且提供所述硅化物层良好的界面)，和所述钨层(也就是第二钨层，用于填充第一凹槽122和第二凹槽124)。沉积所述氮化钛缓冲层至第一凹槽122和第二凹槽124中以分别提供在第一半导体区1182和第二半导体区1202的侧壁上的硅化物层良好的界面，以及随后将所述第二钨层沉积到第一凹槽122和第二凹槽124中。所述复合金属材料可包含在第一内含金属区1186和第二内含金属区1206，其中所述氮化钛缓冲层接触所述硅化物层和所述芯金属柱。另外，所述复合金属材料不仅填充在第一凹槽122和第二凹槽124中，也填充在第一凹槽122和第二凹槽124之上的所有空缺。另外，所述各向异性蚀刻技术可用来移除一些多余的复合金属材料直到所述复合金属材料的高度和半导体表面116的顶部平齐。
如图7A和图3(b)所示，第一内含金属区1186的一侧壁接触第一半导体区1182，以及第一内含金属区1186的其余三个侧壁被所述深浅沟槽隔离结构/第一保护隔离层1184隔离；第一内含金属区1186的底部也被第一保护隔离层1184隔离。同样地，第二内含金属区1206的一侧壁接触第二半导体区1202，以及第二内含金属区1206的其余三个侧壁被所述深浅沟槽隔离结构/第二保护隔离层1204隔离；第二内含金属区1206的底部也被第二保护隔离层1204隔离。另外，以第一内含金属区1186和第一保护隔离层1184为例，如图7A所示，第一保护隔离层1184包含水平保护隔离部11842和垂直保护隔离部11844，其中垂直保护隔离部11844接触第一内含金属区1186的所述侧壁和第一半导体区1182的底部，以及水平保护隔离部11842接触第一内含金属区1186的底部。因此，第一保护隔离层1184可防止第一内含金属区1186直接接触p型基板102。另外，如图7A所示，因为所述深浅沟槽隔离结构的顶部可达到半导体表面116的顶部或介电绝缘层112的顶部，所以所述深浅沟槽隔离结构可将n型金属氧化物半导体晶体管100与相邻的晶体管分开。
另外，以第一内含金属区1186，第一半导体区1182，以及N型轻掺杂漏极1041为例，如图7A所示，第一半导体区1182与N型轻掺杂漏极1041接触的垂直长度可作为对应n型金属氧化物半导体晶体管100的理想要求参数的设计取舍而调整，例如栅极层110的宽度，以及目标容许泄漏电流幅度(包含漏极引入势垒降低(Drain-induced barrier lowering,DIBL)，恶化的短通道效应(deteriorated short-channel effect)所引起的漏极至源极次通道传导电流(drain-to-source sub-channel conduction current)，以及汲(源)极/基板接面漏电流(drain(source)/substrate junction leakages))等等。第一内含金属区1186的顶部可被设计成具有一金属着陆衬垫(metal landing pad,MLP)功能，其中所述金属着陆衬垫功能可用以接收具有相当小的窗口的边界边缘的第一金属层(metal-1)互连的信号至第一半导体区1182，所以所述金属着陆衬垫功能将可允许在所述第一金属层互连和第一半导体区1182的连接上更严格的设计规则。
请参照图7B，图7B是图7A完成所述选择性外延生长技术和所述复合金属材料后的上视图的示意图。如图7B所示，第一半导体区1182(也就是横向生长的n+硅)和第一内含金属区1186(也就是所述复合金属材料)是形成在第一凹槽122(未绘示于图7B)内，第二半导体区1202(也就是所述横向生长的n+硅)和第二内含金属区1206(也就是所述复合金属材料)是形成在第二凹槽124(未绘示于图7B)内，以及所述横向生长的n+硅和所述复合金属材料是被所述深浅沟槽隔离结构(也就是氧化层1252和氧化层1254)围绕。
上述步骤可在12纳米(或更低)的半导体工艺中执行以生产鳍式晶体管(fin-structure transistor)。例如，图7C是本发明的另一实施例所公开的n型金属氧化物半导体晶体管的上视图的示意图，其中如图7C所示，一栅极结构覆盖多个手指状结构，以及所述多个手指状结构中的每一手指状结构的宽度是12纳米(或更低)。所述多个手指状结构中的左右两边的每一手指状结构仍被所述深浅沟槽隔离结构围绕，以及左右两边的每一手指状结构包含形成在矩形凹槽中的横向生长的n+硅和复合金属材料，其中所述矩形凹槽的底部被作为保护隔离的氧化物(或热氧化物)覆盖，以及所述矩形凹槽的三个侧壁也被所述深浅沟槽隔离结构覆盖。
另外，图7D是本发明的另一实施例所公开的n型金属氧化物半导体晶体管的上视图的示意图。如图7D所示，和图7C同样地，一栅极结构跨越或覆盖多个手指状结构(但所述多个手指状结构是连接在一起)，以及所述多个手指状结构中的左右两边的每一手指状结构包含形成在一梳状凹槽(comb-shape concave，未绘示于图7D)中的横向生长的n+硅和复合金属材料。然而，当所述复合金属材料形成在所述梳状凹槽中时，左边手指状结构(或右边手指状结构)是被复合金属材料连接在一起。所述梳状凹槽的底部被作为保护隔离的氧化物覆盖，以及所述梳状凹槽的所有侧壁(除了用于横向生长n+硅的侧壁)都被所述深浅沟槽隔离结构覆盖。
同样地，上述工艺步骤也可应用于制造一p型金属氧化物半导体晶体管800(如图8所示)，其中如图7A所示的n型金属氧化物半导体晶体管100中的n+掺杂种类(例如n+掺杂硅漏极/源极层(n+SDSL))/n-掺杂种类(例如n型轻掺杂漏极(NLDD))分别被p型金属氧化物半导体晶体管800中的p+掺杂种类(例如p+掺杂硅漏极/源极层(p+SDSL))/p-掺杂种类(例如p型轻掺杂漏极(p-type lightly Doped drains,PLDD))取代，n型金属氧化物半导体晶体管100的p型基板102被p型金属氧化物半导体晶体管800的一n井802取代，以及连接n型金属氧化物半导体晶体管100的p型基板102的地端GND被连接n井802的一供电电压VDD取代。
(2)在互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)反相器中具有各自基板的n型金属氧化物半导体(n-type metal oxidesemiconductor,NMOS)晶体管和p型金属氧化物半导体(p-type metal oxidesemiconductor,PMOS)晶体管的新结构
本发明公开了用于所述n型金属氧化物半导体晶体管和所述p型金属氧化物半导体晶体管的新结构，其中所述n型金属氧化物半导体晶体管和所述p型金属氧化物半导体晶体管具有有效地将其源极与它们各自的基板连接的新方法，使得所述互补金属氧化物半导体反相器在性能、面积、功率、抗噪声、散热性、互连导线的复杂性、功率稳定性、良率、可靠性以及品质等方面都具有显着改进和加强。
请参照图9，图9是本发明的第三实施例所公开的一种应用在互补金属氧化物半导体反相器的n型金属氧化物半导体晶体管900的结构的示意图。如图9所示，n型金属氧化物半导体晶体管900和n型金属氧化物半导体晶体管100的差异在于邻近一复合金属材料(或一芯金属柱)904(可参照n型金属氧化物半导体晶体管100的第一内含金属区1186)的一第一保护隔离层902仅包含一垂直保护隔离部但没有一水平保护隔离部。所述垂直保护隔离部接触第一半导体区1182(也就是图9所示的n+SDSL)的底部和复合金属材料904的一侧壁，以及复合金属材料904直接接触p型基板102。因为n型金属氧化物半导体晶体管900的复合金属材料904和p型基板102都连接至地端GND(0V电平)，所以复合金属材料904并没有第一保护隔离层902的电平障，从而使得复合金属材料904是直接电接触接地的p型基板102(其中地端GND不是由连接到一些外部0V电源的金属衬垫供电，就是直接由p型基板102供电(p型基板102通过p型基板102的金属背面接触直接接地到一些接地参考平面))。复合金属材料904可以实现与现有技术所公开的源极结构相反的与p型基板102直接欧姆接触，其中现有技术所公开的源极结构必须使顶部的金属接触开放的源极扩散区域，然后在硅表面上形成第一金属层互连。因此，比起现有技术公开的n型金属氧化物半导体晶体管的源极所需要大得多的面积，n型金属氧化物半导体晶体管900的面积可被显着地减少。也就是说本发明在互补金属氧化物半导体电路(例如反相器)的设计上有重大进步。另外，因为复合金属材料(或芯金属柱)904和p型基板102可创造出一个用于从p型基板102的宽而稳定的基板平面提供地端GND电平的直接路径，所以这意味着所述直接路径具有非常低的阻抗，导致噪声(例如在现有技术公开的较差接地参考电压设计中所意外承接的过冲(overshoot)或下冲(undershoot)信号噪声，以及基板操作所引起的非常大的噪声)显着地降低。
n型金属氧化物半导体晶体管900的工艺和n型金属氧化物半导体晶体管100的工艺之间的差异详述如下：如图6A所示，在第一凹槽122和第二凹槽124中长出所述第二氧化层后，利用所述光刻掩膜技术仅保护第二凹槽124中的第二氧化层但曝露出第一凹槽122中的第二氧化层；利用所述各向异性蚀刻技术移除第一凹槽122中的第二氧化层的一水平保护隔离部但保留第一凹槽122中的第二氧化层的一垂直保护隔离部(其中所述垂直保护隔离部面对第一凹槽122的一侧壁)。另外，n型金属氧化物半导体晶体管900的其余工艺步骤都可参照n型金属氧化物半导体晶体管100的相关工艺步骤，所以在此不再赘述。
同样地，上述n型金属氧化物半导体晶体管900的工艺步骤也可应用于制造一p型金属氧化物半导体晶体管1000(如图10所示)，其中n型金属氧化物半导体晶体管900的n+/n-掺杂种类(例如n+掺杂硅漏极/源极层(n+SDSL)，n型轻掺杂漏极(NLDD))被p型金属氧化物半导体晶体管1000的p+/p-掺杂种类(例如p+掺杂硅漏极/源极层(p+SDSL)，p型轻掺杂漏极(PLDD))取代，n型金属氧化物半导体晶体管900的p型基板102被p型金属氧化物半导体晶体管1000的一n井1002取代，以及连接n型金属氧化物半导体晶体管900的p型基板102的地端GND被连接n井1002的一供电电压VDD(例如在7纳米(nm)互补金属氧化物半导体技术中的0.6V)取代。因此，如图10所示，因为p型金属氧化物半导体晶体管1000的源极和n井1002直接连接到供电电压VDD，所以p型金属氧化物半导体晶体管1000的源极(可参照n型金属氧化物半导体晶体管900的第一导电区118或所述复合金属材料(CMM))可直接电耦接n井1002，其中n井1002具有其本身的电平，且n井1002的电平不是由连接到一些外部0.6V电源的金属衬垫供电，就是直接由连接0.6V稳压器的n井1002直接供电。
(3)用于互补金属氧化物半导体反相器中n型金属氧化物半导体晶体管和p型金属氧化物半导体晶体管的新漏极和相关的基板/井的结构
请参照图11，图11是本发明的第四实施例所公开的一种互补金属氧化物半导体反相器1100的横截面的示意图，其中互补金属氧化物半导体反相器1100包含一n型金属氧化物半导体晶体管1102和一p型金属氧化物半导体晶体管1104，n型金属氧化物半导体晶体管1102的结构可参照图9所示的n型金属氧化物半导体晶体管900，以及p型金属氧化物半导体晶体管1104的结构可参照图10所示的p型金属氧化物半导体晶体管1000。如图11所示，n型金属氧化物半导体晶体管1102的一第一导电区是形成在一第一凹槽1150中，n型金属氧化物半导体晶体管1102的一第二导电区是形成在第二凹槽1160中，p型金属氧化物半导体晶体管1104的一第三导电区是形成在第一凹槽1150中，以及p型金属氧化物半导体晶体管1104的一第四导电区是形成在一第三凹槽1170中，其中包含在n型金属氧化物半导体晶体管1102的第一导电区内的一第一内含金属区电耦接一第一n型重掺杂半导体区1152(n+SDSL)以及也电耦接一第三p型重掺杂半导体区1154(p+SDSL)。另外，第一n型重掺杂半导体区1152包含在n型金属氧化物半导体晶体管1102的第一导电区，以及第三p型重掺杂半导体区1154包含在p型金属氧化物半导体晶体管1104的第三导电区。
另外，如图11所示，一第一保护隔离层1180是形成在第一凹槽1150中，其中第一保护隔离层1180接触第一n型重掺杂半导体区1152的底部，接触第三p型重掺杂半导体区1154的底部，以及接触n型金属氧化物半导体晶体管1102的第一导电区内的第一内含金属区的底部和一侧壁。
另外，如图11所示，一第二保护隔离层1162是形成在第二凹槽1160，中，其中第二保护隔离层1162接触包含在n型金属氧化物半导体晶体管1102的第二导电区内的一第二内含金属区(或复合金属材料)的一侧壁，以及另接触包含在n型金属氧化物半导体晶体管1102的第二导电区内的一第二n型重掺杂半导体区1164(n+SDSL)的底部，其中第二n型重掺杂半导体区1164毗邻一p井1108。
另外，如图11所示，一第三保护隔离层1172是形成在第三凹槽1170中，其中第三保护隔离层1172接触包含在p型金属氧化物半导体晶体管1104的第四导电区内的一第四内含金属区(或复合金属材料)的一侧壁，以及另接触包含在p型金属氧化物半导体晶体管1104的第四导电区内的一第四p型重掺杂半导体区1174(p+SDSL)的底部，其中第四p型重掺杂半导体区1174毗邻一n井1110。
另外，如图11所示，n型金属氧化物半导体晶体管1102的一栅极层11022和p型金属氧化物半导体晶体管1104的一栅极层11042接收一输入电压VIN，n型金属氧化物半导体晶体管1102的一漏极(n型金属氧化物半导体晶体管1102的第一导电区)和p型金属氧化物半导体晶体管1104的一漏极(p型金属氧化物半导体晶体管1104的第三导电区)被合并在一起作为一中央连接器1106以输出一输出电压VOUT，其中中央连接器1106被设计在两相对侧壁之间，所述两相对侧壁中的一侧壁具有在p型金属氧化物半导体晶体管1104的漏极的边缘上的一p+/n井半导体接面(p+silicon drain layer(SDL))，所述两相对侧壁中的另一侧壁则具有在n型金属氧化物半导体晶体管1102的漏极的边缘上的一n+/p井半导体接面(n+SDL)，以及中央连接器1106通过第一保护隔离层1180与对应n型金属氧化物半导体晶体管1102的p井1108和对应p型金属氧化物半导体晶体管1104的n井1110隔离。
另外，如图11所示，包含在p型金属氧化物半导体晶体管1104的第四导电区内的第四内含金属区通过n井1110电耦接供电电压VDD，以及包含在n型金属氧化物半导体晶体管1102的第二导电区内的第二内含金属区通过p井1108电耦接地端GND。
因此，n井1110和p井1108之间需要保留的距离可以缩小到甚至直接毗邻，导致闩锁发生的可能性大大降低。因为一金属接触是聚集在一共有的芯金属柱(也就是中央连接器1106)或所述复合金属材料上，所以p型金属氧化物半导体晶体管1104的漏极和n型金属氧化物半导体晶体管1102的漏极之间的互连是同时建立，也许应所述说是“同步”。另外，所述共有的芯金属柱通过使用在p型基板102内创建的三维空间桥接n型金属氧化物半导体晶体管1102的漏极与p型金属氧化物半导体晶体管1104的漏极的一种结构可以在半导体表面116下形成非常紧凑的连接。如此大大简化了所述第一金属层(metal-1)互连的形成，其中所述第一金属层互连可以直接接触所述共有的芯金属柱(像金属着陆衬垫(MLP))的顶部的窗口，从而在中央连接器1106中同步并同时连接两个用于互补金属氧化物半导体反相器1100的n型金属氧化物半导体晶体管1102和p型金属氧化物半导体晶体管1104。
请参照图12，图12是本发明的另一实施例所公开的一种互补金属氧化物半导体反相器1200的横截面的示意图，其中互补金属氧化物半导体反相器1100和互补金属氧化物半导体反相器1200的差异可如图12所示，以及图12显示了如何将地端GND连接到一p井1203的一种可能的布局(例如通过一p+掺杂硅漏极/源极层(p+SDSL)1253(一第六p型重掺杂半导体区)或一复合金属材料1210)，以及如何将供电电压VDD连接到一n井1205(例如通过一n+掺杂硅漏极/源极层(n+SDSL)1262(一第五n型重掺杂半导体区)或一复合金属材料1212。另外，互补金属氧化物半导体反相器1200和互补金属氧化物半导体反相器1100之间的另一差异在于互补金属氧化物半导体反相器1200包含冗余栅极结构1207、1208，其中因为一n型金属氧化物半导体晶体管1250的复合金属材料1210可形成在n型金属氧化物半导体晶体管1250的冗余栅极结构1207和一栅极结构1214之间，所以冗余栅极结构1207可使n型金属氧化物半导体晶体管1250的复合金属材料1210(或芯金属柱)的高度大于n型金属氧化物半导体晶体管1102的复合金属材料(或芯金属柱)的高度。另外，冗余栅极结构1208可使p型金属氧化物半导体晶体管1260的复合金属材料1212的高度大于p型金属氧化物半导体晶体管1104的复合金属材料(或芯金属柱)的高度。
请参照图13，图13是本发明的另一实施例所公开的一种互补金属氧化物半导体反相器1300的横截面的示意图。如图13所示，图13是描述如何通过一p+半导体区1304将地端GND连接至一p井1302的一种可能的布局方式(其中p+半导体区1304是位在半导体表面116之下且通过一深浅沟槽隔离结构1305(也就是STI-氧化层)与一n型金属氧化物半导体晶体管1308的复合金属材料(或芯金属柱)1306隔离)，以及描述如何通过一n+半导体区1312将供电电压VDD连接至一n井1310(其中n+半导体区1312是位在半导体表面116之下且通过一深浅沟槽隔离结构1315与一p型金属氧化物半导体晶体管1316的复合金属材料(或芯金属柱)1314隔离)。
请参照图14A、14B，图14A、14B是说明在不同电路组态中连接晶体管的两种可能的方式的示意图，其中图14A是说明一n型金属氧化物半导体晶体管1402和另一n型金属氧化物半导体晶体管1404之间的连接，以及图14B是说明一p型金属氧化物半导体晶体管1406和另一p型金属氧化物半导体晶体管1408之间的连接。
综上所述，因为本发明所公开的n型金属氧化物半导体晶体管和p型金属氧化物半导体晶体管都包含所述合并半导体接面和金属连接(MSMC)结构，所以相较于现有技术，本发明可降低由所述n型金属氧化物半导体晶体管和所述p型金属氧化物半导体晶体管组成的互补金属氧化物半导体电路所构成的新电路架构中的多层互连的复杂性，增强所述互补金属氧化物半导体电路的速度性能，降低所述互补金属氧化物半导体电路的功率和面积，在所述互补金属氧化物半导体电路中创建更多更好的散热的路径，以及提高所述互补金属氧化物半导体电路对有关所述互补金属氧化物半导体电路在操作时所产生的噪声的免疫力。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (30)

1.一种晶体管结构，其特征在于包含：
一半导体基板，具有一半导体表面；
一栅极结构；
一通道区，包含一第一端和一第二端；及
一第一导电区，电耦接所述通道区的第一端，以及所述第一导电区包含在所述半导体表面下的一第一内含金属区。
2.如权利要求1所述的晶体管结构，其特征在于所述第一导电区另包含在所述半导体表面下的一第一半导体区，以及所述第一半导体区接触所述第一内含金属区。
3.如权利要求2所述的晶体管结构，其特征在于所述第一内含金属区包含一金属柱。
4.如权利要求3所述的晶体管结构，其特征在于所述第一内含金属区另包含：
一硅化物层，毗邻所述第一半导体区；及
一缓冲层，其中所述缓冲层接触所述硅化物层和所述金属柱。
5.如权利要求2所述的晶体管结构，其特征在于另包含：
一保护隔离层，其中所述保护隔离层接触所述第一内含金属区，且防止所述第一内含金属区接触所述半导体基板。
6.如权利要求2所述的晶体管结构，其特征在于所述保护隔离层接触所述第一内含金属区的底部。
7.如权利要求6所述的晶体管结构，其特征在于另包含：
一沟槽隔离层，位于所述半导体表面下，其中所述沟槽隔离层覆盖所述第一内含金属区的多个侧壁。
8.如权利要求2所述的晶体管结构，其特征在于另包含：
一第二导电区，电耦接所述通道区的第二端，其中所述第二导电区包含：
一第二内含金属区，位于所述半导体表面下；及
一第二半导体区，位于所述半导体表面下，以及所述第二半导体区接触所述第二内含金属区。
9.如权利要求8所述的晶体管结构，其特征在于另包含：
一保护隔离层，接触所述第二内含金属区，其中所述保护隔离层防止所述第二内含金属区接触所述半导体基板。
10.如权利要求9所述的晶体管结构，其特征在于所述保护隔离层包含：
一水平保护隔离部，接触所述第二内含金属区的底部；及
一垂直保护隔离部，接触所述第二内含金属区的一侧壁。
11.如权利要求10所述的晶体管结构，其特征在于所述垂直保护隔离部另接触所述第二半导体区的底部。
12.如权利要求8所述的晶体管结构，其特征在于所述第二内含金属区接触所述半导体基板。
13.如权利要求2所述的晶体管结构，其特征在于所述第一半导体区是一第一n型重掺杂半导体区。
14.如权利要求13所述的晶体管结构，其特征在于另包含：
一间隔层，覆盖所述栅极结构的一侧壁，其中所述通道区包含在所述间隔层下的一第一n型轻掺杂区，以及所述第一n型轻掺杂区毗邻所述第一n型重掺杂半导体区。
15.如权利要求2所述的晶体管结构，其特征在于所述第一半导体区是一第一p型重掺杂半导体区。
16.如权利要求15所述的晶体管结构，其特征在于另包含：
一间隔层，覆盖所述栅极结构的一侧壁，其中所述通道区包含在所述间隔层下的一第一p型轻掺杂区，以及所述第一p型轻掺杂区毗邻所述第一p型重掺杂半导体区。
17.一种晶体管结构，其特征在于包含：
一半导体基板，具有一半导体表面；
一第一凹槽和一第二凹槽，其中所述第一凹槽和所述第二凹槽位于所述半导体基板中；
一栅极结构；
一通道区，包含一第一端和一第二端；
一第一导电区，耦接所述通道区的第一端，其中所述第一导电区包含在所述第一凹槽中的一第一内含金属区和在所述第一凹槽中的一第一重掺杂半导体区；及
一第二导电区，耦接所述通道区的第二端，其中所述第二导电区包含在所述第二凹槽中的一第二内含金属区和在所述第二凹槽中的一第二重掺杂半导体区。
18.如权利要求17所述的晶体管结构，其特征在于另包含：
一第一保护隔离层，接触所述第一内含金属区的底部，其中所述第一保护隔离层防止所述第一内含金属区接触所述半导体基板；及
一第二保护隔离层，接触所述第二内含金属区的底部，其中所述第二保护隔离层防止所述第二内含金属区接触所述半导体基板。
19.如权利要求17所述的晶体管结构，其特征在于另包含：
一第一保护隔离层，接触所述第一内含金属区的底部，其中所述第一保护隔离层防止所述第一内含金属区接触所述半导体基板；
其中所述第二内含金属区接触所述半导体基板。
20.一组用以形成反相器的晶体管，其特征在于包含：
一半导体基板，具有一半导体表面；
一第一凹槽，一第二凹槽，和一第三凹槽，其中所述第一凹槽的表面，
所述第二凹槽的表面，以及所述第三凹槽的表面是在所述半导体表面下；
一n型金属氧化物半导体晶体管，包含：
一栅极结构；
一第一导电区，其中所述第一导电区包含在所述第一凹槽中的一第一内含金属区和在所述第一凹槽中的一第一n型重掺杂半导体区；及
一第二导电区，其中所述第二导电区包含在所述第二凹槽中的一第二内含金属区和在所述第二凹槽中的一第二n型重掺杂半导体区；及
一p型金属氧化物半导体晶体管，包含：
一栅极结构；
一第三导电区，其中所述第三导电区包含在所述第一凹槽中的一第三p型重掺杂半导体区；及
一第四导电区，其中所述第四导电区包含在所述第三凹槽中的一第四内含金属区和在所述第三凹槽中的一第四p型重掺杂半导体区；
其中所述第一内含金属区电耦接所述第一n型重掺杂半导体区和所述第三p型重掺杂半导体区。
21.如权利要求20所述的所述组晶体管，其特征在于另包含：
一第一保护隔离层，位于所述第一凹槽中，其中所述第一保护隔离层接触所述第一n型重掺杂半导体区的底部以及所述第三p型重掺杂半导体区的底部；
其中所述第一保护隔离层接触所述第一内含金属区的底部以及所述第一内含金属区的一侧壁。
22.如权利要求20所述的所述组晶体管，其特征在于另包含：
一第二保护隔离层，位于所述第二凹槽中，其中所述第二保护隔离层接触所述第二内含金属区的一侧壁，以及另接触所述第二n型重掺杂半导体区的底部；及
一第三保护隔离层，位于所述第三凹槽中，其中所述第三保护隔离层接触所述第四内含金属区的一侧壁，以及另接触所述第四p型重掺杂半导体区的底部；
其中所述半导体基板包含一p井和一n井，所述第二n型重掺杂半导体区毗邻所述p井，以及所述第四p型重掺杂半导体区毗邻所述n井。
23.如权利要求20所述的所述组晶体管，其特征在于所述半导体基板包含一p井和一n井，所述第四内含金属区通过所述n井电耦接一高压电源，以及所述第二内含金属区通过所述p井电耦接一低压电源。
24.如权利要求20所述的所述组晶体管，其特征在于另包含：
一第五n型重掺杂半导体区，位于所述第三凹槽中以及接触所述第四内含金属区；及
一第六p型重掺杂半导体区，位于所述第二凹槽中以及接触所述第二内含金属区；
其中一高压电源接触所述第五n型重掺杂半导体区，以及一低压电源接触所述第六p型重掺杂半导体区。
25.一组晶体管，其特征在于包含：
一半导体基板，具有一半导体表面；
一第一凹槽，一第二凹槽，和一第三凹槽，其中所述第一凹槽的表面，
所述第二凹槽的表面，以及所述第三凹槽的表面是在所述半导体表面下；
一第一晶体管，包含：
一栅极结构；
一第一导电区，其中所述第一导电区包含在所述第一凹槽中的一第一内含金属区和在所述第一凹槽中的一第一重掺杂半导体区；及
一第二导电区，其中所述第二导电区包含在所述第二凹槽中的一第二内含金属区和在所述第二凹槽中的一第二重掺杂半导体区；及
一第二晶体管，包含：
一栅极结构；
一第三导电区，其中所述第三导电区包含在所述第一凹槽中的一第三重掺杂半导体区；及
一第四导电区，其中所述第四导电区包含在所述第三凹槽中的一第四内含金属区和在所述第三凹槽中的一第四重掺杂半导体区；及
其中所述第一内含金属区电耦接所述第一重掺杂半导体区和所述第三重掺杂半导体区。
26.如权利要求25所述的所述组晶体管，其特征在于另包含：
一第一保护隔离层，位于所述第一凹槽中以及接触所述第一内含金属区，其中所述第一保护隔离层防止所述第一内含金属区接触所述半导体基板。
27.如权利要求26所述的所述组晶体管，其特征在于所述第二内含金属区接触所述半导体基板，以及所述第四内含金属区接触所述半导体基板。
28.一晶体管结构，其特征在于包含：
一半导体基板，具有一半导体表面；
一第一通道区，包含一第一端和一第二端；
一第二通道区，包含一第三端和一第四端；
一栅极结构，横跨所述第一通道区和所述第二通道区；
一第一导电区，电耦接所述第一通道区的第一端，以及所述第一导电区包含在所述半导体表面下的一第一内含金属区；及
一第三导电区，电耦接所述第二通道区的第三端，以及所述第三导电区包含在所述半导体表面下的一第二内含金属区；
其中所述第一导电区电耦接所述第三导电区。
29.如权利要求28所述的晶体管结构，其特征在于所述第一导电区另包含在所述半导体表面下的一第一半导体区，以及所述第一半导体区接触所述第一内含金属区和耦接所述第一通道区的第一端；其中所述第三导电区另包含在所述半导体表面下的一第三半导体区，以及所述第三半导体区接触所述第三内含金属区和耦接所述第二通道区的第三端。
30.如权利要求29所述的晶体管结构，其特征在于另包含：
一第一保护隔离层，位于所述第一内含金属区下，其中所述第一保护隔离层防止所述第一内含金属区接触所述半导体基板；及
一第二保护隔离层，位于所述第三内含金属区下，其中所述第二保护隔离层防止所述第三内含金属区接触所述半导体基板。
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