KR20000074841A - 트렌치 격리 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 트렌치 격리 형성 방법에 관한 것으로, 반도체 기판에 활성영역과 비활성영역을 정의하기 위한 트렌치 격리막을 형성하되, 상기 트렌치 격리막이 상기 기판 표면보다 높도록 형성한다. 상기 기판의 활성영역에 게이트 전극층을 형성한 후 저농도 불순물 이온을 주입하여 소오스/드레인을 형성한다. 상기 게이트 전극층 측벽과 상기 트렌치 격리막 측벽에 스페이서를 형성한다. 고농도 불순물 이온을 주입하여 트랜지스터를 형성할 때 상기 격리막 스페이서로 인하여 상기 트렌치 격리막 스페이서 하부의 상기 소오스/드레인 영역은 불순물 이온이 얕고 적게 주입되어 소자간의 전기적 격리 특성이 향상된다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 격리 형성 방법에 관한 것이다.
최근 디자인 룰(design rule)의 감소(0.2㎛ 이하)로 활성영역(active region)과 비활성영역(field region)의 크기가 감소하면서 소자와 소자 사이의 격리 간격이 좁아져 고전압 소자를 사용할 경우 소자 사이의 전기적 격리가 문제가 되고 있다. 따라서, 작은 면적에서의 우수한 전기적 특성을 갖는 소자 격리 기술의 개발이 요구된다.
현재 LOCOS(LOCal Oxidation of Silicon) 방법을 이용한 소자 격리 기술은 활성영역의 확보 및 격리 특성을 확보하는데 많은 한계를 드러내고 있다. 즉, 버드 빅(bird's beak)에 의한 활성 오프닝 불량, 필드 산화막 씨닝(field oxidation thinning)에 의한 후속 공정 마진 감소, 그리고 필드 산화막의 실리콘 표면 하부로의 리세스(recess) 양의 부족에 따른 효과적인 격리 길이(effective isolation length) 감소 등으로 나타나고 있다. 이에 따라, 소자 격리막의 전기적 특성 불량이 발생된다.
이와 같은 문제점을 해결하기 위해, 실리콘 기판을 소자 격리에 필요한 만큼의 깊이로 식각하여 트렌치(trench)를 형성하고, 산화막으로 채운 후 평탄화 하여 소자 격리를 구현하는 STI(Shallow Trench Isolation) 기술이 연구 개발되어 공정에 적용되고 있다.
도 1은 종래의 반도체 장치의 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(110) 상에 패드 산화막(도면에 미도시)과 실리콘 질화막(도면에 미도시)이 차례로 증착된다. 사진 공정을 통해 상기 실리콘 질화막이 패터닝되고 그 패턴을 사용하여 상기 기판(110)이 식각되어 트렌치가 형성된다. 상기 트렌치에 절연막이 채워지고 상기 실리콘 질화막이 노출되도록 평탄화 식각 공정이 수행된다. 상기 실리콘 질화막이 스트립(strip) 공정을 통해 제거되어 트렌치 격리막(112)이 형성된다. 다음, 상기 패드 산화막이 식각 용액 LAL200을 사용하여 제거된다.
상기 기판(110) 전면에 게이트 산화막(114), 게이트 전극 도전막(116) 및 게이트 마스크 절연막(118)이 순차적으로 증착된다. 게이트 전극 형성용 마스크를 사용하여 상기 게이트 마스크 절연막(118), 게이트 전극 도전막(116) 및 게이트 산화막(114)이 식각되므로 게이트 전극층(120)이 형성된다.
상기 기판(110) 전면에 저농도 불순물 이온 주입이 수행되어 저농도 소오스/드레인(122)이 형성된다.
상기 기판(110) 전면에 스페이서 절연막(124)이 증착된 후, 에치백(etch back)을 통해 상기 게이트 전극층(120) 측벽에 게이트 스페이서(124)가 형성된다.
상기 기판(110) 전면에 고농도 불순물 이온 주입이 수행되어 상기 게이트 전극층(120) 양측에 고농도 소오스/드레인(126)이 형성된다.
그런데, 상기 불순물 이온이 주입될 때, 도면에서 보는 바와 같이, 트렌치 격리막 경계면 근처에서 상기 불순물 이온(dopant)이 많이, 그리고 깊게 주입되어 소자와 소자 사이의 격리가 취약해진다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 트렌치 격리막과 소오스/드레인 경계면 부분의 소오스/드레인 영역에 주입되는 불순물 이온의 양과 깊이를 줄여 소자간의 격리를 증대시키는 트렌치 격리 형성 방법을 제공함에 목적이 있다.
도 1은 종래의 트렌치 격리를 보여주는 단면도 및;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
110, 210 : 반도체 기판 212 : 패드 산화막
214 : 실리콘 질화막 216 : 트렌치
112, 218 : 트렌치 격리막 114, 219 : 게이트 산화막
116, 220 : 게이트 전극 118, 222 : 게이트 마스크
120, 224 : 게이트 전극층 122, 226 : 저농도 소오스/드레인
124, 228a : 게이트 스페이서 228b : 트렌치 격리막 스페이서
126, 230 : 고농도 소오스/드레인
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판의 활성 영역과 비활성 영역을 정의하는 트렌치 격리 형성 방법에 있어서, 상기 기판 상에 제 1 절연막과 제 2 절연막을 차례로 적층하여 트렌치 식각 마스크를 형성한다. 상기 트렌치 식각 마스크를 사용하여 상기 기판에 트렌치를 형성한다. 상기 트렌치를 제 3 절연막으로 채운다. 상기 제 2 절연막을 제거하여 상기 기판보다 높게 트렌치 격리막을 형성한다. 상기 기판의 활성 영역에 게이트 전극층을 형성한다. 상기 기판의 활성 영역에 소오스/드레인 형성을 위해 저농도 불순물 이온을 주입한다. 상기 트렌치 격리막 측벽과 상기 게이트 전극 측벽에 스페이서를 형성한다. 상기 소오스/드레인에 고농도 불순물 이온을 주입한다.
(작용)
도 2를 참조하면, 본 발명의 실시예에 따른 신규한 트렌치 격리 형성 방법은, 상기 기판 상에 트렌치 격리막을 형성하되 상기 기판보다 높게 형성한다. 상기 기판의 활성 영역에 게이트 전극층이 형성된다. 상기 기판의 활성 영역에 저농도 불순물 이온이 주입되어 소오스/드레인이 형성된다. 상기 트렌치 격리막 측벽과 상기 게이트 전극층 측벽에 스페이서가 형성된다. 상기 활성 영역에 고농도 불순물 이온이 주입된다. 상기 트렌치 격리막에 스페이서가 형성되어 있기 때문에 이온 주입 공정 후에도 상기 격리막 스페이서 하부의 불순물 이온 농도가 상대적으로 낮아 소자 격리가 용이하다.
(실시예)
이하 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 반도체 기판(210) 상에 패드 산화막(212)이 형성된다. 상기 패드 산화막(212)은 열산화(thermal oxidation) 공정으로 형성된다. 상기 패드 산화막(212) 상에 실리콘 질화막(214)이 형성된다. 상기 실리콘 질화막(214)의 두께는 후속 트렌치 격리막(218)의 높이를 결정한다. 후속 트렌치 격리막의 평탄화 식각을 고려하여 상기 실리콘 질화막(214)의 두께는 후속 트렌치 격리막(218)의 높이 보다 더 높아야 된다. 예를 들어, 후속 트렌치 격리막(218)의 높이를 300Å으로 한다면 상기 실리콘 질화막(214)의 두께는 300Å 이상이어야 한다.
상기 패드 산화막(212)과 실리콘 질화막(214) 사이에 폴리 실리콘막이 형성될 수 있다. 상기 폴리 실리콘막은 상기 실리콘 질화막(214)에 비해 상기 반도체 기판(210)에 상대적으로 적은 응력(stress)을 준다. 상기 폴리 실리콘막과 상기 실리콘 질화막(214)의 두께의 합으로 후속 트렌치 격리막의 높이가 결정된다.
다음, 이 분야에서 잘 알려진 사진 공정을 통해 상기 실리콘 질화막(214)이 패터닝되어 트렌치 식각 마스크가 형성된다. 상기 트렌치 식각 마스크를 사용하여 상기 기판(210)이 식각되므로 트렌치(216)가 형성된다. 열산화 공정을 통해 상기 트렌치(216) 내벽에 열산화막(도면에 미도시)이 형성된다. 상기 열산화막은 상기 트렌치(216) 형성시 실리콘 격자에 생긴 손상을 보상하기 위한 것이다. 상기 트렌치(216)를 포함하여 상기 실리콘 질화막(214) 상에 라이너(도면에 미도시)가 형성된다. 상기 라이너는 실리콘 질화막이고 후속 산화 공정시 상기 트렌치(216) 내벽의 산화를 방지하는 역할을 한다.
도 2를 보는 바와 같이, 상기 트렌치(216)에 완전히 채워지도록 상기 기판(210) 전면에 절연막(218)이 증착된다. 상기 절연막(218)은 필링(filling) 특성이 좋은 막질로 예를 들어, USG(Undped Silicate Glass)막이 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착된다.
상기 실리콘 질화막(214)을 식각 정지막으로 하여 상기 절연막(218)이 CMP(Chemical Mechanical Polishing) 내지 에치백(etch back) 공정으로 평탄화 식각된다. 다음, 상기 실리콘 질화막(214)이 스트립(strip) 공정으로 제거된다. 상기 스트립 공정은 인산(H3PO4)용액을 사용하여 수행된다. 다음, 상기 패드 산화막(212)이 식각용액 LAL200을 사용하여 제거되어 트렌치 격리막(218)이 형성된다.
상기 트렌치 격리막(218)은 상기 기판(210)보다 높게 형성되며, 그 높이는 상기 실리콘 질화막(214)의 두께 정도이다. 상기 트렌치 격리막 형성으로 상기 기판에 활성영역(A)과 비활성영역(F)이 정의된다.
상기 기판(210) 전면에 게이트 산화막, 게이트 전극 도전막(220) 및 게이트 마스크 절연막(222)이 차례로 증착된다. 상기 게이트 전극 도전막(220)은 폴리 실리콘막 또는 폴리 실리콘막 및 실리사이드막이 적층된 다층막으로 형성된다. 상기 게이트 마스크 절연막(222)은 후속 공정으로 형성되는 층간 절연막과 식각 선택비를 갖는 물질로 예를 들면, SiN, SiON, SiO2등의 절연 물질로 형성된다.
도 2c를 참조하면, 상기 게이트 마스크 절연막(222), 게이트 전극 도전막(220) 및 게이트 산화막(212)이 이 분야에서 잘 알려진 사진 공정에 의해 패터닝되어 상기 기판(210) 상에 게이트 전극층(224)이 형성된다.
상기 게이트 전극층(224) 양측의 활성영역(A)에 불순물 이온이 주입되어 저농도 소오스/드레인 즉, LDD(Lightly Doped Drain)가 형성된다.
도 2d를 참조하면, 상기 기판(210) 전면에 스페이서 절연막(228a, 228b)이 증착된다. 상기 스페이서 절연막(228a, 228b)은 상기 게이트 마스크 절연막(222)과 마찬가지로 후속 공정에 의해 형성되는 층간 절연막과 식각 선택비를 갖는 물질로 예를 들어, SiN, SiON, SiO2등의 절연 물질로 형성된다. 에치백(etch back) 공정이 수행되어 상기 스페이서 절연막(228a, 228b)이 식각되므로 상기 게이트 전극층(224) 측벽과 상기 트렌치 격리막(218) 측벽에 각각 스페이서(228a, 228b)가 형성된다.
상기 게이트 전극층(224) 양측의 활성영역(A)에 고농도 불순물 이온이 주입되므로 상기 기판(210)에 고농도 소오스/드레인(230)이 형성된다. 상기 고농도 불순물 이온 주입시 상기 스페이서(228a, 228b) 하부에는 이온 주입이 적게 주입된다. 따라서 종래에는 트렌치 격리막(112) 경계면 근처의 소오스/드레인(126)에 이온이 깊게 형성되었으나, 본 발명에서는 상기 트렌치 격리막 스페이서(228b)로 인하여 상기 트렌치 격리막(218) 경계면 근처의 소오스/드레인(230)에 불순물 이온이 얕고 적게 주입된다.
본 발명은 트렌치 격리막을 기판 보다 높게 형성하여 격리막 측벽에 스페이서를 형성하므로 상기 기판의 활성영역과 비활성영역 경계면에서 소오스/드레인 불순물 이온의 침투 깊이(projected range)가 상대적으로 작고 그 양도 적어 소자 사이의 격리 특성을 향상시키는 효과가 있다.
Claims (3)
- 반도체 기판(210)의 활성영역(A)과 비활성영역(F)을 정의하는 트렌치 격리 형성 방법에 있어서,상기 기판(210) 상에 제 1 절연막(212)과 제 2 절연막(214)을 차례로 적층하여 트렌치 식각 마스크를 형성하는 단계;상기 트렌치 식각 마스크를 사용하여 상기 기판(210)에 트렌치(216)를 형성하는 단계;상기 트렌치를 제 3 절연막(218)으로 채우는 단계;상기 제 2 절연막(214)을 제거하여 상기 기판(210)보다 높게 트렌치 격리막(218)을 형성하는 단계;상기 기판(210)의 활성영역(A)에 게이트 전극층(224)을 형성하는 단계;상기 기판(210)의 활성영역(A)에 저농도 불순물 이온을 주입하여 저농도 소오스/드레인(226)을 형성하는 단계;상기 트렌치 격리막(218) 측벽과 상기 게이트 전극층(224) 측벽에 스페이서(228a, 228b)를 형성하는 단계와;상기 기판(210)의 활성영역(A)에 고농도 불순물 이온을 주입하여 고농도 소오스/드레인(230)을 형성하는 단계를 포함하는 트렌치 격리 형성 방법.
- 제 1 항에 있어서,상기 트렌치 격리막은 상기 기판보다 300Å 이상 높게 형성되는 트렌치 격리 형성 방법.
- 제 1 항에 있어서,상기 트렌치 격리막 측벽에 인접한 상기 소오스/드레인의 불순물 이온 농도는 소오스/드레인 중앙보다 더 낮은 트렌치 격리 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008109221A1 (en) * | 2007-03-08 | 2008-09-12 | Freescale Semiconductor Inc. | Trench formation in a semiconductor material |
-
1999
- 1999-05-26 KR KR1019990019061A patent/KR20000074841A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008109221A1 (en) * | 2007-03-08 | 2008-09-12 | Freescale Semiconductor Inc. | Trench formation in a semiconductor material |
| US7879663B2 (en) | 2007-03-08 | 2011-02-01 | Freescale Semiconductor, Inc. | Trench formation in a semiconductor material |
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