JP4859441B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4859441B2 JP4859441B2 JP2005331700A JP2005331700A JP4859441B2 JP 4859441 B2 JP4859441 B2 JP 4859441B2 JP 2005331700 A JP2005331700 A JP 2005331700A JP 2005331700 A JP2005331700 A JP 2005331700A JP 4859441 B2 JP4859441 B2 JP 4859441B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- type mosfet
- nitride film
- contact
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 150000004767 nitrides Chemical class 0.000 claims description 107
- 238000002955 isolation Methods 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 238000005192 partition Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000005530 etching Methods 0.000 description 12
- 238000002513 implantation Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000009279 wet oxidation reaction Methods 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
- E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
- E03C1/02—Plumbing installations for fresh water
- E03C1/08—Jet regulators or jet guides, e.g. anti-splash devices
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
- E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
- E03C1/02—Plumbing installations for fresh water
- E03C1/04—Water-basin installations specially adapted to wash-basins or baths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
- E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
- E03C1/02—Plumbing installations for fresh water
- E03C2001/026—Plumbing installations for fresh water with flow restricting devices
Description
本発明は、広くは半導体装置とその製造方法に関し、特に、埋め込み型の素子分離構造（ＳＴＩ：Shallow Trench Isolation）を有するＣＭＯＳ型の半導体装置と、その製造方法に関する。
ＣＭＯＳ型半導体装置のＳＴＩの開発において、半導体素子の微細化に伴って２つの大きな課題がある。一つは、ウエル間リークの抑制、もう一つはＳＴＩから活性領域への応力のコントロールである。
まず一つ目の課題であるPwell-Nwell間のウエル間リーク電流について説明する。ウエル間リーク電流とは、図１に示すように、例えばあるｎＭＯＳデバイスのｎ型ドレインにドレイン電圧を加えた場合、ｎ型ドレインからＳＴＩを介して、隣のｐＭＯＳデバイスのｎ型Wellに流れてしまうリーク電流のことを指す。半導体装置の微細化すると、このリーク電流が流れる距離（リークパス）が短くなることが原因で、リーク電流が増大することが問題になっている。
この対策として、ＳＴＩの底を膨らませることによってリークパスを伸ばし、リーク電流を抑制という公知の特許がある（例えば特許文献１および２を参照）。しかし、これらの特許は、後述する素子の微細化に起因するＳＴＩからの応力制御の課題を解決していない。
ＳＴＩの開発においてもう一つの課題は、ＳＴＩからの応力の制御である。ＳＴＩ埋め込み材料からの圧縮応力は、特にｎ型ＭＯＳ半導体において移動度を著しく低減させることがわかっており、これまでＳＴＩからの圧縮応力を低減させるために、ＳＴＩ側壁のライナー膜として引っ張り応力を持つ窒化膜を入れる構造がある（特許文献３を参照）。
図２は、窒化膜ライナーを有する従来のＳＴＩ構造を示す図である。異方性ドライエッチングなどにより形成されたトレンチの内壁に、窒化膜ライナー１０１が引かれ、窒化膜ライナー１０１で覆われたトレンチ内に、埋め込み酸化膜１０２が充填されて、ＳＴＩ１１０を構成している。これによりチャネル部に引っ張り応力が印加され、移動度の減少が緩和される。
また、ｎ型ＭＯＳ半導体の移動度向上には、チャネル方向の引っ張り応力が好ましいことが明らかになっている。このため、ＰＭＯＳに接する側のＳＴＩ側壁にのみ、窒化物等による酸化防止膜を形成し、ＮＭＯＳに接する側のＳＴＩ側面には、酸化防止膜を設けない構成が提案されている（特許文献４を参照）。
特開２００２−２７０６８４号公報
特開２００２−４３４１３号公報
特開２００３−２７３２０６号公報
特開２００３−１５８２４１号公報
本発明はＣＭＯＳ型の半導体装置の微細化に伴う素子分離の課題、すなわちＰＮウエル間リーク電流の抑制と、ＳＴＩからの応力のコントロールの双方を同時に実現できる半導体装置の構成と、その製造方法を提供することを課題とする。
我々は、素子構造の微細化が進むと、Well露光時の位置あわせずれによるWell間リーク電流の増大が無視できなくなることを見出した。これは、Well注入の露光の位置あわせ精度のばらつき量が、ＳＴＩの幅と同等かそれ以上になってくることにより発生する問題である。図３に示すように、Well注入の露光の位置ずれによって、Pwell-Nwellウエル境界がＳＴＩの底部より外れてしまい、STI側壁にかかってしまったばあい、Pwell-Nwellウエル境界とn型ドレインの距離が近づくためにドレイン電流が急激に増加することが考えられる。
このことを防ぐために、ＳＴＩからの圧力制御を行うと同時に、少なくともWell露光時の位置あわせずれ幅以上にＳＴＩの底を膨らませる必要性に至った。
そこで、ＳＴＩ構造でストレス制御用のライナー窒化膜を持ちながら、なおかつＳＴＩの底部構造を改良することにより、素子間耐圧特性を改善することのできる半導体装置とその製造方法の提供を課題とする。
上記課題を解決するために、第１の構成として、ＳＴＩの側壁上部には窒化膜ライナーが施されており、ＳＴＩの側壁下部には前記窒化膜ライナーの下端でのライナー間の幅よりも幅広の熱酸化膜が設けられた構成を採用する。
第２の構成として、ＮＭＯＳと接する側のトレンチ側壁にのみ窒化膜ライナーを設置し、ＰＭＯＳと接する側のトレンチ側壁には、窒化膜ライナーを設けずに、幅広の熱酸化膜をトレンチ上端まで設ける。この構成では、ＮＭＯＳ側への圧縮応力を防止しつつ、ＰＭＯＳ側へは圧縮応力を加えることによって移動度を高める。
より具体的には、本発明の第１の構成では、半導体装置は、半導体基板上の所定の箇所に位置する素子領域と、前記素子領域を区画する埋め込み型の素子分離領域とを備え、素子分離領域は、
（ａ）トレンチの側壁上部に位置する窒化膜ライナーと、
（ｂ）前記トレンチの側壁下部に位置する熱酸化膜と、
を含み、前記熱酸化膜が位置する部分での素子分離領域の最大の幅は、前記窒化膜ライナーの下端部でのライナー間の幅よりも幅広に設定されている。
（ａ）トレンチの側壁上部に位置する窒化膜ライナーと、
（ｂ）前記トレンチの側壁下部に位置する熱酸化膜と、
を含み、前記熱酸化膜が位置する部分での素子分離領域の最大の幅は、前記窒化膜ライナーの下端部でのライナー間の幅よりも幅広に設定されている。
本発明の第２の構成では、半導体装置が、素子分離領域を挟んで隣接する素子領域にそれぞれ形成されるｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴを有し、前記素子分離領域は、
（ａ）チャネル方向の断面で見たときに、前記ｎ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部に設けられる窒化膜ライナーと、
（ｂ）前記トレンチの側壁下方に位置する熱酸化膜と、
を有し、前記チャネル方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部には、前記窒化膜ライナーが存在しないことを特徴とする。
（ａ）チャネル方向の断面で見たときに、前記ｎ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部に設けられる窒化膜ライナーと、
（ｂ）前記トレンチの側壁下方に位置する熱酸化膜と、
を有し、前記チャネル方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部には、前記窒化膜ライナーが存在しないことを特徴とする。
さらに別の側面では、半導体装置の製造方法を提供する。半導体装置の製造方法は、
（ａ）半導体基板の所定の箇所に所定の深さの第１トレンチを形成し、
（ｂ）前記第１トレンチ側壁の全面を覆う窒化膜を形成し、
（ｃ）前記第１トレンチ上部の窒化膜を維持しつつ、当該第１トレンチの底部およびその近傍の窒化膜を除去して基板シリコンを露出させ、
（ｄ）前記露出させた部分を熱酸化して、前記第１トレンチの下部に、前記窒化膜の下端部よりも基板側に拡がる熱酸化膜を形成する
工程を含む。
（ａ）半導体基板の所定の箇所に所定の深さの第１トレンチを形成し、
（ｂ）前記第１トレンチ側壁の全面を覆う窒化膜を形成し、
（ｃ）前記第１トレンチ上部の窒化膜を維持しつつ、当該第１トレンチの底部およびその近傍の窒化膜を除去して基板シリコンを露出させ、
（ｄ）前記露出させた部分を熱酸化して、前記第１トレンチの下部に、前記窒化膜の下端部よりも基板側に拡がる熱酸化膜を形成する
工程を含む。
この方法により、上述した第１の構成を有する半導体装置が作成される。
上述した第２の構成を作成する方法として、上記の工程に加えて、
（ｅ）前記トレンチを、ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域を区画するように形成し、
（ｆ）前記トレンチ底部の窒化膜の除去後に、チャネル方向の断面で見た場合に、前記ｎ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を維持し、かつ、前記ｐ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を除去する
工程をさらに含む。
（ｅ）前記トレンチを、ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域を区画するように形成し、
（ｆ）前記トレンチ底部の窒化膜の除去後に、チャネル方向の断面で見た場合に、前記ｎ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を維持し、かつ、前記ｐ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を除去する
工程をさらに含む。
本発明の第１の構成および方法により、ＣＭＯＳ半導体装置においてウエル露光位置ずればらつきによるＰＮウエル間のリーク電流増大を防ぎ、ＳＴＩからの応力を抑制して特にn型ＭＯＳＦＥＴの移動度劣化を防ぐことができる。
また本発明の第２の構成および方法により、CMOS半導体装置においてウエル露光位置ずればらつきによるＰＮウエ間のリーク電流増大を防ぎ、更にｎ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの応力を個別に抑制して、両方の移動度を高めることができる。
以下、添付図面を参照して、本発明の良好な実施形態を説明する。
＜第１実施形態＞
図４は、本発明の第１実施形態に係るＣＭＯＳ半導体装置１のＳＴＩ構造を示す概略断面図である。第１実施形態では、ＳＴＩの上部側壁の内側には窒化膜が形成されており、ＳＴＩの下部側壁の内側には窒化膜を設けずに、熱酸化によってトレンチ上部よりも幅広に膨らませた構成を採用している。
＜第１実施形態＞
図４は、本発明の第１実施形態に係るＣＭＯＳ半導体装置１のＳＴＩ構造を示す概略断面図である。第１実施形態では、ＳＴＩの上部側壁の内側には窒化膜が形成されており、ＳＴＩの下部側壁の内側には窒化膜を設けずに、熱酸化によってトレンチ上部よりも幅広に膨らませた構成を採用している。
ＣＭＯＳ型半導体装置１は、シリコン基板５上で、ｎ型チャネルを形成するＮＭＯＳトランジスタ２と、ｐ型チャネルを形成するＰＭＯＳトランジスタ３が配置される素子領域を隔てるために、埋め込み型の素子分離（ＳＴＩ）１０を有する。ＳＴＩ１０は、ＳＴＩの側壁内側全体を覆う酸化膜ライナー１１と、ＳＴＩの側壁上部の酸化膜ライナー１１上に位置する窒化膜ライナー１２と、ＳＴＩ下部の熱酸化膜１４と、ＳＴＩ内部の埋め込み酸化膜１３とを有する。熱酸化膜１４の存在により、素子分離（ＳＴＩ）１０の下部の最大幅Ｗ２は、窒化膜ライナー１２の下端部でのライナー間の幅Ｗ１よりも、幅広になっている。
ＳＴＩ下部を幅広にすることによって、ウエル注入時の露光位置ズレに起因する素子間リークを防止することができる。換言すると、熱酸化によりＳＴＩ下部あるいは底部を膨らませることにより、露光位置ズレが生じた場合であっても、素子分離（ＳＴＩ）１０が、ｐ型ウエルとｎ型ウエルの境界をカバーするように位置することができる。
図５は、第１実施形態のＳＴＩ構造の効果を示す図である。図３に示すような従来の順テーパを持つＳＴＩ構造１１０だと、ウエル注入の露光位置ずれにより、ウエル境界１２５が、ＳＴＩ１１０の底面から外れてしまう。素子構造の微細化により、ＳＴＩ１１０の底面を越える量の露光位置ずれが生じると、ウエル境界１２５とドレイン２２との間の距離ｄが近接し、素子間リーク電流が急増する。
これに対し、第１実施形態のＳＴＩ構成では、図４に示すように、ＳＴＩ１０の下部の幅を、熱酸化により露光位置ずれ量以上の幅に膨らませている。これにより、露光位置ずれがある場合でも、ウエル境界２５がＳＴＩ１０底面にカバーされる範囲内に存在し、素子間耐圧特性を向上することができる。
図６および図７は、第１実施形態のＳＴＩ構造の作製工程を示す図である。まず、図６（ａ）に示すように、シリコン基板５上に、熱酸化膜２６と、エッチングマスクとなるシリコン窒化膜２７を堆積し、フォトリソグラフィ法により、所定の開口を有するマスクパターンを形成する。図６の例では、マスクパターンの開口幅Ａは、８０ｎｍ〜１３０ｎｍ程度である。このパターンをマスクとして、ドライエッチングにより、第１のトレンチ２８を形成する。エッチングは、ＨＢｒと酸素を含む混合ガスを用いて、たとえば圧力１〜１００Ｐａ、周波数１３．５６ＭＨｚでＲＩＥを行なう。これにより、深さが１００〜３００ｎｍ、角度が８０〜９０°の順テーパのトレンチ２８が形成される。
次に、図６（ｂ）に示すように、熱酸化を５ｎｍ程度行い、ＳＴＩの最外殻を酸化膜ライナー１１とする。その後、厚さ５〜２０ｎｍ程度の窒化膜１２をＣＶＤで形成する。
次に、図６（ｃ）に示すように、第１トレンチ２８の側壁に窒化膜ライナー１２を残して、底部の窒化膜ライナー１２のみをＲＩＥにて除去する。これにより、第１トレンチ２８の底部Ｃにおいて、基板のシリコンが露出する。このときの窒化膜エッチングは、ＣＦ系の反応ガス（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8など）を供給して、たとえば圧力１〜１００Ｐａ、周波数を１３．５６ＭＨｚに設定してＲＩＥを行なう。
次に、図７（ｄ）に示すように、第１トレンチ２８の底部から、もう一段エッチングを行なって、第２のトレンチ２９を形成する。エッチング条件は、ＨＢｒと酸素を含む混合ガスを用いて、圧力１〜１００Ｐａ、周波数をたとえば１３．５６ＭＨｚでＲＩＥを行なう。これにより、さらに深さ１０〜１００ｎｍ、角度が８０°〜９０°程度の順テーパを持つ第２トレンチ２９が形成される。
次に、図７（ｅ）に示すように、第２トレンチ２９の熱酸化を行う。温度８００〜１０００℃のウエット酸化またはドライ酸化で、膜厚５〜３０ｎｍ程度の熱酸化膜１４を形成する。このとき、第１トレンチ２８の側壁は窒化膜ライナー１２の存在により、酸化されない。
最後に、図７（ｆ）に示すように、ＨＤＰ（High-Density-Plasma）酸化膜またはＳＯＧ（Spin-on-Glass）酸化膜を堆積させて、埋め込み酸化膜１３を形成し、ＣＭＰにより表面を平坦化する。このようにして、窒化膜ライナー１２の下端部でのライナー間の幅Ｗ１よりも、熱酸化膜１４が位置する部分（すなわち第２トレンチ２９に対応する部分）での素子分離領域の幅Ｗ２のほうが広く設定される素子分離領域１０が形成される。
第１実施形態では、トレンチ上部の窒化膜ライナー１２により、埋め込み酸化膜１３からチャネル領域にかかる応力を緩和して、特にn型MOSFETの電流劣化を防止するとともに、ＳＴＩ下部を幅広にすることで、ウエル注入時の露光位置ずれに起因する急激なリーク電流の増大を防止することが可能になる。
図８および図９は、第１実施形態に係るＳＴＩ構造の作製工程の変形例１を示す図である。変形例では、第２トレンチの掘り込みを行なわずに、露出させた第１トレンチの下部を熱酸化して幅方向に広げる。
まず図８（ａ）に示すように、たとえばシリコン窒化膜で所定のパターンのマスク２７を形成して、深さが１００〜３００ｎｍ、角度が８０〜９０°の順テーパのトレンチ２８をドライエッチングで形成する。ドライエッチングの条件は、たとえば図６（ａ）の工程と同様である。
次に、図８（ｂ）に示すように、熱酸化を５ｎｍ程度おこない、ＳＴＩの最外殻を酸化膜ライナー１１とする。その後、厚さ５〜２０ｎｍ程度の窒化膜ライナー１２をＣＶＤで形成する。
次に、図８（ｃ）に示すように、トレンチ２８の側壁に窒化膜ライナー１２を残して、トレンチ２８の底部およびその近傍の窒化膜ライナーのみをＲＩＥにて除去する。これにより、サークルＤで示すように、トレンチ２８の底部とその近傍において、基板のシリコンが露出する。窒化膜ライナー１２が除去される範囲は、たとえばトレンチ２８の底部から２０〜５０ｎｍの領域である。
次に、図９（ｄ）に示すように、トレンチ底部付近の露出領域Ｄの熱酸化を行なう。温度８００〜１０００℃のウエット酸化またはドライ酸化で、膜厚５〜３０ｎｍ程度の熱酸化膜１４を形成する。このとき、トレンチ２８の上部は、窒化膜ライナー１２で覆われているため酸化されない。これにより、トレンチ２８の下部において、窒化膜ライナー１２の下端部でのトレンチ幅よりも幅広の熱酸化膜領域が形成される。
最後に、図９（ｅ）に示すように、ＨＤＰ（High-Density-Plasma）酸化膜またはＳＯＧ（Spin-on-Glass）酸化膜を堆積させて、埋め込み酸化膜１３を形成し、ＣＭＰにより表面を平坦化する。これにより、窒化膜ライナー１２が除去されたトレンチ底部に、窒化膜ライナー１２の下端部でのライナー間の幅Ｗ１よりも広い素子分離幅Ｗ２を実現する熱酸化膜１４が形成される。図６および７に示す方法と同様に、その後のウエル注入の際に露光位置ずれが生じたとしても、ＳＴＩ底部の幅広の熱酸化膜１３により、マージンを十分に確保することができ、ウエル境界とドレインとの距離の短縮による素子間リーク電流を防止することができる。また、ＳＴＩ側壁の窒化膜ライナーにより、埋め込み酸化膜１３からチャネル領域へかかる応力を緩和することができる。この結果、素子間耐圧のばらつきを抑制し、特にｎ型MOSFETの電流特性を向上することができる。
図１０は、第１実施形態の変形例２を示す図である。製造工程の条件によっては、熱酸化膜１４の形成時に、窒化膜ライナー１２が若干トレンチの内側に入り込む場合があり得る。この場合でも、熱酸化膜１４は、窒化膜ライナー１２の下端部よりも基板側に拡がり、窒化膜ライナー１２の下端部でのライナー間の幅Ｗ１よりも、熱酸化膜１４が位置する部分での素子分離領域１０の最大幅Ｗ２のほうが、幅広となる。この構成でも、素子領域への応力の制御と、リーク電流の防止という双方の効果を達成することができる。
＜第２実施形態＞
図１１は、本発明の第２実施形態に係る半導体装置のＳＩＴ構造を示す図である。第２実施形態では、ＳＴＩ側壁のライナー構成が、チャネル方向の断面で見たときに、少なくともＰＭＯＳと接している側面には、窒化膜ライナー１２が存在せずに、熱酸化膜２４が存在し、一方、少なくともＮＭＯＳと接している側面には、ＳＴＩ側壁の上部に窒化膜ライナー１２が存在し、ＳＴＩ側面の下部は熱酸化膜２４となっている。
＜第２実施形態＞
図１１は、本発明の第２実施形態に係る半導体装置のＳＩＴ構造を示す図である。第２実施形態では、ＳＴＩ側壁のライナー構成が、チャネル方向の断面で見たときに、少なくともＰＭＯＳと接している側面には、窒化膜ライナー１２が存在せずに、熱酸化膜２４が存在し、一方、少なくともＮＭＯＳと接している側面には、ＳＴＩ側壁の上部に窒化膜ライナー１２が存在し、ＳＴＩ側面の下部は熱酸化膜２４となっている。
具体的には、ＣＭＯＳ型半導体装置は、シリコン基板５上で、ｎ型チャネルを形成するＮＭＯＳトランジスタ２と、ｐ型チャネルを形成するＰＭＯＳトランジスタ３が配置される素子領域を隔てるために、埋め込み型の素子分離（ＳＴＩ）３０を有する。ＳＴＩ３０は、チャネル方向（図１１左右方向）に見た断面において、ＮＭＯＳと接する側の側壁の上部に、酸化膜ライナー１１を介して設けられる窒化膜ライナー１２と、前記窒化膜ライナー１２の下端から、ＳＴＩ３０の底部を経て、ＰＭＯＳ側の側壁全体を覆う熱酸化膜２４と、ＳＴＩ内部の埋め込み酸化膜１３とを有する。熱酸化膜２４の存在により、素子分離（ＳＴＩ）３０の下部において、窒化膜ライナー１２の下端部での幅よりも、幅広になっている。
このような構成を採用するのは、ＮＭＯＳにおいては、チャネル方向に圧縮応力が加わると移動度は下がるが、ＰＭＯＳでは逆に、チャネル方向に圧縮応力を加えたほうが、移動度が上がるという特性の相違を考慮したためである。すなわち、ＰＭＯＳ側では、熱酸化膜２４による圧縮応力がｐ型のチャネル領域に加わるようにして、移動度を促進し、一方、ＮＭＯＳ側では、窒化膜ライナー１２の存在により、ｎ型チャネル領域に引っ張り応力がかかるようにして、駆動電流を増大させる。
ＳＴＩ３０のＮＭＯＳと接する側にのみ窒化膜ライナー１２を設けて、ＰＭＯＳとＮＭＯＳで個別に応力を制御するとともに、ＳＴＩ３０の下部で幅広に形成された熱酸化膜２４の存在により、ＰＭＯＳとＮＭＯＳの境界において、露光ずれよりも広い領域をカバーする。これにより、半導体装置の微細化に伴うウエル露光の位置ずれに起因するウエル間リークの増大も防止することができる。
図１２〜図１４は、第２実施形態に係る半導体装置の製造工程図である。
まず、図１２（ａ）に示すように、シリコン基板５上に、熱酸化膜２６と、エッチングマスクになるシリコン窒化膜を堆積させ、フォトリソグラフィ工程を経て所定の開口を有するマスクパターン２７を作製し、エッチングによりトレンチ２８を形成する。エッチング条件は、ＨＢｒと酸素を含む混合ガスを用いてたとえば圧力１〜１００Ｐａ、周波数１３．５６ＭＨｚでＲＩＥを行うことにより、深さ１０〜５０ｎｍ程度の浅めのトレンチを形成する。
次に、図１２（ｂ）に示すように、熱酸化を５ｎｍ程度行い、ＳＴＩの最外殻に位置する酸化膜ライナー１１を形成し、その後、厚さ５〜２０ｎｍ程度の窒化膜１２をＣＶＤ法により堆積させる。
次に、図１２（ｃ）に示すように、ＲＩＥを行い、トレンチ２８の側壁のみ窒化膜１２を残して窒化膜ライナー１２とし、トレンチ２８の底部で基板のシリコンを露出させる。このときの窒化膜１２のエッチングは、ＣＦ系の反応ガス（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8など）を用いて、圧力１〜１００Ｐａ、例えば周波数１３．５６ＭＨｚでＲＩＥを行う。
次に、図１３（ｄ）に示すように、ＮＭＯＳ領域と、トレンチ２８の側壁のうち、チャネル方向の断面で見たときにＮＭＯＳと接している側の窒化膜ライナー１２とを覆うようなレジストパターン３２を形成する。このレジストパターン３２により、トレンチ２８内でＰＭＯＳに接する側の側壁に設けられた窒化膜ライナー１２は露出している。ＮＭＯＳ側でレジストパターンに覆われた窒化膜ライナー１２は、後述する熱酸化の際に、マスクとして機能する。
レジストパターン３２を形成する際に、図１５（ａ）に示すように、ｎウエル注入のパタニング用の露光マスクを、ＮＭＯＳ領域を覆うマスクとして転用してもよい。この場合、ＮＭＯＳ領域のみを覆うマスクパターン３５が形成される。したがって、ＳＴＩ３０のＰＭＯＳと接する側では、２軸方向、すなわち、ゲート幅（Ｗ）に沿った方向と、それに垂直なゲート長（Ｌ）に沿った方向の双方で、熱酸化膜２４が形成される。
ところで、ＰＭＯＳ側のチャネル方向と垂直な方向（すなわちゲート幅方向）に加わる圧縮応力は、ＰＭＯＳの移動度を劣化する方向に働くことが知られている。そこでさらに、ＰＭＯＳ領域の移動度を伸ばすには、チャネル方向と垂直な方向でＰＭＯＳに接するＳＴＩ断面では、窒化膜ライナー１２をエッチング除去せずに残して、熱酸化しないようにすることがより望ましい。
これを実現するには、図１５（ｂ）に示すようなマスクパターンを用いる。このマスクパターンは、新規に起版してもよいし、簡便な方法として、ｎウエル用のパタンマスク３５と、ゲート電極（Ｇ）用のパタンマスクにシフトをかけて幅広にしたマスク３６とを層合成する方法が考えられる。このようなマスクを用いることにより、ＰＭＯＳのチャネル方向（ソース・ドレイン方向）へは、ＳＴＩからの圧縮応力が加わり、チャネルと垂直な方向では、窒化膜ライナー１２の存在により、圧縮応力が緩和される。この結果、ＰＭＯＳでの動作速度がさらに向上する。
図１３（ｅ）に戻って、図１３（ｄ）のようなレジストパターン３２をマスクとして、トレンチ２８のチャネル方向での断面でみてＰＭＯＳに接する側の側壁２８ａに設けられた窒化膜ライナー１２だけをエッチング除去する。ＮＭＯＳに接する側の側壁２８ｂに設けられた窒化膜ライナー１２は、レジストマスク３２で保護されている。エッチングは、たとえば、ＣＦ4と酸素と窒素の混合ガスを用いて、圧力１０〜１０００Ｐａで等方性ドライエッチングとする。
次に、図１３（ｆ）に示すように、硫酸過酸化水素を用いた一般的な酸洗浄とアッシング工程により、レジストパターン３２を除去する。
次に、図１４（ｇ）に示すように、第１のトレンチ２８の底面から、さらに深く第２のトレンチ２９を形成する。具体的には、ＨＢｒと酸素を含む混合ガスを用いて、圧力１〜１００Ｐａ、例えば周波数１３．５６ＭＨｚでＲＩＥを行って、さらに深さ５０〜２００ｎｍ程度の第２のトレンチ２９を形成する。
次に、図１４（ｈ）に示すように、第２トレンチ２９の底部と、ＰＭＯＳに接する側の側壁全体と、ＮＭＯＳに接する側で窒化膜ライナー１２の下端部までの側壁につき、熱酸化膜２４を形成する。すなわち、温度８００℃〜１０００℃程度のウエット酸化またはドライ酸化で、膜厚５〜３０ｎｍ程度の熱酸化を行う。このときＮＭＯＳ側の側壁は、窒化膜ライナー１２があるため、酸化されない。このようにして、ＮＭＯＳ側の側壁上部には窒化膜ライナー１２が存在し、ＮＭＯＳ側の側壁下部から底部、およびＰＭＯＳ側壁にかけては熱酸化膜２４が存在する、特徴的なトレンチ構造が形成される。
最後に、図１４（ｉ）に示すように、ＳＴＩトレンチ内に酸化膜１３を堆積させ埋め込み、平坦化処理を行う。具体的には、ＨＤＰ（High-Density-Plasma）酸化膜またはＳＯＧ（Spin-On-Glass）酸化膜などの埋め込み膜を堆積させて、トレンチ内部を埋め込み、ＣＭＰにより、表面を平坦化する。
このような構成により、ＳＴＩ形成後の、ウエル注入のためのレジスト露光において、露光位置ずれが生じる場合であっても、露光位置ずれ量は、熱酸化膜２４の形成部分での素子分離の範囲内にあるので、ウエル境界が素子分離領域の底面でカバーされる範囲に、正しく位置する。
図１６は、図１０に示すＳＴＩ構造の耐圧効果を示すグラフである。耐圧測定用のサンプルとして、基板表面での幅が１００ｎｍ、深さ２８０ｎｍの第１トレンチを形成後、膜厚５ｎｍの酸化膜ライナーと、その上に膜厚２０ｎｍの窒化膜ライナーを形成し、ＲＩＥでトレンチ底部の窒化膜を除去してシリコン基板を露出した。続いて、トレンチエッチを５０ｎｍ行い、第２トレンチを形成し、膜厚２０ｎｍで熱酸化を行なった。
比較例として、図２の従来のＳＴＩ構造を作製した。すなわち、基板表面での幅が同じく１００ｎｍで、深さ３３０ｎｍの順テーパのトレンチ内壁全面を、５ｎｍの酸化膜ライナーと、膜厚２０ｎｍの窒化膜ライナーで覆ったＳＴＩを作製した。
ウエル間ＮＰＮ耐圧（逆方向バイアスを印加したときに１ｎＡ／μｍ電流が流れるときの電圧値）は、ウエル境界が中心から３０ｎｍ以上外れた時点から、顕著な差が現われ、第１実施形態のＳＴＩ構造のほうが、約２倍の耐圧特性を示す結果となった。
また、図９に示す第２実施形態のＳＴＩ構造では、ＰＭＯＳ側のチャネル方向の圧縮応力を増加させることによって、さらに約１０％程の移動度と電流向上が見込まれる。
このような構成により、将来、デバイススケールがさらに微細化されたとしても、露光位置ずれに起因するリークを十分に抑制し、かつ、ＳＴＩからの応力を制御することにより、良好な耐圧特性を維持できる。
最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 半導体基板上の所定の箇所に位置する素子領域と、
前記素子領域を区画する埋め込み型の素子分離領域と、
を備え、
前記素子分離領域は、トレンチの側壁上部に位置する窒化膜ライナーと、
前記トレンチの側壁下部に位置する熱酸化膜と、
を含み、前記熱酸化膜が位置する部分での素子分離領域の最大幅は、前記窒化膜ライナーの下端部でのライナー間の幅よりも幅広に設定されている
ことを特徴とする半導体装置。
（付記２） 半導体装置の所定の個所に位置する素子分離領域と、
前記素子分離領域を挟んで隣接する素子領域にそれぞれ形成されるｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴと
を備え、前記素子分離領域は、
チャネル方向の断面で見たときに、前記ｎ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部に設けられる窒化膜ライナーと、
前記トレンチの側壁下部に位置する熱酸化膜と
を有し、前記チャネル方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部には、前記窒化膜ライナーが存在しない
ことを特徴とする付記１に記載の半導体装置。
（付記３） 前記トレンチ下部の熱酸化膜は、チャネル方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側では、トレンチ側壁の上端まで位置する
ことを特徴とする付記２に記載の半導体装置。
（付記４） チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁には前記窒化膜ライナーが存在しない
ことを特徴とする付記２に記載の半導体装置。
（付記５） チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁の全体に、前記熱酸化膜が形成されている
ことを特徴とする付記２または４に記載の半導体装置。
（付記６） チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁上部に、前記窒化膜ライナーが設けられ、
前記ｐ型ＭＯＳＦＥＴと接する側の素子分離領域の側壁下部には、前記熱酸化膜が形成されている
ことを特徴とする付記２に記載の半導体装置。
（付記７） 前記窒化膜ライナーの外郭として位置する酸化膜ライナーをさらに有することを特徴とする付記１に記載の半導体装置。
（付記８） 前記熱酸化膜が位置する部分の素子分離幅は、ウエル注入時の露光位置ずれマージンの幅よりも大きく設定されていることを特徴とする付記１に記載の半導体装置。
（付記９） 前記素子分離領域は、前記トレンチ内部を埋め込む埋め込み酸化膜をさらに有することを特徴とする付記１に記載の半導体装置。
（付記１０） 半導体基板の所定の箇所に所定の深さの第１トレンチを形成し、
前記第１トレンチ側壁の全面を覆う窒化膜を形成し、
前記第１トレンチ上部の窒化膜を維持しつつ、当該第１トレンチの底部およびその近傍の窒化膜を除去して基板シリコンを露出させ、
前記露出させた部分を熱酸化して、前記第１トレンチの下部に、前記窒化膜下端部よりも基板側に拡がる熱酸化膜を形成する
工程を含むことを特徴とする半導体装置の製造方法。
（付記１１） 前記窒化膜の除去後に、前記トレンチ底部から、さらに第２のトレンチを掘り込む
工程をさらに含み、
前記第２のトレンチを熱酸化することによって、前記第１トレンチの下部に、前記窒化膜下端部よりも基板側に拡がる熱酸化膜を形成する
ことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記トレンチを、ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域を区画するように形成し、
前記トレンチ底部の窒化膜の除去後に、チャネル方向の断面で見た場合に、前記ｎ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を維持し、かつ、前記ｐ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を除去する
工程をさらに含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１３） 前記第１トレンチ底部から、さらに第２のトレンチを掘り込み、
前記ｎ型ＭＯＳＦＥＴと接する側の第２トレンチ側面と、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチおよび第２トレンチの側面の全体を熱酸化して、前記窒化膜の下端部よりも基板側に拡がる熱酸化膜を形成する
工程をさらに含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記窒化膜除去工程は、前記チャネル方向と直交する方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチ側壁の前記窒化膜を除去する工程を含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１５） 前記熱酸化膜の形成工程は、前記チャネル方向と直交する方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチ側壁の全体に、前記幅広の熱酸化膜を形成する工程を含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１６） 前記窒化膜除去工程は、前記チャネル方向と直交する方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチの側壁に、前記窒化膜を維持しつつ行なわれることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１７） 前記窒化膜の除去工程において、ｎ型ウエル注入用のマスクを転用することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１８） 前記窒化膜の除去工程において、ｎ型ウエル注入用のマスクと、ゲートマスクを太らせたマスクとを組み合わせて用いることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１９） 前記トレンチ埋め込み後に、ウエル注入のためのレジスト露光を行なう工程をさらに含み、
前記熱酸化膜が位置する部分の素子分離幅は、前記レジスト露光における露光位置ずれ許容量よりも大きく設定されていることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記２０） 前記熱酸化膜は、８００〜１０００℃でウエット酸化またはドライ酸化によって行なうことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１） 半導体基板上の所定の箇所に位置する素子領域と、
前記素子領域を区画する埋め込み型の素子分離領域と、
を備え、
前記素子分離領域は、トレンチの側壁上部に位置する窒化膜ライナーと、
前記トレンチの側壁下部に位置する熱酸化膜と、
を含み、前記熱酸化膜が位置する部分での素子分離領域の最大幅は、前記窒化膜ライナーの下端部でのライナー間の幅よりも幅広に設定されている
ことを特徴とする半導体装置。
（付記２） 半導体装置の所定の個所に位置する素子分離領域と、
前記素子分離領域を挟んで隣接する素子領域にそれぞれ形成されるｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴと
を備え、前記素子分離領域は、
チャネル方向の断面で見たときに、前記ｎ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部に設けられる窒化膜ライナーと、
前記トレンチの側壁下部に位置する熱酸化膜と
を有し、前記チャネル方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部には、前記窒化膜ライナーが存在しない
ことを特徴とする付記１に記載の半導体装置。
（付記３） 前記トレンチ下部の熱酸化膜は、チャネル方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側では、トレンチ側壁の上端まで位置する
ことを特徴とする付記２に記載の半導体装置。
（付記４） チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁には前記窒化膜ライナーが存在しない
ことを特徴とする付記２に記載の半導体装置。
（付記５） チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁の全体に、前記熱酸化膜が形成されている
ことを特徴とする付記２または４に記載の半導体装置。
（付記６） チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁上部に、前記窒化膜ライナーが設けられ、
前記ｐ型ＭＯＳＦＥＴと接する側の素子分離領域の側壁下部には、前記熱酸化膜が形成されている
ことを特徴とする付記２に記載の半導体装置。
（付記７） 前記窒化膜ライナーの外郭として位置する酸化膜ライナーをさらに有することを特徴とする付記１に記載の半導体装置。
（付記８） 前記熱酸化膜が位置する部分の素子分離幅は、ウエル注入時の露光位置ずれマージンの幅よりも大きく設定されていることを特徴とする付記１に記載の半導体装置。
（付記９） 前記素子分離領域は、前記トレンチ内部を埋め込む埋め込み酸化膜をさらに有することを特徴とする付記１に記載の半導体装置。
（付記１０） 半導体基板の所定の箇所に所定の深さの第１トレンチを形成し、
前記第１トレンチ側壁の全面を覆う窒化膜を形成し、
前記第１トレンチ上部の窒化膜を維持しつつ、当該第１トレンチの底部およびその近傍の窒化膜を除去して基板シリコンを露出させ、
前記露出させた部分を熱酸化して、前記第１トレンチの下部に、前記窒化膜下端部よりも基板側に拡がる熱酸化膜を形成する
工程を含むことを特徴とする半導体装置の製造方法。
（付記１１） 前記窒化膜の除去後に、前記トレンチ底部から、さらに第２のトレンチを掘り込む
工程をさらに含み、
前記第２のトレンチを熱酸化することによって、前記第１トレンチの下部に、前記窒化膜下端部よりも基板側に拡がる熱酸化膜を形成する
ことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記トレンチを、ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域を区画するように形成し、
前記トレンチ底部の窒化膜の除去後に、チャネル方向の断面で見た場合に、前記ｎ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を維持し、かつ、前記ｐ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を除去する
工程をさらに含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１３） 前記第１トレンチ底部から、さらに第２のトレンチを掘り込み、
前記ｎ型ＭＯＳＦＥＴと接する側の第２トレンチ側面と、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチおよび第２トレンチの側面の全体を熱酸化して、前記窒化膜の下端部よりも基板側に拡がる熱酸化膜を形成する
工程をさらに含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記窒化膜除去工程は、前記チャネル方向と直交する方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチ側壁の前記窒化膜を除去する工程を含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１５） 前記熱酸化膜の形成工程は、前記チャネル方向と直交する方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチ側壁の全体に、前記幅広の熱酸化膜を形成する工程を含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１６） 前記窒化膜除去工程は、前記チャネル方向と直交する方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチの側壁に、前記窒化膜を維持しつつ行なわれることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１７） 前記窒化膜の除去工程において、ｎ型ウエル注入用のマスクを転用することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１８） 前記窒化膜の除去工程において、ｎ型ウエル注入用のマスクと、ゲートマスクを太らせたマスクとを組み合わせて用いることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１９） 前記トレンチ埋め込み後に、ウエル注入のためのレジスト露光を行なう工程をさらに含み、
前記熱酸化膜が位置する部分の素子分離幅は、前記レジスト露光における露光位置ずれ許容量よりも大きく設定されていることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記２０） 前記熱酸化膜は、８００〜１０００℃でウエット酸化またはドライ酸化によって行なうことを特徴とする付記１０に記載の半導体装置の製造方法。
１ 半導体装置
２ ＮＭＯＳ
３ ＰＭＯＳ
５ シリコン基板
１０、３０ ＳＴＩ
１１ 酸化膜ライナー
１２ 窒化膜ライナー
１３ 埋め込み酸化膜
１４、２４ 熱酸化膜
２１ ゲート電極
２２ ソース・ドレイン不純物拡散領域
２５ ウエル境界
２８ 第１トレンチ
２８ａ ＰＭＯＳ側トレンチ側壁
２８ｂ ＮＭＯＳ側トレンチ側壁
２９ 第２トレンチ
３２ レジストマスク
３５ ｎ−ｗｅｌｌ注入マスク
３６ シフトさせたゲートマスク
２ ＮＭＯＳ
３ ＰＭＯＳ
５ シリコン基板
１０、３０ ＳＴＩ
１１ 酸化膜ライナー
１２ 窒化膜ライナー
１３ 埋め込み酸化膜
１４、２４ 熱酸化膜
２１ ゲート電極
２２ ソース・ドレイン不純物拡散領域
２５ ウエル境界
２８ 第１トレンチ
２８ａ ＰＭＯＳ側トレンチ側壁
２８ｂ ＮＭＯＳ側トレンチ側壁
２９ 第２トレンチ
３２ レジストマスク
３５ ｎ−ｗｅｌｌ注入マスク
３６ シフトさせたゲートマスク
Claims (9)
- 半導体基板上の所定の個所に位置する素子分離領域と、
前記素子分離領域を挟んで隣接する素子領域にそれぞれ形成されるｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴと
を備え、前記素子分離領域は、
チャネル方向の断面で見たときに、前記ｎ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部に設けられる窒化膜ライナーと、
前記トレンチの側壁下部に位置する熱酸化膜と
を有し、前記チャネル方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側のトレンチ側壁の上部には、前記窒化膜ライナーが存在しない
ことを特徴とする半導体装置。 - 前記トレンチ下部の熱酸化膜は、前記チャネル方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側では、トレンチ側壁の上端まで位置する
ことを特徴とする請求項１に記載の半導体装置。 - チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁には前記窒化膜ライナーが存在しない
ことを特徴とする請求項１に記載の半導体装置。 - チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁の全体に、前記熱酸化膜が形成されている
ことを特徴とする請求項１または３に記載の半導体装置。 - チャネル方向と直交する方向の断面で見たときに、前記素子分離領域のｐ型ＭＯＳＦＥＴと接する側の側壁上部に、前記窒化膜ライナーが設けられ、
当該ｐ型ＭＯＳＦＥＴと接する側の素子分離領域の側壁下部には、前記熱酸化膜が形成されている
ことを特徴とする請求項１に記載の半導体装置。 - 半導体基板の所定の箇所に所定の深さの第１トレンチを形成し、
前記第１トレンチ側壁の全面を覆う窒化膜を形成し、
前記第１トレンチ上部の窒化膜を維持しつつ、当該第１トレンチの底部およびその近傍の窒化膜を除去して基板シリコンを露出させ、
前記露出させた部分を熱酸化して、前記第１トレンチの下部に熱酸化膜を形成する
工程を含み、
前記第１のトレンチを、ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域を区画するように形成し、
前記第１トレンチ底部の窒化膜の除去後に、チャネル方向の断面で見た場合に、前記ｎ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を維持し、かつ、前記ｐ型ＭＯＳＦＥＴ領域と接する側の前記第１トレンチの側壁に形成された窒化膜を除去し、
前記第１トレンチ底部から、さらに第２のトレンチを掘り込み、
前記ｎ型ＭＯＳＦＥＴ領域と接する側の第２トレンチ側面と、前記ｐ型ＭＯＳＦＥＴ領域と接する側の第１トレンチおよび第２トレンチの側面の全体を熱酸化して、前記窒化膜の下端部よりも基板側に拡がる熱酸化膜を形成する
工程をさらに含むことを特徴とする半導体装置の製造方法。 - 前記熱酸化膜の形成工程は、前記チャネル方向と直交する方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチ側壁の全体に、前記幅広の熱酸化膜を形成する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記窒化膜除去工程は、前記チャネル方向と直交する方向の断面で見たときに、前記ｐ型ＭＯＳＦＥＴと接する側の第１トレンチの側壁に、前記窒化膜を維持しつつ行なわれることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記窒化膜の除去工程において、ｎ型ウエル注入用のマスクと、前記ｐ型ＭＯＳＦＥＴ領域に形成されるゲートのマスクをチャネル方向に幅広にしたマスクとを組み合わせて用いることを特徴とする請求項８に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005331700A JP4859441B2 (ja) | 2005-06-10 | 2005-11-16 | 半導体装置およびその製造方法 |
| TW095105924A TWI316293B (en) | 2005-06-10 | 2006-02-22 | Semiconductor device and method for manufacturing the same |
| US11/358,317 US7501686B2 (en) | 2005-06-10 | 2006-02-22 | Semiconductor device and method for manufacturing the same |
| KR1020060022008A KR100735809B1 (ko) | 2005-06-10 | 2006-03-09 | 반도체 장치 및 그 제조 방법 |
| CN2006100547589A CN1877839B (zh) | 2005-06-10 | 2006-03-10 | 半导体器件及其制造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005171277 | 2005-06-10 | ||
| JP2005171277 | 2005-06-10 | ||
| JP2005331700A JP4859441B2 (ja) | 2005-06-10 | 2005-11-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007019450A JP2007019450A (ja) | 2007-01-25 |
| JP4859441B2 true JP4859441B2 (ja) | 2012-01-25 |
Family
ID=37524582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005331700A Expired - Fee Related JP4859441B2 (ja) | 2005-06-10 | 2005-11-16 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7501686B2 (ja) |
| JP (1) | JP4859441B2 (ja) |
| KR (1) | KR100735809B1 (ja) |
| CN (1) | CN1877839B (ja) |
| TW (1) | TWI316293B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381609B2 (en) * | 2004-01-16 | 2008-06-03 | International Business Machines Corporation | Method and structure for controlling stress in a transistor channel |
| US7521763B2 (en) * | 2007-01-03 | 2009-04-21 | International Business Machines Corporation | Dual stress STI |
| CN101271866B (zh) | 2007-03-22 | 2010-05-19 | 中芯国际集成电路制造(上海)有限公司 | 用于mos晶体管的隔离结构及其形成方法 |
| US7691693B2 (en) * | 2007-06-01 | 2010-04-06 | Synopsys, Inc. | Method for suppressing layout sensitivity of threshold voltage in a transistor array |
| KR100891534B1 (ko) | 2007-10-26 | 2009-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100944148B1 (ko) * | 2007-11-26 | 2010-02-24 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| US8106459B2 (en) | 2008-05-06 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs having dielectric punch-through stoppers |
| US8263462B2 (en) | 2008-12-31 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dielectric punch-through stoppers for forming FinFETs having dual fin heights |
| US8293616B2 (en) | 2009-02-24 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of fabrication of semiconductor devices with low capacitance |
| US8198170B2 (en) * | 2010-10-15 | 2012-06-12 | GlobalFoundries, Inc. | Semiconductor device fabrication method for improved isolation regions and defect-free active semiconductor material |
| US8765561B2 (en) | 2011-06-06 | 2014-07-01 | United Microelectronics Corp. | Method for fabricating semiconductor device |
| US8921944B2 (en) | 2011-07-19 | 2014-12-30 | United Microelectronics Corp. | Semiconductor device |
| US8647941B2 (en) | 2011-08-17 | 2014-02-11 | United Microelectronics Corp. | Method of forming semiconductor device |
| US8691659B2 (en) | 2011-10-26 | 2014-04-08 | United Microelectronics Corp. | Method for forming void-free dielectric layer |
| US8835243B2 (en) | 2012-05-04 | 2014-09-16 | United Microelectronics Corp. | Semiconductor process |
| US8772120B2 (en) | 2012-05-24 | 2014-07-08 | United Microelectronics Corp. | Semiconductor process |
| US8951876B2 (en) | 2012-06-20 | 2015-02-10 | United Microelectronics Corp. | Semiconductor device and manufacturing method thereof |
| US8778755B2 (en) * | 2012-07-12 | 2014-07-15 | Bae Systems Information And Electronic Systems Integration Inc. | Method for fabricating a metal-insulator-metal capacitor |
| US8895396B1 (en) | 2013-07-11 | 2014-11-25 | United Microelectronics Corp. | Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures |
| US9196728B2 (en) * | 2013-12-31 | 2015-11-24 | Texas Instruments Incorporated | LDMOS CHC reliability |
| US10910276B1 (en) * | 2019-10-01 | 2021-02-02 | Globalfoundries Inc. | STI structure with liner along lower portion of longitudinal sides of active region, and related FET and method |
| US11869802B2 (en) | 2020-07-29 | 2024-01-09 | Changxin Memory Technologies, Inc. | Method of forming semiconductor isolation structure and semiconductor isolation structure |
| CN114068389A (zh) * | 2020-07-29 | 2022-02-18 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151047A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| JPH02248047A (ja) | 1989-03-22 | 1990-10-03 | Nec Corp | ＳｉＯ↓２膜の形成方法 |
| JPH02273956A (ja) * | 1989-04-15 | 1990-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5498566A (en) * | 1993-11-15 | 1996-03-12 | Lg Semicon Co., Ltd. | Isolation region structure of semiconductor device and method for fabricating the same |
| KR19990051399A (ko) * | 1997-12-19 | 1999-07-05 | 윤종용 | 반도체 장치의 소자분리방법 |
| JP2002043413A (ja) | 2000-07-25 | 2002-02-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US6313008B1 (en) | 2001-01-25 | 2001-11-06 | Chartered Semiconductor Manufacturing Inc. | Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon |
| JP4173658B2 (ja) * | 2001-11-26 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JP2003273206A (ja) | 2002-03-18 | 2003-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
2005
- 2005-11-16 JP JP2005331700A patent/JP4859441B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-22 US US11/358,317 patent/US7501686B2/en not_active Expired - Fee Related
- 2006-02-22 TW TW095105924A patent/TWI316293B/zh not_active IP Right Cessation
- 2006-03-09 KR KR1020060022008A patent/KR100735809B1/ko active IP Right Grant
- 2006-03-10 CN CN2006100547589A patent/CN1877839B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1877839A (zh) | 2006-12-13 |
| KR100735809B1 (ko) | 2007-07-06 |
| TW200644223A (en) | 2006-12-16 |
| TWI316293B (en) | 2009-10-21 |
| US7501686B2 (en) | 2009-03-10 |
| CN1877839B (zh) | 2011-07-13 |
| US20060281245A1 (en) | 2006-12-14 |
| JP2007019450A (ja) | 2007-01-25 |
| KR20060128621A (ko) | 2006-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4859441B2 (ja) | 半導体装置およびその製造方法 | |
| US6864152B1 (en) | Fabrication of trenches with multiple depths on the same substrate | |
| US7534726B2 (en) | Method of forming a recess channel trench pattern, and fabricating a recess channel transistor | |
| US8120094B2 (en) | Shallow trench isolation with improved structure and method of forming | |
| US7205207B2 (en) | High performance strained CMOS devices | |
| JP5234886B2 (ja) | 半導体装置の製造方法 | |
| US6596608B2 (en) | Method of manufacturing non-volatile semiconductor memory device | |
| JP5691074B2 (ja) | 半導体装置の製造方法 | |
| KR100505713B1 (ko) | 쉘로우 트렌치 소자 분리막 및 쉘로우 트렌치 소자분리막의 형성 방법 | |
| US20180175143A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20170018780A (ko) | 반도체 장치의 제조 방법 | |
| US6194289B1 (en) | SOI device and method of isolation thereof | |
| JP3340361B2 (ja) | 半導体装置及びその製造方法 | |
| JP2006041397A (ja) | 半導体装置の製造方法 | |
| JP4745620B2 (ja) | 半導体装置及びその製造方法 | |
| KR100912987B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
| JP2005259745A (ja) | 半導体装置及びその製造方法 | |
| JP2005116983A (ja) | 半導体装置の製造方法 | |
| KR20070001740A (ko) | 반도체소자의 트랜치 소자분리막 형성방법 | |
| KR101167193B1 (ko) | 반도체 소자, 반도체 소자의 소자분리막 형성방법 및 반도체 소자의 제조방법 | |
| JP2006269744A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2013149775A (ja) | 半導体装置の製造方法 | |
| JP2006278852A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20080099483A (ko) | 반도체 소자의 제조방법 | |
| KR20090000356A (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070119 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100702 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110405 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111004 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111101 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4859441 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |