KR100944148B1 - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 본 발명의 목적은 열산화막에 가해지는 전체 응력을 분산시켜 소자 특성을 좋게 하는 반도체 소자 및 그 제조 방법에 관한 것이다.

본 발명은 반도체 기판상에 p형 MOSFET 소자와 n형 MOSFET 소자를 분리하기 위해 형성되는 소자 분리용 트렌치와; 상기 소자 분리용 트렌치 내벽에 형성되는 열산화막과; 상기 열산화막 상에 형성되는 라이너(liner) 질화막;을 포함하고, 상기 열산화막의 표면은 불균일하게 형성된 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and Method for fabricating thereof}

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 p형 MOSFET 소자와 n형 MOSFET 소자를 분리하기 위해 STI(Shallow trench isolation; 이하 'STI') 구조를 사용하는 반도체 소자 및 그 제조 방법에 관한 것이다.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.

한편, 트렌치 소자 분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.

도 1a 내지 도 1d는 종래 반도체 소자의 STI 공정을 나타낸 단면도이다.

먼저, 도 1a를 참조하면, 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질 화막(22)을 형성한 다음, 패드 질화막(22) 상부에 포토레지스트(23)를 도포한다.

다음으로, 도 1b에 도시된 바와 같이 소자분리 마스크를 이용한 노광 및 현상 공정을 실시하여 포토레지스트 패턴(23a)을 형성한 다음, 이를 식각 베리어로 사용하여 패드 질화막(22) 및 패드 산화막(21)을 차례로 선택 식각한다.

이어서, 도 1c에 도시된 바와 같이 포토레지스트 패턴(23a)을 제거하고, 패드 질화막(22)을 식각 마스크로 사용하여 실리콘 기판(20)을 건식 식각함으로써 트렌치를 형성한 다음, 측벽 희생 산화 공정을 수행하고, 다시 측벽 재산화 공정을 실시하여 노출된 트렌치 영역에 열산화막(24)을 형성한다.

다음으로, 도 1d에 도시된 바와 같이 상기 열산화막(24)을 포함한 실리콘 기판 전면에 라이너 질화막(25)을 형성한 후, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하게 된다.

상기 라이너 질화막(25)은 상기 열산화막(24) 형성 시 트렌치 내벽의 체적 팽창에 따라 증가되는 스트레스를 완화시켜 열산화막(24) 내부의 응력을 조절하기 위하여 사용되며, 후속 도펀트들의 확산은 물론 H₂0등의 수분이 열산화막(24) 내부에 침입되는 것을 방지한다.

열산화막(24)의 응력이 장력(tensile)일 경우 전자의 이동도가 좋아져 n형 MOSFET의 성능이 좋아지고, p형 MOSFET의 경우 상기 장력과는 반대로 응력이 압력(compressive)일 때 정공의 이동도가 좋아지는 특성을 가지고 있다.

따라서, n형 MOSFET 또는 p형 MOSFET에 따라 상기 열산화막(24)에 의해 생긴 응력의 방향을 바꾸어 전자 또는 정공의 이동도를 좋게 할 필요가 있다.

본 발명의 목적은 열산화막에 가해지는 전체 응력을 분산시켜 소자 특성을 좋게 하는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판상에 p형 MOSFET 소자와 n형 MOSFET 소자를 분리하기 위해 형성되는 소자 분리용 트렌치와; 상기 소자 분리용 트렌치 내벽에 형성되는 열산화막과; 상기 열산화막 상에 형성되는 라이너(liner) 질화막;을 포함하고, 상기 열산화막의 표면은 불균일하게 형성된 것을 특징으로 한다.

이때, 상기 열산화막의 표면은 습식 화학 방법을 이용하여 불균일하게 형성하는 것을 특징으로 한다.

또한, 상기 열산화막은 상기 소자 분리용 트렌치의 측벽 상단까지 형성되고,

상기 라이너 질화막은 상기 열산화막을 포함한 상기 반도체 기판 전면에 형성되는 것을 특징으로 한다.

또한, 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 p형 MOSFET 소자와 n형 MOSFET 소자를 분리하기 위한 소자 분리용 트렌치를 형성하는 단계와; 상기 소자 분리용 트렌치 내벽에 열산화막을 형성하는 단계와; 상기 열산화막의 표면을 불균일하게 처리하는 단계와; 상기 표면이 불균일하게 처리된 열산화막 상에 라이너(liner) 질화막을 형성하는 단계;를 포함하여 이루어진다.

이때, 상기 처리 단계는 상기 열산화막의 표면은 습식 화학 방법을 이용하여 불균일하게 형성하는 것을 특징으로 한다.

본 발명에 따른 반도체 소자 및 그 제조 방법은, 열산화막에 가해지는 전체 응력을 분산시킴으로써, 소자 특성을 좋게 하는 효과가 있다.

본 발명에 따른 플래쉬 셀 제조 방법은 필요에 따라 전술한 구성요소 이외의 것이 포함되어 구성될 수 있을 것이나, 상기 전술한 구성요소 이외의 것은 본 발명에 직접적 연관이 있는 것은 아니므로 설명의 간명함을 위해 이에 대한 자세한 설명은 이하 생략된다.

한편, 상기 구성요소들은 실제 응용에서 구현될 때 필요에 따라 2 이상의 구성요소가 하나의 구성요소로 합쳐져서 구성되거나, 하나의 구성요소가 2 이상의 구성요소로 세분되어 구성될 수 있음을 유념해야 한다.

본 발명의 다른 목적, 특성 및 이점들은 이하에서의 실시예들의 상세한 설명을 통해 명백해질 것이다.

본 발명에 따른 반도체 소자 및 이를 위한 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 STI 제조 공정을 나타낸 일 실시예 단면도이다.

먼저, 도 2a를 참조하면, 실리콘 기판(30) 상에 패드 산화막(31) 및 패드 질 화막(32)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성한 다음, 패드 질화막(32) 상부에 포토레지스트(33)를 도포한다.

다음으로, 도 2b에 도시된 바와 같이, 소자분리 마스크를 이용한 노광 및 현상 공정을 실시하여 포토레지스트 패턴(33a)을 형성한 다음, 이를 식각 베리어로 사용하여 패드 질화막(32) 및 패드 산화막(31)을 차례로 선택 식각한다.

이어서, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(33a)을 제거하고, 패드 질화막(32)을 식각 마스크로 사용하여 실리콘 기판(30)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.

그 다음으로, 측벽 희생 산화 공정을 수행하고, 다시 측벽 재산화 공정을 실시하여 노출된 트렌치 영역에 열산화막(34)을 형성한다.

상기 열산화막(34)은 소자분리용 트렌치를 형성하기 위한 식각 공정에서 손상된 소자분리용 트렌치의 측벽을 보완하고, 후속공정으로부터의 손상을 방지하기 위하여 형성한다.

그 다음으로, 도 2d에 도시된 바와 같이, 습식 식각(Wet etching)을 이용하여 상기 트렌치 내벽에 형성된 열산화막(34)의 표면을 울퉁불퉁한 형태로 불균일하게 처리한다.

현재, 열산화막(34)의 응력이 장력(tensile)일 경우 전자의 이동도가 좋아져 n형 MOSFET의 성능이 좋아지고, p형 MOSFET의 경우 상기 장력과는 반대로 응력이 압력(compressive)일 때 정공의 이동도가 좋아지는 특성을 가지고 있다.

따라서, 본 발명은 상기 열산화막(34)의 표면을 불균일하게 형성함으로써, 상기 열산화막(34)이 받는 전체 응력을 골고루 분산시켜 소자의 전자의 이동도 또는 정공의 이동도 특성을 좋게 할 수 있다.

그 다음으로, 도 2e에 도시된 바와 같이, 상기 열산화막(34) 상에 라이너 질화막(35)을 형성하고, 상기 소자분리용 트렌치가 매립되도록 상기 결과물 전면에 매립산화막(36)을 형성한다.

이때, 매립산화막(36)은 화학적 기상 증착 방법(Chemical Mechanical Polishing)을 사용하여 형성한다.

그 다음으로, 도 2f에 도시된 바와 같이, 패드 질화막(32)의 상부가 노출되도록 매립산화막(36)에 대한 평탄화, 예컨대 화학적 기계적 연마 공정(CMP; Chemical Mechanical Polishing)을 수행한다. 다음에 패드 산화막(31)을 제거하여 활성영역을 정의하는 트렌치 소자분리막(37)을 형성한다.

이상 본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다. 예를 들면, 본 기술분야의 당업자에게는 전술한 실시예들을 서로 조합하여 사용하는 것도 매우 용이할 것이다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

도 1a 내지 도 1d는 종래 반도체 소자의 STI 공정을 나타낸 단면도이다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 STI 제조 공정을 나타낸 일 실시예 단면도이다.

<도면의 주요 부호에 대한 설명>

30: 실리콘 기판 31: 패드 산화막

32: 패드 질화막 33: 포토레지스트

33a: 포토레지스트 패턴 34: 열산화막

35: 라이너 질화막 36: 매립산화막

37: 트렌치 소자분리막

Claims (5)

1. 반도체 기판상에 p형 MOSFET 소자와 n형 MOSFET 소자를 분리하기 위해 형성되는 소자 분리용 트렌치;

   상기 소자 분리용 트렌치 내벽에 형성되는 열산화막; 및

   상기 열산화막 상에 형성되는 라이너(liner) 질화막;을 포함하고,

   상기 열산화막의 표면은 불균일하게 형성된 것을 특징으로 하는 반도체 소자.
2. 제1 항에 있어서,

   상기 열산화막의 표면은 습식 식각을 이용하여 불균일하게 형성하는 것을 특징으로 하는 반도체 소자.
3. 제1 항에 있어서,

   상기 라이너 질화막은 상기 열산화막을 포함한 상기 반도체 기판 전면에 형성되는 것을 특징으로 하는 반도체 소자.
4. 반도체 기판상에 p형 MOSFET 소자와 n형 MOSFET 소자를 분리하기 위한 소자 분리용 트렌치를 형성하는 단계;

   상기 소자 분리용 트렌치 내벽에 열산화막을 형성하는 단계;

   상기 열산화막의 표면을 불균일하게 처리하는 단계; 및

   상기 표면이 불균일하게 처리된 열산화막 상에 라이너(liner) 질화막을 형성하는 단계;를 포함하여 이루어지는 반도체 소자의 제조 방법.
5. 제4 항에 있어서,

   상기 처리 단계는, 상기 열산화막의 표면은 습식 식각을 이용하여 불균일하게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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