KR20060128621A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따르면 STI 구조에서, 스트레스 완화용의 질화막 라이너(liner)를 갖고, 또한 소자간 내압(耐壓) 특성을 향상할 수 있는 반도체 장치를 제공한다.
반도체 소자(2, 3)가 형성되는 소자 영역을 구획하는 소자 분리 STI(10)에서, 트렌치(trench) 상부의 측벽의 내측에는 질화막 라이너(12)가 형성되고, 트렌치의 측벽 하부에는 열산화막(14)이 위치하고, 열산화막이 위치하는 부분에서의 소자 분리 영역의 폭(W2)은 상기 질화막 라이너의 하단부에서의 라이너간의 폭(W1)보다도 넓게 설정되어 있다.
반도체 장치, 실리콘 기판, STI, 산화막 라이너, 질화막 라이너, 매립 산화막, 열산화막, 레지스트 마스크
Description
도 1은 종래의 STI에 발생하는 문제점을 설명하기 위한 도면.
도 2는 질화막 라이너(liner)를 갖는 종래의 STI 구성을 도시한 도면.
도 3은 본 발명에 이르는 원리를 설명하기 위한 도면.
도 4는 본 발명의 제 1 실시예에 따른 STI 구조를 갖는 반도체 장치의 개략적인 단면도.
도 5는 제 1 실시예의 STI 구조의 효과를 설명하기 위한 도면.
도 6은 제 1 실시예에 따른 STI 구조의 제 1 제작 공정도.
도 7은 제 1 실시예에 따른 STI 구조의 제 2 제작 공정도.
도 8은 제 1 실시예에 따른 STI 구조의 제작 공정의 변형예 1을 도시한 제 1 도면.
도 9는 제 1 실시예에 따른 STI 구조의 제작 공정의 변형예 1을 도시한 제 2 도면.
도 10은 제 1 실시예의 STI 구조의 변형예 2를 도시한 도면.
도 11은 본 발명의 제 2 실시예에 따른 STI 구조를 갖는 반도체 장치의 개략적인 단면도.
도 12는 제 2 실시예에 따른 STI 구조의 제 1 제작 공정도.
도 13은 제 2 실시예에 따른 STI 구조의 제 2 제작 공정도.
도 14는 제 2 실시예에 따른 STI 구조의 제 3 제작 공정도.
도 15는 PMOS에 접하는 측의 트렌치(trench) 측벽에 형성된 질화막을 에칭할 때에 사용하는 레지스트 마스크의 구성예를 도시한 도.
도 16은 본 발명의 반도체 장치의 내압 효과를 나타내는 그래프.
도면의 주요 부분에 대한 부호의 설명
1…반도체 장치 2…NMOS
3…PMOS 5…실리콘 기판
10, 30…STI 11…산화막 라이너
12…질화막 라이너 13…매립 산화막
14, 24…열산화막 21…게이트 전극
22…소스·드레인 불순물 확산 영역 25…웰(well) 경계
27…SiN 마스크 28…제 1 트렌치
28a…PMOS측 트렌치 측벽 28b…NMOS측 트렌치 측벽
29…제 2 트렌치 32…레지스트 마스크
35…n형 웰 주입 마스크 36…시프트시킨 게이트 마스크
본 발명은 넓게는 반도체 장치와 그 제조 방법에 관한 것으로, 특히, 매립형 소자 분리 구조(STI: Shallow Trench Isolation)를 갖는 CMOS형의 반도체 장치와 그 제조 방법에 관한 것이다.
CMOS형 반도체 장치의 STI의 개발에 있어서, 반도체 소자의 미세화에 따라 2개의 큰 과제가 있다. 하나는 웰(well)간 리크(leak)의 억제, 또 하나는 STI로부터 활성 영역으로의 응력의 컨트롤이다.
우선 첫 번째의 과제인 p형 웰-n형 웰 사이의 웰간 리크 전류에 관하여 설명한다. 웰간 리크 전류란, 도 1에 도시된 바와 같이, 예를 들면 어떤 NM0S 디바이스의 n형 드레인에 드레인 전압을 가한 경우, n형 드레인으로부터 STI를 통하여, 이웃의 PMOS 디바이스의 n형 웰에 흘러버리는 리크 전류를 가리킨다. 반도체 장치를 미세화하면, 이 리크 전류가 흐르는 거리(리크 패스)가 짧아지는 것이 원인으로, 리크 전류가 증대하는 것이 문제가 되고 있다.
이 대책으로서, STI의 바닥을 팽창시킴으로써 리크 패스를 늘려, 리크 전류를 억제한다는 공지의 특허가 있다(예를 들면 특허문헌 1 및 2를 참조). 그러나, 이들 특허는 후술하는 소자의 미세화에 기인하는 STI로부터의 응력 제어의 과제를 해결하고 있지 않다.
STI의 개발에 있어서 또 하나의 과제는 STI로부터의 응력의 제어이다. STI 매립 재료로부터의 압축 응력은 특히 n형 M0S 반도체에서 이동도를 현저하게 저감시키는 것이 알려져 있고, 지금까지 STI로부터의 압축 응력을 저감시키기 위해서, STI 측벽의 라이너(liner) 막으로서 인장 응력을 갖는 질화막을 넣는 구조가 있다( 특허문헌 3을 참조).
도 2는 질화막 라이너를 갖는 종래의 STI 구조를 도시한 도면이다. 이방성 드라이 에칭 등에 의해 형성된 트렌치(trench)의 내벽에 질화막 라이너(101)가 인장되어, 질화막 라이너(101)로 덮인 트렌치 내에 매립 산화막(102)이 충전되어서, STI(110)를 구성하고 있다. 이에 따라 채널부에 인장 응력이 인가되어, 이동도의 감소가 완화된다.
또한 n형 M0S 반도체의 이동도 향상에는, 채널 방향의 인장 응력이 바람직한 것이 밝혀져 있다. 이 때문에, PMOS에 접하는 측의 STI 측벽에만 질화물 등에 의한 산화 방지막을 형성하고, NMOS에 접하는 측의 STI 측면에는 산화 방지막을 설치하지 않는 구성이 제안되어 있다(특허문헌 4를 참조).
[특허문헌 1] 일본국 공개특허공보 특개2002-270684호
[특허문헌 2] 일본국 공개특허공보 특개2002-43413호
[특허문헌 3] 일본국 공개특허공보 특개2003-273206호
[특허문헌 4] 일본국 공개특허공보 특개2003-158241호
본 발명은 CMOS형의 반도체장치의 미세화에 따른 소자 분리의 과제, 즉 pn형 웰간 리크 전류의 억제와, STI로부터의 응력의 컨트롤의 쌍방을 동시에 실현할 수 있는 반도체 장치의 구성과 그 제조 방법을 제공하는 것을 과제로 한다.
본 발명자들은, 소자 구조의 미세화가 진행되면, 웰 노광시의 위치 맞춤 어긋남에 의한 웰간 리크 전류의 증대가 무시할 수 없어지는 것을 알아냈다. 이것은 웰 주입의 노광의 위치 맞춤 정밀도의 편차량이 STI의 폭과 동등하거나 그 이상이 됨으로써 발생하는 문제이다. 도 3에 도시된 바와 같이 웰 주입의 노광의 위치 어긋남에 의해, p형 웰-n형 웰의 웰 경계가 STI의 저부에서 빗나가버려, STI 측벽에 걸려 버렸을 경우, p형 웰-n형 웰의 웰 경계와 n형 드레인의 거리가 근접하기 때문에 드레인 전류가 급격하게 증가한다고 생각된다.
이를 방지하기 위해서, STI로부터의 압력 제어를 행하는 동시에, 적어도 웰 노광시의 위치 맞춤 어긋남의 폭 이상으로 STI의 바닥을 팽창시킬 필요성에 이르렀다.
그래서, STI 구조에서 스트레스 제어용 라이너 질화막을 가지면서, 또한 STI의 저부 구조를 개량함으로써, 소자간 내압 특성을 개선할 수 있는 반도체 장치와 그 제조 방법의 제공을 과제로 한다.
상기 과제를 해결하기 위해서, 제 1 구성으로서, STI의 측벽 상부에는 질화막 라이너가 설치되어 있고, STI의 측벽 하부에는 상기 질화막 라이너의 하단에서의 라이너간의 폭보다도 폭이 넓은 열산화막이 설치된 구성을 채용한다.
제 2 구성으로서, NMOS와 접하는 측의 트렌치 측벽에만 질화막 라이너를 설치하고, PM0S와 접하는 측의 트렌치 측벽에는 질화막 라이너를 설치하지 않고, 폭이 넓은 열산화막을 트렌치 상단까지 설치한다. 이 구성에서는, NMOS측으로의 압축 응력을 방지하면서, PMOS측에는 압축 응력을 부가함으로써 이동도를 높인다.
더 구체적으로는, 본 발명의 제 1 구성에서는, 반도체 장치는 반도체 기판 위의 소정의 장소에 위치하는 소자 영역과, 상기 소자 영역을 구획하는 매립형의 소자 분리 영역을 구비하고, 소자 분리 영역은,
(a) 트렌치의 측벽 상부에 위치하는 질화막 라이너와,
(b) 상기 트렌치의 측벽 하부에 위치하는 열산화막을 포함하고,
상기 열산화막이 위치하는 부분에서의 소자 분리 영역의 최대의 폭은 상기 질화막 라이너의 하단부에서의 라이너간의 폭보다도 폭이 넓게 설정되어 있다.
본 발명의 제 2 구성에서는, 반도체 장치가 소자 분리 영역을 끼고 인접하는 소자 영역에 각각 형성되는 p형 MOSFET과 n형 MOSFET을 갖고, 상기 소자 분리 영역은,
(a) 채널 방향의 단면에서 보았을 때에, 상기 n형 MOSFET과 접하는 측의 트렌치 측벽의 상부에 설치되는 질화막 라이너와,
(b) 상기 트렌치의 측벽 하방에 위치하는 열산화막을 갖고,
상기 채널 방향의 단면에서 보았을 때에, 상기 p형 MOSFET과 접하는 측의 트렌치 측벽의 상부에는, 상기 질화막 라이너가 존재하지 않는 것을 특징으로 한다.
또한 다른 측면에서는, 반도체 장치의 제조 방법을 제공한다. 반도체 장치의 제조 방법은,
(a) 반도체 기판의 소정의 장소에 소정의 깊이의 제 1 트렌치를 형성하고,
(b) 상기 제 1 트렌치 측벽의 전면(全面)을 덮는 질화막을 형성하고,
(c) 상기 제 1 트렌치 상부의 질화막을 유지하면서, 상기 제 1 트렌치의 저부 및 그 근방의 질화막을 제거해서 기판 실리콘을 노출시키고,
(d) 상기 노출시킨 부분을 열산화하고, 상기 제 1 트렌치의 하부에, 상기 질화막의 하단부보다도 기판측으로 넓어지는 열산화막을 형성하는 공정을 포함한다.
이 방법에 의해, 상기 제 1 구성을 갖는 반도체 장치가 제조된다.
상기 제 2 구성을 제조하는 방법으로서, 상기의 공정에 더하여,
(e) 상기 트렌치를, p형 MOSFET 영역과 n형 MOSFET 영역을 구획하도록 형성하고,
(f) 상기 트렌치 저부의 질화막의 제거 후에, 채널 방향의 단면에서 본 경우에, 상기 n형 MOSFET 영역과 접하는 측의 상기 제 1 트렌치의 측벽에 형성된 질화막을 유지하고, 또한, 상기 p형 MOSFET 영역과 접하는 측의 상기 제 1 트렌치의 측벽에 형성된 질화막을 제거하는 공정을 더 포함한다.
이하, 첨부된 도면을 참조하여, 본 발명의 양호한 실시예를 설명한다.
<제 1 실시예>
도 4는 본 발명의 제 1 실시예에 따른 CMOS 반도체 장치(1)의 STI 구조를 나타내는 개략적인 단면도이다. 제 1 실시예에서는 STI의 상부 측벽의 내측에는 질화막이 형성되어 있고, STI의 하부 측벽의 내측에는 질화막을 설치하지 않고, 열산화에 의해 트렌치 상부보다도 폭이 넓게 팽창시킨 구성을 채용하고 있다.
CMOS형 반도체 장치(1)는 실리콘 기판(5) 위에서, n형 채널을 형성하는 NMOS 트랜지스터(2)와, p형 채널을 형성하는 PMOS 트랜지스터(3)가 배치되는 소자 영역 사이를 막기 위해서, 매립형 소자 분리(STI)(10)를 가진다. STI(10)는 STI의 측벽 내측 전체를 덮는 산화막 라이너(11)와, STI의 측벽 상부의 산화막 라이너(11) 위 에 위치하는 질화막 라이너(12)와, STI 하부의 열산화막(14)과, STI 내부의 매립 산화막(13)을 가진다. 열산화막(14)의 존재에 의해, 소자 분리(STI)(10)의 하부의 최대폭 W2는 질화막 라이너(12)의 하단부에서의 라이너간의 폭 W1보다도 폭이 넓어져 있다.
STI 하부를 폭이 넓게 함으로써, 웰 주입시의 노광 위치 어긋남에 기인하는 소자간 리크를 방지할 수 있다. 다시 말해, 열산화에 의해 STI 하부 또는 저부를 팽창시킴으로써, 노광 위치 어긋남이 발생한 경우에도, 소자 분리(STI)(10)가 p형 웰과 n형 웰의 경계를 커버하도록 위치할 수 있다.
도 5는 제 1 실시예의 STI 구조의 효과를 도시한 도면이다. 도 3에 도시된 바와 같은 종래의 순서 테이퍼(taper)를 갖는 STI 구조(110)라면, 웰 주입의 노광 위치 어긋남에 의해, 웰 경계(125)가 STI(110)의 저부에서 벗어나 버린다. 소자 구조의 미세화에 의해, STI(110)의 저부를 넘는 양의 노광 위치 어긋남이 발생하면, 웰 경계(125)와 드레인(22) 사이의 거리 d가 근접하여, 소자간 리크 전류가 급증한다.
이에 대하여, 제 1 실시예의 STI 구성에서는, 도 4에 도시된 바와 같이, STI(10)의 하부의 폭을, 열산화에 의해 노광 위치 어긋남량 이상의 폭으로 팽창시키고 있다. 이에 따라, 노광 위치 어긋남이 있는 경우에도, 웰 경계(25)가 STI(10) 저부에 커버되는 범위 내에 존재하고, 소자간 내압 특성을 향상할 수 있다.
도 6 및 도 7은 제 1 실시예의 STI 구조의 제작 공정을 도시한 도면이다. 우선, 도 6의 (a)에 도시된 바와 같이 실리콘 기판(5) 위에, 열산화막(26)과, 에칭 마스크가 되는 실리콘 질화막(27)을 퇴적하고, 포토리소그래피법에 의해 소정의 개구를 갖는 마스크 패턴을 형성한다. 도 6의 예에서는, 마스크 패턴의 개구폭 A는 80nm∼130nm 정도이다. 이 패턴을 마스크로 하여, 드라이 에칭에 의해 제 1 트렌치(28)를 형성한다. 에칭은 HBr과 산소를 포함하는 혼합 가스를 이용하여, 예를 들면 압력 1 내지 100Pa, 주파수 13.56MHz로 RIE(Reactive Ion Etching)를 행한다. 이에 따라, 깊이가 100 내지 300nm, 각도가 80 내지 90°의 순서 테이퍼의 트렌치(28)가 형성된다.
다음에 도 6의 (b)에 도시된 바와 같이 열산화를 5nm정도 행하고, STI의 최외각을 산화막 라이너(11)로 한다. 그 후, 두께 5 내지 20nm 정도의 질화막(12)을 CVD로 형성한다.
다음에, 도 6의 (c)에 도시된 바와 같이, 제 1 트렌치(28)의 측벽에 질화막 라이너(12)를 남기고, 저부의 질화막 라이너(12)만을 RIE로 제거한다. 이에 따라, 제 1 트렌치(28)의 저부 C에서, 기판의 실리콘이 노출된다. 이 때의 질화막 에칭은 CF계의 반응 가스(CF4, CHF3, C2F6, C4F8 등)를 공급하여, 예를 들면 압력 1 내지 100Pa, 주파수를 13.56MHz로 설정해서 RIE를 행한다.
다음에, 도 7의 (d)에 도시된 바와 같이, 제 1 트렌치(28)의 저부로부터, 또 한 단 에칭을 실시하고, 제 2 트렌치(29)를 형성한다. 에칭 조건은, HBr와 산소를 포함하는 혼합 가스를 이용하여, 압력 1 내지 100Pa, 주파수를 예를들면 13.56MHz 로 RIE를 실시한다. 이에 따라, 깊이 10 내지 100nm, 각도가 80° 내지 90° 정도의 순서 테이퍼를 갖는 제 2 트렌치(29)가 더 형성된다.
다음에, 도 7의 (e)에 도시된 바와 같이 제 2 트렌치(29)의 열산화를 행한다. 온도 800∼1000℃의 웨트(wet) 산화 또는 드라이 산화로, 막 두께 5 내지 30nm 정도의 열산화막(14)을 형성한다. 이 때, 제 1 트렌치(28)의 측벽은 질화막 라이너(12)의 존재에 의해 산화되지 않는다.
최후에, 도 7의 (f)에 도시된 바와 같이 HDP(High-Density-Plasma) 산화막 또는 SOG(Spin-on-Glass) 산화막을 퇴적시켜서, 매립 산화막(13)을 형성하고, CMP에 의해 표면을 평탄화한다. 이렇게 하여, 질화막 라이너(12)의 하단부에서의 라이너간의 폭 W1보다도, 열산화막(14)이 위치하는 부분(즉 제 2 트렌치(29)에 대응하는 부분)에서의 소자 분리 영역의 폭 W2의 쪽이 넓게 설정되는 소자 분리 영역(10)이 형성된다.
제 1 실시예에서는, 트렌치 상부의 질화막 라이너(12)에 의해 매립 산화막(13)으로부터 채널 영역에 걸리는 응력을 완화하고, 특히 n형 MOSFET의 전류 열화를 방지하는 동시에, STI 하부를 폭이 넓게 함으로써 웰 주입시의 노광 위치 어긋남에 기인하는 급격한 리크 전류의 증대를 방지할 수 있게 된다.
도 8 및 도 9는 제 1 실시예에 따른 STI 구조의 제작 공정의 변형예 1을 도시한 도면이다. 변형예에서는, 제 2 트렌치의 팜을 행하지 않고, 노출시킨 제 1 트렌치의 하부를 열산화해서 폭 방향으로 넓힌다.
우선 도 8의 (a)에 도시된 바와 같이, 예를 들면 실리콘 질화막에서 소정의 패턴의 마스크(27)를 형성하고, 깊이가 100 내지 300nm, 각도가 80 내지 90°의 순서 테이퍼의 트렌치(28)를 드라이 에칭으로 형성한다. 드라이 에칭의 조건은 예를 들면 도 6의 (a)의 공정과 동일하다.
다음에, 도 8의 (b)에 도시된 바와 같이 열산화를 5nm정도 행하여, STI의 최외각을 산화막 라이너(11)로 한다. 그 후, 두께 5 내지 20nm 정도의 질화막 라이너(12)를 CVD로 형성한다.
다음에, 도 8의 (c)에 도시된 바와 같이 트렌치(28)의 측벽에 질화막 라이너(12)를 남기고, 트렌치(28)의 저부 및 그 근방의 질화막 라이너만을 RIE로 제거한다. 이에 따라, 서클 D로 나타낸 바와 같이, 트렌치(28)의 저부와 그 근방에서, 기판의 실리콘이 노출된다. 질화막 라이너(12)가 제거되는 범위는, 예를 들면 트렌치(28)의 저부로부터 20 내지 50nm의 영역이다.
다음에 도 9의 (d)에 도시된 바와 같이 트렌치 저부 부근의 노출 영역 D의 열산화를 행한다. 온도 800 내지 1000℃의 웨트 산화 또는 드라이 산화로, 막 두께 5 내지 30nm 정도의 열산화막(14)을 형성한다. 이때, 트렌치(28)의 상부는 질화막 라이너(12)로 덮어져 있기 때문에 산화되지 않는다. 이에 따라, 트렌치(28)의 하부에서, 질화막 라이너(12)의 하단부에서의 트렌치 폭보다도 폭이 넓은 열산화막 영역이 형성된다.
최후에, 도 9의 (e)에 도시된 바와 같이 HDP 산화막 또는 SOG 산화막을 퇴적시켜서, 매립 산화막(13)을 형성하고, CMP에 의해 표면을 평탄화한다. 이에 따라 질화막 라이너(12)가 제거된 트렌치 저부에, 질화막 라이너(12)의 하단부에서의 라 이너간의 폭 W1보다도 넓은 소자 분리 폭 W2를 실현시키는 열산화막(14)이 형성된다. 도 6 및 7에 도시된 방법과 같이, 그 후의 웰 주입시에 노광 위치 어긋남이 발생했다고 해도, STI 저부의 폭이 넓은 열산화막(13)에 의해 마진을 충분하게 확보할 수 있고, 웰 경계와 드레인과의 거리의 단축에 의한 소자간 리크 전류를 방지할 수 있다. 또한, STI 측벽의 질화막 라이너에 의해, 매립 산화막(13)으로부터 채널 영역에 걸리는 응력을 완화할 수 있다. 이 결과, 소자간 내압의 편차를 억제하고, 특히 n형 MOSFET의 전류 특성을 향상할 수 있다.
도 10은 제 1 실시예의 변형예 2를 도시한 도면이다. 제조 공정의 조건에 따라서는, 열산화막(14)의 형성시에, 질화막 라이너(12)가 약간 트렌치의 내측에 들어갈 경우가 있을 수 있다. 이 경우에도, 열산화막(14)은 질화막 라이너(12)의 하단부보다도 기판측으로 넓어지고, 질화막 라이너(12)의 하단부에서의 라이너간의 폭 W1보다도, 열산화막(14)이 위치하는 부분에서의 소자 분리 영역(10)의 최대폭 W2의 쪽이 폭이 넓어진다. 이 구성에서도, 소자 영역에의 응력의 제어와, 리크 전류의 방지라는 쌍방의 효과를 달성할 수 있다.
<제 2 실시예>
도 11은 본 발명의 제 2 실시예에 따른 반도체 장치의 SIT 구조를 도시한 도면이다. 제 2 실시예에서는 STI 측벽의 라이너 구성이 채널 방향의 단면에서 보았을 때에, 적어도 PMOS와 접하고 있는 측면에는, 질화막 라이너(12)가 존재하지 않고, 열산화막(24)이 존재하고, 한편, 적어도 NMOS와 접하고 있는 측면에는, STI 측벽의 상부에 질화막 라이너(12)가 존재하고, STI 측면의 하부는 열산화막(24)이 되 어 있다.
구체적으로는, CMOS형 반도체 장치는 실리콘 기판(5) 위에서, n형 채널을 형성하는 NMOS 트랜지스터(2)와, p형 채널을 형성하는 PMOS 트랜지스터(3)가 배치되는 소자 영역 사이를 막기 위해서, 매립형의 소자 분리(STI)(30)를 가진다. STI(30)는 채널 방향(도 11의 좌우 방향)으로 본 단면에서, NMOS와 접하는 측의 측벽의 상부에, 산화막 라이너(11)를 통하여 설치되는 질화막 라이너(12)와, 상기 질화막 라이너(12)의 하단으로부터, STI(30)의 저부를 거쳐, PMOS측의 측벽 전체를 덮는 열산화막(24)과, STI 내부의 매립 산화막(13)을 가진다. 열산화막(24)의 존재에 의해, 소자 분리(STI)(30)의 하부에서, 질화막 라이너(12)의 하단부에서의 폭보다도 폭이 넓어져 있다.
이러한 구성을 채용하는 것은, NMOS에 있어서는, 채널 방향으로 압축 응력이 증가하면 이동도는 내려가지만, PM0S에서는 반대로, 채널 방향으로 압축 응력을 가한 쪽이 이동도가 올라간다는 특성의 차이점을 고려했기 때문이다. 즉, PM0S측에서는, 열산화막(24)에 의한 압축 응력이 p형의 채널 영역에 가하도록 하여, 이동도를 촉진하고, 한편, NMOS측에서는, 질화막 라이너(12)의 존재에 의해, n형 채널 영역에 인장 응력이 걸리도록 하여, 구동 전류를 증대시킨다.
STI(30)의 NMOS와 접하는 측에만 질화막 라이너(12)를 설치하고, PMOS와 NM OS에서 개별적으로 응력을 제어하는 동시에, STI(30)의 하부에서 폭이 넓게 형성된 열산화막(24)의 존재에 의해, PMOS와 NMOS의 경계에서, 노광 어긋남보다도 넓은 영역을 커버한다. 이에 따라 반도체 장치의 미세화에 따른 웰 노광의 위치 어긋남에 기인하는 웰간 리크의 증대도 방지할 수 있다.
도 12 내지 도 14는 제 2 실시 형태에 따른 반도체 장치의 제조 공정도이다.
우선, 도 12의 (a)에 도시된 바와 같이, 실리콘 기판(5) 위에, 열산화막(26)과, 에칭 마스크가 되는 실리콘 질화막을 퇴적시켜, 포토리소그래피 공정을 거쳐서 소정의 개구를 갖는 마스크 패턴(27)을 제작하고, 에칭에 의해 트렌치(28)를 형성한다. 에칭 조건은 HBr와 산소를 포함하는 혼합 가스를 이용해서 예를 들면 압력 1 내지 100Pa, 주파수 13.56MHz로 RIE를 행함으로써, 깊이 10 내지 50nm 정도의 얕은 트렌치를 형성한다.
다음에, 도 12의 (b)에 도시된 바와 같이 열산화를 5nm 정도 행하고 STI의 최외각에 위치하는 산화막 라이너(11)를 형성하고, 그 후에 두께 5 내지 20nm 정도의 질화막(12)을 CVD법에 의해 퇴적시킨다.
다음에, 도 12의 (c)에 도시된 바와 같이 RIE를 실시하고, 트렌치(28)의 측벽만 질화막(12)를 남겨서 질화막 라이너(12)로 하고, 트렌치(28)의 저부에서 기판의 실리콘을 노출시킨다. 이때의 질화막(12)의 에칭은 CF계의 반응 가스(CF4, CHF3, C2F6, C4F8 등)을 사용하여, 압력 1 내지 100Pa, 예를 들면 주파수 13.56MHz로 RIE를 행한다.
다음에 도 13의 (d)에 도시된 바와 같이 NMOS 영역과, 트렌치(28)의 측벽 중, 채널 방향의 단면에서 보았을 때에 NMOS와 접하고 있는 측의 질화막 라이너(12)를 덮도록 레지스트 패턴(32)을 형성한다. 이 레지스트 패턴(32)에 의해, 트렌치 (28) 내에서 PMOS에 접하는 측의 측벽에 설치된 질화막 라이너(12)는 노출되고 있다. NMOS측에서 레지스트 패턴에 덮인 질화막 라이너(12)는, 후술하는 열산화시에 마스크로서 기능한다.
레지스트 패턴(32)을 형성할 때에, 도 15의 (a)에 도시된 바와 같이 n형 웰 주입의 패터닝용 노광 마스크를, NMOS 영역을 덮는 마스크로서 전용하여도 좋다. 이 경우, NMOS 영역만을 덮는 마스크 패턴(35)이 형성된다. 따라서, STI(30)의 PMOS와 접하는 측에서는, 2축 방향, 즉, 게이트 폭(W)을 따른 방향과, 그것에 수직인 게이트 길이(L)를 따른 방향의 쌍방에서 열산화막(24)이 형성된다.
그런데, PM0S측의 채널 방향으로 수직인 방향(즉 게이트 폭 방향)에 가하는 압축 응력은 PM0S의 이동도를 열화하는 방향으로 작용하는 것이 알려져 있다. 그런데 또한, PM0S 영역의 이동도를 늘리기 위해서는, 채널 방향으로 수직인 방향에서 PM0S에 접하는 STI 단면에서는, 질화막 라이너(12)를 에칭 제거하지 않고 남겨, 열산화하지 않도록 하는 것이 더 바람직하다.
이것을 실현하기 위해서는, 도 15의 (b)에 도시된 바와 같은 마스크 패턴을 사용한다. 이 마스크 패턴은 신규로 기판(起版)하여도 좋고, 간편한 방법으로서, n형 웰용의 패턴 마스크(35)와, 게이트 전극(G)용의 패턴 마스크에 시프트를 걸어서 폭이 넓게 한 마스크(36)를 층합성하는 방법이 생각된다. 이러한 마스크를 사용함으로써, PM0S의 채널 방향(소스·드레인 방향)에는, STI로부터의 압축 응력이 증가하고, 채널과 수직인 방향에서는, 질화막 라이너(12)의 존재에 의해 압축 응력이 완화된다. 이 결과, PMOS에서의 동작 속도가 더 향상된다.
도 13의 (e)에 돌아가서, 도 13의 (d)와 같은 레지스트 패턴(32)을 마스크로 하여, 트렌치(28)의 채널 방향에서의 단면에서 보아서 PMOS에 접하는 측의 측벽(28a)에 설치된 질화막 라이너(12)만을 에칭 제거한다. NMOS에 접하는 측의 측벽(28b)에 설치된 질화막 라이너(12)는 레지스트 마스크(32)로 보호되어 있다. 에칭은, 예를 들면, CF4와 산소와 질소의 혼합 가스를 이용하여, 압력 10 내지 100OPa로 등방성 드라이 에칭한다.
다음에, 도 13의 (f)에 도시된 바와 같이 황산 과산화수소를 이용한 일반적인 산(酸) 세정과 애싱(ashing) 공정에 의해 레지스트 패턴(32)을 제거한다.
다음에, 도 14의 (g)에 도시된 바와 같이, 제1 트렌치(28)의 저면으로부터, 더욱 깊게 제 2 트렌치(29)를 형성한다. 구체적으로는, HBr과 산소를 포함하는 혼합 가스를 이용하여, 압력 1 내지 100Pa, 예를 들면 주파수 13.56MHz로 RIE를 행하고, 깊이 50 내지 200 nm정도의 제 2 트렌치(29)를 더 형성한다.
다음에, 도 14의 (h)에 도시된 바와 같이 제 2 트렌치(29)의 저부와, PMOS에 접하는 측의 측벽 전체와, NMOS에 접하는 측에서 질화막 라이너(12)의 하단부까지의 측벽에 걸쳐, 열산화막(24)을 형성한다. 즉, 온도 800℃ 내지 1000℃ 정도의 웨트 산화 또는 드라이 산화ㅗ, 막 두께 5 내지 30nm 정도의 열산화를 행한다. 이때 NMOS측의 측벽은 질화막 라이너(12)가 있기 때문에, 산화되지 않는다. 이렇게 하여, NMOS측의 측벽 상부에는 질화막 라이너(12)가 존재하고, NMOS측의 측벽 하부로부터 저부 및 PMOS 측벽에 걸쳐서는 열산화막(24)이 존재하는 특징적인 트렌치 구조가 형성된다.
최후에, 도 14의 (i)에 도시된 바와 같이 STI 트렌치 내에 산화막(13)을 퇴적시켜 매립, 평탄화 처리를 행한다. 구체적으로는, HDP 산화막 또는 SOG 산화막 등의 매립막을 퇴적시켜서, 트렌치 내부를 매립하고, CMP에 의해 표면을 평탄화한다.
이러한 구성에 의해, STI 형성 후의, 웰 주입을 위한 레지스트 노광에 있어서, 노광 위치 어긋남이 발생할 경우에도, 노광 위치 어긋남량은 열산화막(24)의 형성 부분에서의 소자 분리의 범위 내에서, 웰 경계가 소자 분리 영역의 저면에서 커버되는 범위에, 정확하게 위치한다.
도 16은 도 10에 도시된 STI 구조의 내압 효과를 나타내는 그래프이다. 내압 측정용의 샘플로서, 기판 표면에서의 폭이 100nm, 깊이 280nm의 제 1 트렌치를 형성 후, 막 두께 5nm의 산화막 라이너와, 그 위에 막 두께 20nm의 질화막 라이너를 형성하고, RIE로 트렌치 바닥의 질화막을 제거해서 실리콘 기판을 노출했다. 계속해서, 트렌치 에치(etch)를 50nm 실시하고, 제 2 트렌치를 형성하고, 막 두께 20nm으로 열산화를 행했다.
비교예로서, 도 2의 종래의 STI 구조를 제작했다. 즉, 기판 표면에서의 폭이 동일하게 100nm이고, 깊이 330nm의 순서 테이퍼의 트렌치 내벽 전면을, 5nm의 산화막 라이너와, 막 두께 20nm의 질화막 라이너로 덮은 STI를 제작했다.
웰간 NPN 내압(역방향 바이어스를 인가했을 때에 1nA/μm 전류가 흐를 때의 전압치)은 웰 경계가 중심으로부터 30nm이상 벗어난 시점으로부터, 현저한 차이가 나타나고, 제 1 실시예의 STI 구조의 쪽이 약 2배의 내압 특성을 제시하는 결과가 되었다.
또한, 도 9에 도시된 제 2 실시예의 STI 구조에서는, PMOS측의 채널 방향의 압축 응력을 증가시킴으로써, 약 10% 정도의 이동도와 전류 향상이 더 예상된다.
이러한 구성에 의해, 장래, 디바이스 스케일이 더 미세화되었다고 해도, 노광 위치 어긋남에 기인하는 리크를 충분하게 억제하고, 또한, STI로부터의 응력을 제어함으로써, 양호한 내압 특성을 유지할 수 있다.
최후에, 이상의 설명에 관해서, 이하의 부기를 개시한다.
(부기 1) 반도체 기판 위의 소정의 장소에 위치하는 소자 영역과
상기 소자 영역을 구획하는 매립형의 소자 분리 영역을 구비하고,
상기 소자 분리 영역은 트렌치의 측벽 상부에 위치하는 질화막 라이너와,
상기 트렌치의 측벽 하부에 위치하는 열산화막을 포함하고,
상기 열산화막이 위치하는 부분에서의 소자 분리 영역의 최대폭은, 상기 질화막 라이너의 하단부에서의 라이너간의 폭보다도 폭이 넓게 설정되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 반도체 장치의 소정의 장소에 위치하는 소자 분리 영역과,
상기 소자 분리 영역을 끼고 인접하는 소자 영역에 각각 형성되는 p형 MOSFET과 n형 MOSFET을 구비하고,
상기 소자 분리 영역은,
채널 방향의 단면에서 보았을 때에, 상기 n형 MOSFET과 접하는 측의 트렌치 측벽의 상부에 설치되는 질화막 라이너와,
상기 트렌치의 측벽 하부에 위치하는 열산화막을 갖고,
상기 채널 방향의 단면에서 보았을 때에, 상기 p형 MOSFET과 접하는 측의 트렌치 측벽의 상부에는, 상기 질화막 라이너가 존재하지 않는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 트렌치 하부의 열산화막은, 채널 방향의 단면에서 보았을 때에, 상기 p형 MOSFET과 접하는 측에서는, 트렌치 측벽의 상단까지 위치하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 4) 채널 방향과 직교하는 방향의 단면에서 보았을 때에, 상기 소자 분리 영역의 p형 MOSFET과 접하는 측의 측벽에는 상기 질화막 라이너가 존재하지 않는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 5) 채널 방향과 직교하는 방향의 단면에서 보았을 때에, 상기 소자 분리 영역의 p형 MOSFET과 접하는 측의 측벽의 전체에, 상기 열산화막이 형성되어 있는 것을 특징으로 하는 부기 2 또는 4에 기재된 반도체 장치.
(부기 6) 채널 방향과 직교하는 방향의 단면에서 보았을 때에, 상기 소자 분리 영역의 p형 MOSFET과 접하는 측의 측벽 상부에, 상기 질화막 라이너가 설치되고,
상기 p형 MOSFET과 접하는 측의 소자 분리 영역의 측벽 하부에는, 상기 열산화막이 형성되어 있는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 7) 상기 질화막 라이너의 외곽으로서 위치하는 산화막 라이너를 더 갖 는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 8) 상기 열산화막이 위치하는 부분의 소자 분리 폭은 웰 주입시의 노광 위치 어긋남 마진의 폭보다도 크게 설정되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 9) 상기 소자 분리 영역은 상기 트렌치 내부를 매립하는 매립 산화막을 더 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 10) 반도체 기판의 소정의 장소에 소정의 깊이의 제 1 트렌치를 형성하고,
상기 제 1 트렌치 측벽의 전면을 덮는 질화막을 형성하고,
상기 제 1 트렌치 상부의 질화막을 유지하면서, 상기 제 1 트렌치의 저부 및 그 근방의 질화막을 제거해서 기판 실리콘을 노출시키고,
상기 노출시킨 부분을 열산화하여, 상기 제 1 트렌치의 하부에, 상기 질화막 하단부보다도 기판측으로 넓어지는 열산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 상기 질화막의 제거 후에, 상기 트렌치 저부로부터, 제 2 트렌치를 매립하는 공정을 더 포함하고,
상기 제 2 트렌치를 열산화함으로써, 상기 제 1 트렌치의 하부에, 상기 질화막 하단부보다도 기판측으로 넓어지는 열산화막을 형성하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 트렌치를, p형 MOSFET 영역과 n형 MOSFET 영역을 구획하도록 형성하고,
상기 트렌치 저부의 질화막의 제거 후에, 채널 방향의 단면에서 보았을 경우에, 상기 n형 MOSFET 영역과 접하는 측의 상기 제 1 트렌치의 측벽에 형성된 질화막을 유지하고, 또한, 상기 p형 MOSFET 영역과 접하는 측의 상기 제 1 트렌치의 측벽에 형성된 질화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 제 1 트렌치 저부로부터, 제 2 트렌치를 더 파고,
상기 n형 MOSFET과 접하는 측의 제 2 트렌치 측면과, 상기 p형 MOSFET과 접하는 측의 제 1 트렌치 및 제 2 트렌치의 측면의 전체를 열산화하여, 상기 질화막의 하단부보다도 기판측으로 넓어지는 열산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 질화막 제거 공정은 상기 채널 방향과 직교하는 방향의 단면에서 보았을 때에, 상기 p형 MOSFET과 접촉하는 측의 제 1 트렌치 측벽의 상기 질화막을 제거하는 공정을 포함하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 열산화막의 형성 공정은 상기 채널 방향과 직교하는 방향의 단면에서 보았을 때에, 상기 p형 MOSFET과 접촉하는 측의 제1 트렌치 측벽의 전체에, 상기의 폭이 넓은 열산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 질화막 제거 공정은 상기 채널 방향과 직교하는 방향의 단면 에서 보았을 때에, 상기 p형 MOSFET과 접하는 측의 제 1 트렌치의 측벽에, 상기 질화막을 유지하면서 행해지는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 질화막의 제거 공정에서, n형 웰 주입용 마스크를 전용(轉用)하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 질화막의 제거 공정에서, n형 웰 주입용 마스크와, 게이트 마스크를 두껍게 한 마스크를 조합시켜서 사용하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 19) 상기 트렌치 매립 후에, 웰 주입을 위한 레지스트 노광을 행하는 공정을 더 포함하고,
상기 열산화막이 위치하는 부분의 소자 분리 폭은 상기 레지스트 노광의 노광 위치 어긋남 허용량보다도 크게 설정되는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 20) 상기 열산화막은 800 내지 1000℃에서 웨트 산화 또는 드라이 산화에 의해 행해지는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
본 발명의 제 1 구성 및 방법에 의해, CM0S 반도체 장치에서 웰 노광 위치 어긋남 편차에 의한 pn형 웰간의 리크 전류 증대를 방지하고, STI로부터의 응력을 억제해서 특히 n형 MOSFET의 이동도 열화를 방지할 수 있다.
또한 본 발명의 제 2 구성 및 방법에 의해, CMOS 반도체 장치에서 웰 노광 위치 어긋남 편차에 의한 pn형 웰간의 리크 전류 증대를 방지하고, 또한 n형 MOSFET과 n형 MOSFET의 응력을 개별적으로 억제하여, 양쪽의 이동도를 높일 수 있다.
Claims (10)
- 반도체 기판 위의 소정의 장소에 위치하는 소자 영역과,상기 소자 역영을 구획하는 매립형의 소자 분리 영역을 구비하고,상기 소자 분리 영역은 트렌치(trench)의 측벽 상부에 위치하는 질화막 라이너(liner)와,상기 트렌치의 측벽 하부에 위치하는 열산화막을 포함하고,상기 열산화막이 위치하는 부분에서의 소자 분리 영역의 최대폭이 상기 질화막 라이너의 하단부에서의 라이너간의 폭보다도 넓게 설정되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위의 소정의 장소에 위치하는 소자 영역과,상기 소자 분리 영역을 끼고 인접하는 소자 영역에 각각 형성되는 p형 MOSFET과 n형 MOSFET을 구비하고,상기 소자 분리 영역은,채널 방향의 단면에서 보았을 때에, 상기 n형 MOSFET과 접하는 측의 트렌치 측벽의 상부에 설치되는 질화막 라이너와,상기 트렌치의 측벽 하부에 위치하는 열산화막을 갖고,상기 채널 방향의 단면에서 보았을 때에, 상기 p형 MOSFET과 접하는 측의 트렌치 측벽의 상부에는 상기 질화막 라이너가 존재하지 않는 것을 특징으로 하는 반 도체 장치.
- 제 2 항에 있어서,상기 트렌치 하부의 열산화막은 상기 채널 방향의 단면에서 보았을 때에, 상기 p형 M0SFET과 접하는 측에서는 트렌치 측벽의 상단까지 위치하는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,채널 방향과 직교하는 방향의 단면에서 보았을 때에, 상기 소자 분리 영역의 p형 MOSFET과 접하는 측의 측벽에는 상기 질화막 라이너가 존재하지 않는 것을 특징으로 하는 반도체 장치.
- 제 2 항 또는 제 4 항에 있어서,채널 방향과 직교하는 방향의 단면에서 보았을 때에, 상기 소자 분리 영역의 p형 MOSFET과 접하는 측의 측벽의 전체에 상기 열산화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,채널 방향과 직교하는 방향의 단면에서 보았을 때에, 상기 소자 분리 영역의 p형 MOSFET과 접하는 측의 측벽 상부에 상기 질화막 라이너가 설치되고,상기 p형 MOSFET과 접하는 측의 소자 분리 영역의 측벽 하부에는, 상기 열산화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 소정의 장소에 소정 깊이의 제 1 트렌치를 형성하고,상기 제 1 트렌치 측벽의 전면을 덮는 질화막을 형성하고,상기 제 1 트렌치 상부의 질화막을 유지하면서, 상기 제 1 트렌치의 저부(底部) 및 그 근방의 질화막을 제거해서 기판 실리콘을 노출시키고,상기 노출시킨 부분을 열산화하여, 상기 제 1 트렌치의 하부에 상기 질화막의 하단부보다도 기판측으로 넓어지는 열산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 질화막의 제거 후에, 상기 트렌치 저부로부터, 제 2 트렌치를 파는 공정을 더 포함하고,상기 제 2 트렌치를 열산화함으로써, 상기 제 1 트렌치의 하부에 상기 질화막의 하단부보다도 기판측으로 넓어지는 열산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 트렌치를, p형 MOSFET 영역과 n형 MOSFET 영역을 구획하도록 형성하고,상기 트렌치 저부의 질화막의 제거 후에, 채널 방향의 단면에서 본 경우에, 상기 n형 MOSFET 영역과 접하는 측의 상기 제 1 트렌치의 측벽에 형성된 질화막을 유지하고, 또한, 상기 p형 MOSFET 영역과 접하는 측의 상기 제 1 트렌치의 측벽에 형성된 질화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 9 항에 있어서,상기 제 1 트렌치 저부로부터 제 2 트렌치를 더 파 넣고,상기 n형 MOSFET과 접하는 측의 제 2 트렌치 측면과, 상기 p형 MOSFET과 접하는 측의 제 1 트렌치 및 제 2 트렌치의 측면의 전체를 열산화하여, 상기 질화막의 하단부보다도 기판측으로 넓어지는 열산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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|---|---|---|---|---|
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| KR100944148B1 (ko) * | 2007-11-26 | 2010-02-24 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (21)
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|---|---|---|---|---|
| US7381609B2 (en) * | 2004-01-16 | 2008-06-03 | International Business Machines Corporation | Method and structure for controlling stress in a transistor channel |
| US7521763B2 (en) * | 2007-01-03 | 2009-04-21 | International Business Machines Corporation | Dual stress STI |
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| US7691693B2 (en) * | 2007-06-01 | 2010-04-06 | Synopsys, Inc. | Method for suppressing layout sensitivity of threshold voltage in a transistor array |
| US8106459B2 (en) | 2008-05-06 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs having dielectric punch-through stoppers |
| US8263462B2 (en) | 2008-12-31 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dielectric punch-through stoppers for forming FinFETs having dual fin heights |
| US8293616B2 (en) * | 2009-02-24 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of fabrication of semiconductor devices with low capacitance |
| US8198170B2 (en) * | 2010-10-15 | 2012-06-12 | GlobalFoundries, Inc. | Semiconductor device fabrication method for improved isolation regions and defect-free active semiconductor material |
| US8765561B2 (en) | 2011-06-06 | 2014-07-01 | United Microelectronics Corp. | Method for fabricating semiconductor device |
| US8921944B2 (en) | 2011-07-19 | 2014-12-30 | United Microelectronics Corp. | Semiconductor device |
| US8647941B2 (en) | 2011-08-17 | 2014-02-11 | United Microelectronics Corp. | Method of forming semiconductor device |
| US8691659B2 (en) | 2011-10-26 | 2014-04-08 | United Microelectronics Corp. | Method for forming void-free dielectric layer |
| US8835243B2 (en) | 2012-05-04 | 2014-09-16 | United Microelectronics Corp. | Semiconductor process |
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| US8951876B2 (en) | 2012-06-20 | 2015-02-10 | United Microelectronics Corp. | Semiconductor device and manufacturing method thereof |
| US8778755B2 (en) * | 2012-07-12 | 2014-07-15 | Bae Systems Information And Electronic Systems Integration Inc. | Method for fabricating a metal-insulator-metal capacitor |
| US8895396B1 (en) | 2013-07-11 | 2014-11-25 | United Microelectronics Corp. | Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures |
| US9196728B2 (en) * | 2013-12-31 | 2015-11-24 | Texas Instruments Incorporated | LDMOS CHC reliability |
| US10910276B1 (en) * | 2019-10-01 | 2021-02-02 | Globalfoundries Inc. | STI structure with liner along lower portion of longitudinal sides of active region, and related FET and method |
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| CN114068389B (zh) * | 2020-07-29 | 2024-08-02 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151047A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| JPH02248047A (ja) | 1989-03-22 | 1990-10-03 | Nec Corp | ＳｉＯ↓２膜の形成方法 |
| JPH02273956A (ja) * | 1989-04-15 | 1990-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5498566A (en) * | 1993-11-15 | 1996-03-12 | Lg Semicon Co., Ltd. | Isolation region structure of semiconductor device and method for fabricating the same |
| KR19990051399A (ko) * | 1997-12-19 | 1999-07-05 | 윤종용 | 반도체 장치의 소자분리방법 |
| JP2002043413A (ja) | 2000-07-25 | 2002-02-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US6313008B1 (en) | 2001-01-25 | 2001-11-06 | Chartered Semiconductor Manufacturing Inc. | Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon |
| JP4173658B2 (ja) * | 2001-11-26 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JP2003273206A (ja) | 2002-03-18 | 2003-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891534B1 (ko) * | 2007-10-26 | 2009-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7858489B2 (en) | 2007-10-26 | 2010-12-28 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device capable of increasing current drivability of PMOS transistor |
| KR100944148B1 (ko) * | 2007-11-26 | 2010-02-24 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
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