JP2006269744A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 ゲート酸化膜が、素子分離膜に隣接する部分で薄膜化することを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上に、開口パターンを有するマスク膜を形成する工程と、前記マスク膜をマスクとして半導体基板１を等方性エッチングすることにより、半導体基板１に、側面が傾斜している溝１ａを形成する工程と、溝１ａに絶縁膜を埋め込むことにより素子分離膜４ａを形成する工程と、半導体基板１を熱酸化することにより、トランジスタのゲート酸化膜１３を形成する工程とを具備する。
【選択図】 図２

Description

本発明は、素子分離膜が半導体基板に埋め込まれた半導体装置の製造方法及び半導体装置に関する。特に本発明は、ゲート酸化膜が、素子分離膜に隣接する部分で薄膜化することを抑制できる半導体装置の製造方法及び半導体装置に関する。

図１０は、従来の半導体装置の第１の例を説明する為の断面図である。本例に示す半導体装置は、動作電圧が高い（例えば１５Ｖ以上）トランジスタを有している。このトランジスタは、素子分離膜１０２によって他の領域から分離されている。チャネル領域に位置するシリコン基板１００には、ゲート酸化膜１０３が熱酸化法により形成されており、ゲート酸化膜１０３上にはゲート電極１０４が形成されている。ゲート電極１０４の側壁はサイドウォール１０５によって覆われている。また、シリコン基板１００には、低濃度不純物領域１０６ａ，１０６ｂ、並びにソース及びドレインとなる不純物領域１０７ａ，１０７ｂそれぞれが形成されている。

素子分離膜１０２は、セミリセスＬＯＣＯＳ法によって形成される。すなわち、シリコン基板１００上には、開口パターンを有する窒化シリコン膜（図示せず）が形成される。次いで、窒化シリコン膜をマスクとしてシリコン基板１００をエッチングする。これにより、シリコン基板１００には溝が形成される。次いで、シリコン基板１００を熱酸化する。これにより、シリコン基板１００のうち溝が形成された部分には、素子分離膜１０２が形成される。その後、窒化シリコン膜を除去する。

図１１（Ａ）は、従来の半導体装置の第２の例を説明する為の断面図である。本図に示す半導体装置の構造は、素子分離膜１０２の構造を除いて第１の例と同一である。本例において、素子分離膜１０２はＳＴＩ構造を有しており、シリコン基板１００に形成された溝１０１に埋め込まれている（例えば特許文献１参照）。
特開２０００−２２１４１号公報（図６）

図１１（Ｂ）は、図１１（Ａ）のＡ−Ａ断面図である。溝１０１は、シリコン基板１００を異方性エッチングすることにより形成されているため、側壁１０１ａの傾斜は急である。このため、点線で囲んだ拡大図に示すように、ゲート酸化膜１０３のうち、溝１０１に隣接する部分である端部１０３ａは、ゲート酸化膜１０３の他の部分と比べて薄くなりやすい。これは、ゲート酸化膜１０３の端部１０３ａが側壁１０１ａの上端部に位置するために、熱酸化反応時におけるシリコン供給量が、他の部分と比べて少なくなるからである。

半導体装置には、動作電圧が異なる複数種類のトランジスタが形成される場合が多い。低電圧で動作するトランジスタは高密度に集積することが望まれるため、このトランジスタの素子分離膜はＳＴＩ構造が望ましい。一方、高電圧で動作するトランジスタの素子分離膜をＳＴＩ構造にした場合、上記したようにゲート酸化膜の縁が他の部分より薄くなるため、トランジスタの動作電圧を十分に高くできない場合がある。

一方、高電圧で動作するトランジスタの素子分離膜をセミリセスＬＯＣＯＳ法で形成することも考えられるが、この場合、高電圧で動作するトランジスタの素子分離膜を、低電圧で動作するトランジスタの素子分離膜とは別工程で形成する必要がある。このため、工程数が増えてしまう。

本発明は上記のような事情を考慮してなされたものであり、その目的は、ＳＴＩ構造の素子分離膜を有するトランジスタにおいて、ゲート酸化膜が、素子分離膜に隣接する部分で薄膜化することを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に、開口パターンを有するマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板を等方性エッチングすることにより、前記半導体基板に、側面が傾斜している溝を形成する工程と、
前記溝に絶縁膜を埋め込むことにより素子分離膜を形成する工程と、
前記半導体基板を熱酸化することにより、トランジスタのゲート酸化膜を形成する工程とを具備する。

この半導体装置の製造方法によれば、前記溝の側面は十分に傾斜しているために、熱酸化反応時における、ゲート酸化膜の端部に対するシリコン供給量が、従来と比べて増大する。このため、従来と比べて、ゲート酸化膜の端部が薄膜化することが抑制される。従って、トランジスタの動作電圧を十分に高く（例えば１５Ｖ以上）することができる。ゲート酸化膜の本体の厚さが５０ｎｍ以上である場合、この効果が特に顕著になる。

前記素子分離膜を形成する工程は、例えば、前記マスク膜上及び前記溝内に前記絶縁膜を形成する工程と、前記マスク膜上に位置する前記絶縁膜を研磨除去するとともに、前記マスク膜を、研磨及びエッチバックにより除去する工程と、を具備する。

本発明に係る他の半導体装置の製造方法は、半導体基板上に、第１の開口パターンを有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板を等方性エッチングすることにより、前記半導体基板に、側面が傾斜している第１の溝を形成する工程と、
前記第１のマスク膜上に、第２の開口パターンを有する第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして前記第１のマスク膜及び前記半導体基板をエッチングすることにより、前記半導体基板に第２の溝を形成する工程と、
前記第１のマスク膜及び前記第２のマスク膜それぞれを除去する工程と、
前記第１の溝に絶縁膜を埋め込むことにより、第１のトランジスタの素子分離膜である第１の素子分離膜を形成するとともに、前記第２の溝に絶縁膜を埋め込むことにより、第２のトランジスタの素子分離膜である第２の素子分離膜を形成する工程と
を具備する。

本発明に係る他の半導体装置の製造方法は、半導体基板上に、第１の開口パターンを有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板を等方性エッチングすることにより、前記半導体基板に、側面が傾斜している第１の溝を形成する工程と、
前記第１のマスク膜上に、第２の開口パターンを有する第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして前記第１のマスク膜をエッチングすることにより、前記第１のマスク膜に前記第２の開口パターンを形成する工程と、
前記第２のマスク膜を除去する工程と、
前記第１のマスク膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に第２の溝を形成するとともに、前記第１の溝を深くする工程と、
前記第１のマスク膜を除去する工程と、
前記第１の溝に絶縁膜を埋め込むことにより、第１のトランジスタの素子分離膜である第１の素子分離膜を形成するとともに、前記第２の溝に絶縁膜を埋め込むことにより、第２のトランジスタの素子分離膜である第２の素子分離膜を形成する工程とを具備する。

第１のマスク膜は、例えば窒化シリコン膜である。第２のマスク膜は、例えばフォトレジスト膜である。

上記した半導体装置の製造方法において、前記第１及び第２の素子分離膜を形成する工程の後に、前記半導体基板を熱酸化することにより、前記第１のトランジスタのゲート酸化膜、及び前記第２のトランジスタのゲート酸化膜それぞれを形成する工程を具備し、前記第１のトランジスタの動作電圧は、前記第２のトランジスタの動作電圧より高く、前記第１のトランジスタのゲート酸化膜は、前記第２のトランジスタのゲート酸化膜より厚く形成されてもよい。この場合、前記第１のトランジスタの動作電圧は、例えば１５Ｖ以上であり、前記第２のトランジスタの動作電圧は、例えば５Ｖ以下である。

前記第２のトランジスタは、前記第１のトランジスタより小型である場合、前記第２の溝を形成する工程において、前記半導体基板を異方性エッチングするのが好ましい。

本発明に係る半導体装置は、等方性エッチングを用いて半導体基板に形成され、側面が傾斜している溝と、
前記溝に埋め込まれた素子分離膜とを具備する。

本発明に係る他の半導体装置は、等方性エッチングを用いて第１素子領域の周囲に位置する半導体基板に形成され、側面が傾斜している第１の溝と、
第２素子領域の周囲に位置する前記半導体基板に形成された第２の溝と、
前記第１の溝に埋め込まれた第１の素子分離膜と、
前記第２の溝に埋め込まれた第２の素子分離膜と、
前記第１の素子領域に位置する前記半導体基板に形成された第１のゲート酸化膜と、
前記第２の素子領域に位置する前記半導体基板に形成され、前記第１のゲート酸化膜より薄い第２のゲート酸化膜とを具備する。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１及び図２は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体装置は、素子分離膜がトレンチアイソレーション法により形成され、かつ、動作電圧が１５Ｖ以上のトランジスタを有している。なお、図２（Ｃ）は図２（Ｂ）のＡ−Ａ断面図である。

まず、図１（Ａ）に示すように、シリコン基板１に、酸化シリコン膜２をＣＶＤ法により形成し、さらに酸化シリコン膜２上に窒化シリコン膜３を、ＣＶＤ法により形成する。次いで、窒化シリコン膜３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜３上には、第１の開口パターンを有するレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして、窒化シリコン膜３及び酸化シリコン膜２をエッチングする。これにより、窒化シリコン膜３及び酸化シリコン膜２それぞれには、開口部３ａが形成される。開口部３ａは、トランジスタが形成される素子領域の周囲に位置している。

次いで、図１（Ｂ）に示すように、レジストパターン５０、窒化シリコン膜３、及び酸化シリコン膜２をマスクとして、シリコン基板１を、ドライエッチングにより等方性エッチングする。これにより、シリコン基板１には、素子分離膜が埋め込まれる溝１ａが形成される。溝１ａは等方性エッチングにより形成されるため、溝１ａの側面は十分に傾斜する。この傾斜角度は、６０°以下が好ましい。

その後、図１（Ｃ）に示すようにレジストパターン５０を除去する。次いで、溝１ａの中及び窒化シリコン膜３上に、酸化シリコン膜４をＣＶＤ法により形成する。

次いで、図１（Ｄ）に示すように、酸化シリコン膜４をＣＭＰ法により研磨する。これにより、窒化シリコン膜３上に位置する酸化シリコン膜４が除去される。次いで、窒化シリコン膜３を、所定の膜厚になるまでＣＭＰ法により研磨し、さらに、残留している窒化シリコン膜３及び酸化シリコン膜２をエッチバックする。これにより、シリコン基板１の溝１ａには素子分離膜４ａが埋め込まれる。なお、溝１ａの上端部に隣接する素子分離膜４ａは、エッチバックの際に除去される。

次いで、図２（Ａ）に示すように、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１には、ゲート酸化膜１３が形成される。図２（Ａ）の拡大図に示すように、ゲート酸化膜１３の端部１３ａは溝１ａの側面上端部に位置しているが、溝１ａの側面は十分に傾斜しているため、従来と比べて端部１３ａが薄膜化することが抑制される。これは、側面が十分に傾斜しているために、熱酸化反応時における、ゲート酸化膜１３の端部１３ａに対するシリコン供給量が、従来と比べて増大するためである。上記した効果は、ゲート酸化膜１３の本体の厚さが５０ｎｍ以上である場合、特に顕著になる。

次いで、図２（Ｂ）及び図２（Ｃ）に示すように、ゲート酸化膜１３上を含む全面上にポリシリコン膜を、例えばＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート酸化膜１３上及びその周囲に位置する素子分離膜４ａ上には、ゲート電極１４が形成される。その後、レジストパターンを除去する。

次いで、ゲート電極１４及び素子分離膜４ａをマスクとして、シリコン基板１に不純物イオンを導入する。これにより、シリコン基板１には低濃度不純物領域１６ａ，１６ｂが形成される。

次いで、ゲート電極１４上を含む全面上に酸化シリコン膜をＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１４の側壁にはサイドウォール１５が形成される。

次いで、ゲート電極１４及び素子分離膜４ａをマスクとして、シリコン基板１に不純物を導入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域１７ａ，１７ｂが形成される。
このようにして、シリコン基板１には素子分離膜４ａ及びトランジスタが形成される。

以上、本発明の第１の実施形態によれば、素子分離膜４ａが埋め込まれる溝１ａは、等方性エッチングによって形成されるため、側面が十分に傾斜する。このため、ゲート酸化膜１３を熱酸化法によって形成するにあたり、溝１ａの側面上端部に位置するゲート酸化膜１３が薄膜化することが抑制される。従って、ゲート酸化膜１３の耐圧性の低下が抑制され、トランジスタの動作電圧を高くすることができる。

図３及び図４の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図３（Ａ）に示すように、シリコン基板１上に酸化シリコン膜２及び窒化シリコン膜３を形成する。これらの形成方法は第１の実施形態と同一である。次いで、窒化シリコン膜３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜３上には、第２の開口パターンを有するレジストパターン５１が形成される。

次いで、レジストパターン５１をマスクとして、窒化シリコン膜３及び酸化シリコン膜２をエッチングする。これにより、窒化シリコン膜３及び酸化シリコン膜２には開口部３ｂが形成される。開口部３ｂは、トランジスタの周囲となる領域上のほかに、シリコン基板１のうちソースが形成されるソース領域７０ｂとチャネル領域７０ａの間、及びドレインが形成されるドレイン領域７０ｃとチャネル領域７０ａの間それぞれ上に形成される。

次いで、レジストパターン５１をマスクとして不純物イオンを注入する。これにより、シリコン基板１のうちチャネル領域７０ａとソース領域７０ｂの間、及びチャネル領域７０ａとドレイン領域７０ｃの間それぞれには、パンチスルーストッパー領域となる不純物領域２６が形成される。

次いで、図３（Ｂ）に示すように、レジストパターン５１、窒化シリコン膜３、及び酸化シリコン膜２をマスクとして、シリコン基板１を等方性エッチングする。このときのエッチング条件は、例えば第１の実施形態と同一である。これにより、シリコン基板１には、素子分離膜が埋め込まれる溝１ｂが形成される。溝１ｂは等方性エッチングにより形成されるため、溝１ｂの側面は十分に傾斜する。なお、溝１ｂの底部及び側面に位置するシリコン基板１には、不純物領域２６が配置されている。

その後、図３（Ｃ）に示すようにレジストパターン５１を除去する。次いで、溝１ｂの中に素子分離膜４ｂを埋め込む。この工程は、第１の実施形態において素子分離膜４ａを溝１ａに埋め込む工程と同一である。このため、溝１ｂの上端部に隣接する素子分離膜４ｂは、エッチバックの際に除去される。なお、素子分離膜４ｂは、チャネル領域７０ａとソース領域７０ｂの間、及びチャネル領域７０ａとドレイン領域７０ｃの間それぞれにも形成される。

次いで、図４（Ａ）に示すように、シリコン基板１を熱酸化する。これにより、チャネル領域７０ａに位置するシリコン基板１には、ゲート酸化膜２３が形成される。ゲート酸化膜２３の端部２３ａは、溝１ｂの側面上端部に位置しているが、第１の実施形態と同一の作用により、薄膜化することが抑制される。なお、ゲート酸化膜２３を形成する工程において、ソース領域７０ｂ及びドレイン領域７０ｃそれぞれに位置するシリコン基板１にも、熱酸化膜が形成される。

次いで、図４（Ｂ）に示すように、ゲート酸化膜２３上を含む全面上に、ゲート電極２４を形成する。ゲート電極２４の形成方法は、第１の実施形態におけるゲート電極１４の形成方法と同一である。次いで、ゲート電極２４上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極２４の側壁にはサイドウォール２５が形成される。なお、この工程において、ソース領域７０ｂ及びドレイン領域７０ｃそれぞれに位置する熱酸化膜も除去される。

次いで、ゲート電極２４及び素子分離膜４ｂをマスクとして、シリコン基板１に不純物イオンを導入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域２７ａ，２７ｂが形成される。

このようにして、シリコン基板１には素子分離膜４ｂ及びトランジスタが形成される。本実施形態においても、ゲート酸化膜２３を熱酸化法によって形成する際に、溝１ｂの側面上端部に位置するゲート酸化膜２３が薄膜化することが抑制される。従って、ゲート酸化膜２３の耐圧性の低下を抑制することができる。

図５及び図６の各図は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体装置において、第１素子領域１０ａには、第１の実施形態で示したトランジスタが形成され、第２素子領域１０ｂには他のトランジスタが形成される。また、第２素子領域１０ｂに形成されるトランジスタの動作電圧は、第１素子領域１０ａに形成されるトランジスタの動作電圧（例えば１５Ｖ）より低く、例えば１．５Ｖ以上５Ｖ以下である。また、第２素子領域１０ｂに形成されるトランジスタは、第１素子領域１０ａに形成されるトランジスタより小型である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。なお、図６（Ｃ）は、図６（Ｂ）のＡ−Ａ断面図である。

まず、図５（Ａ）に示すように、第１素子領域１０ａ及び第２素子領域１０ｂそれぞれに位置するシリコン基板１上に、酸化シリコン膜２、窒化シリコン膜３、及びレジストパターン５０を形成する。これらの形成方法は、第１の実施形態と同一である。なお、第１素子領域１０ａに位置するレジストパターン５０には第１の開口パターンが形成されるが、第２素子領域１０ｂに位置するレジストパターン５０には開口パターンが形成されない。

次いで、レジストパターン５０をマスクとして酸化シリコン膜２、窒化シリコン膜３、及びシリコン基板１をエッチングし、第１素子領域１０ａの周囲に開口部３ａ及び溝１ａを形成する。溝１ａを形成するときのエッチング条件は、第１の実施形態と同一である。このため、溝１ａの側面は十分に傾斜する。

その後、図５（Ｂ）に示すように、レジストパターン５０を除去する。次いで、第１素子領域１０ａ及び第２素子領域１０ｂの全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜３上にはレジストパターン５２が形成される。第２素子領域１０ｂに位置するレジストパターン５２には第３の開口パターンが形成されるが、第１素子領域１０ａに位置するレジストパターン５２には開口パターンが形成されない。

次いで、レジストパターン５２をマスクとして、窒化シリコン膜３及び酸化シリコン膜２をエッチングする。これにより、窒化シリコン膜３及び酸化シリコン膜２には開口部３ｃが形成される。次いで、レジストパターン５２、窒化シリコン膜３、及び酸化シリコン膜２をマスクとして、シリコン基板１を異方性エッチングする。これにより、シリコン基板１には、素子分離膜が埋め込まれる溝１ｃが形成される。このとき、エッチング条件を調節することにより、溝１ｃの側面の傾斜を、溝１ａの側面の傾斜より急にする。

その後、図６（Ａ）に示すように、レジストパターン５２を除去する。次いで、溝１ａ，１ｃそれぞれの中及び窒化シリコン膜３上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、窒化シリコン膜３上に位置する酸化シリコン膜をＣＭＰ法により除去し、さらに、窒化シリコン膜３を、所定の膜厚になるまでＣＭＰ法により研磨する。次いで、残留している窒化シリコン膜３及び酸化シリコン膜２をエッチバックする。これにより、溝１ａ，１ｃそれぞれには素子分離膜４ａ，４ｃが埋め込まれる。

次いで、図６（Ｂ），（Ｃ）それぞれに示すように、シリコン基板１を熱酸化する。これにより、第１素子領域１０ａに位置するシリコン基板１には、ゲート酸化膜１３が形成されるが、この状態において、ゲート酸化膜１３の厚さは、第１素子領域１０ａに形成されるトランジスタの動作電圧に耐えるには不十分である。なお、第２素子領域１０ｂにも酸化膜（図示せず）が形成される。

次いで、ゲート酸化膜１３上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターンが形成される。このレジストパターンは、ゲート酸化膜１３を覆っているが、第２素子領域１０ｂの酸化膜上には開口部を有している。次いで、このレジストパターンをマスクとしてエッチングを行うことにより、第２素子領域１０ｂに位置する酸化膜を除去する。その後、レジストパターンを除去する。

次いで、シリコン基板１を再び熱酸化する。これにより、第２素子領域１０ｂに位置するシリコン基板１にはゲート酸化膜３３が形成される。また、ゲート酸化膜１３は厚くなり、第１素子領域１０ａに形成されるトランジスタの動作電圧に耐える厚さになる。なお、ゲート酸化膜１３の端部の薄膜化は、第１の実施形態と同様の作用により抑制される。

次いで、ゲート酸化膜１３、及びゲート酸化膜３３それぞれ上を含む全面上に、ポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜１３上にはゲート電極１４が形成され、ゲート酸化膜３３上にはゲート電極３４が形成される。

次いで、素子分離膜４ａ，４ｃ、及びゲート電極１４，３４をマスクとして、シリコン基板１に不純物を注入する。これにより、第１素子領域１０ａに位置するシリコン基板１には低濃度不純物領域１６ａ，１６ｂが形成され、第２素子領域１０ｂに位置するシリコン基板１には低濃度不純物領域３６ａ，３６ｂが形成される。

次いで、ゲート電極１４，３４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１４，３４それぞれの側壁にはサイドウォール１５，３５が形成される。次いで、素子分離膜４ａ，４ｃ、ゲート電極１４，３４及びサイドウォール１５，３５をマスクとして、シリコン基板１に不純物を再び注入する。これにより、第１素子領域１０ａには不純物領域１７ａ，１７ｂが形成され、第２素子領域１０ｂにはソース及びドレインとなる不純物領域３７ａ，３７ｂが形成される。

このようにして、第１素子領域１０ａ及び第２素子領域１０ｂそれぞれにはトランジスタが形成される。本実施形態においても、第１素子領域１０ａの溝１ａの側壁は十分に傾斜しているため、第１の実施形態と同一の効果を得ることができる。また、第２素子領域１０ｂにおいて、溝１ｃの側壁の傾斜は急であるため、溝１ｃ及び素子分離膜４ｃの幅の増大を抑制できる。従って、第２素子領域１０ｂにおけるトランジスタの集積率の低下を抑制することができる。

図７の各図は、第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態により製造される半導体装置は、第３の実施形態により製造される半導体装置と同一の構成を有する。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図７（Ａ）に示すように、酸化シリコン膜２、窒化シリコン膜３、及びレジストパターン５０（図５（Ａ）に示す）を形成する。次いで、第１素子領域１０ａに位置する酸化シリコン膜２及び窒化シリコン膜３に開口部３ａを形成する。これらの形成方法は、第３の実施形態と同一である。その後、レジストパターン５０を除去する。

次いで、窒化シリコン膜３及び酸化シリコン膜２をマスクとして、シリコン基板１を等方性エッチングする。これにより、第１素子領域１０ａに位置するシリコン基板１には溝１ａが形成される。シリコン基板１のエッチング条件は、第３の実施形態と同一である。

その後、図７（Ｂ）に示すように、第２素子領域１０ｂに位置する酸化シリコン膜２及び窒化シリコン膜３に開口部３ｃを形成し、その後、第２素子領域１０ｂに位置するシリコン基板１に溝１ｃを形成する。これらの形成方法は、第３の実施形態と同一である。

その後、図７（Ｃ）に示すように、窒化シリコン膜３及び酸化シリコン膜２を除去する。これらの除去方法は、第３の実施形態と同一である。次いで、溝１ａ，１ｃそれぞれに素子分離膜４ａ，４ｃを埋め込み、さらに、ゲート酸化膜１３，３３、ゲート電極１４，３４、サイドウォール１５，３５（図６（Ｃ）に図示）、低濃度不純物領域１６ａ，１６ｂ，３６ａ，３６ｂ（図６（Ｃ）に図示）、及び不純物領域１７ａ，１７ｂ，３７ａ，３７ｂ（図６（Ｃ）に図示）を形成する。これらの形成方法は、第３の実施形態と同一である。
本実施形態においても、第３の実施形態と同一の効果を得ることができる。

図８の各図は、第５の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態により製造される半導体装置は、溝１ａ及び素子分離膜４ａの形状を除いて、第３の実施形態により製造される半導体装置と同一の構成を有する。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図８（Ａ）に示すように、酸化シリコン膜２、窒化シリコン膜３、及びレジストパターン５０を形成する。次いで、第１素子領域１０ａに位置する酸化シリコン膜２及び窒化シリコン膜３に、開口部３ａを形成する。これらの形成方法は、第３の実施形態と同一である。

次いで、レジストパターン５０、窒化シリコン膜３及び酸化シリコン膜２をマスクとして、シリコン基板１を等方性エッチングする。これにより、第１素子領域１０ａに位置するシリコン基板１には溝１ａが形成される。溝１ａの深さは、第３の実施形態より浅く、例えば半分である。なお、シリコン基板１のエッチング条件は、例えばエッチング時間を除いて第３の実施形態と同一である。

その後、図８（Ｂ）に示すように、レジストパターン５０を除去する。次いで、レジストパターン５２（図５（Ｂ）に示す）を形成し、レジストパターン５２をマスクとしたエッチングを行うことにより、開口部３ｃを形成する。これらの形成方法は、第３の実施形態と同一である。その後、レジストパターン５２を除去する。

次いで、窒化シリコン膜３及び酸化シリコン膜２をマスクとして、シリコン基板１を異方性エッチングする。これにより、溝１ｃが形成され、かつ溝１ａの底部は深くなる。

その後、図８（Ｃ）に示すように、窒化シリコン膜３及び酸化シリコン膜２を除去する。これらの除去方法は、第３の実施形態と同一である。次いで、溝１ａ，１ｃそれぞれに素子分離膜４ａ，４ｃを埋め込み、さらに、ゲート酸化膜１３，３３、ゲート電極１４，３４、サイドウォール１５，３５（図６（Ｃ）に図示）、低濃度不純物領域１６ａ，１６ｂ，３６ａ，３６ｂ（図６（Ｃ）に図示）、及び不純物領域１７ａ，１７ｂ，３７ａ，３７ｂ（図６（Ｃ）に図示）を形成する。これらの形成方法は、第３の実施形態と同一である。

本実施形態においても、溝１ａの側面の上部は十分に傾斜しているため、第３の実施形態と同一の効果を得ることができる。

図９の各図は、第６の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態により製造される半導体装置は、第５の実施形態により製造される半導体装置と同一の構成を有する。以下、第５の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図９（Ａ）に示すように、酸化シリコン膜２、窒化シリコン膜３、及びレジストパターン５０（図８（Ａ）に示す）を形成する。次いで、第１素子領域１０ａに位置する酸化シリコン膜２及び窒化シリコン膜３に開口部３ａを形成する。これらの形成方法は、第５の実施形態と同一である。その後、レジストパターン５０を除去する。

次いで、窒化シリコン膜３及び酸化シリコン膜２をマスクとして、シリコン基板１を等方性エッチングする。これにより、第１素子領域１０ａに位置するシリコン基板１には溝１ａが形成される。溝１ａの深さは、第５の実施形態と略同一である。

次いで、図９（Ｂ）に示すように、レジストパターン５２（図５（Ｂ）に示す）を形成し、レジストパターン５２をマスクとしたエッチングを行うことにより、開口部３ｃを形成する。これらの形成方法は、第５の実施形態と同一である。その後、レジストパターン５２を除去する。

次いで、窒化シリコン膜３及び酸化シリコン膜２をマスクとして、シリコン基板１を異方性エッチングする。これにより、溝１ｃが形成され、かつ溝１ａの底部は深くなる。

その後、図９（Ｃ）に示すように、窒化シリコン膜３及び酸化シリコン膜２を除去する。これらの除去方法は、第５の実施形態と同一である。次いで、溝１ａ，１ｃそれぞれに素子分離膜４ａ，４ｃを埋め込み、さらに、ゲート酸化膜１３，３３、ゲート電極１４，３４、サイドウォール１５，３５（図６（Ｃ）に図示）、低濃度不純物領域１６ａ，１６ｂ，３６ａ，３６ｂ（図６（Ｃ）に図示）、及び不純物領域１７ａ，１７ｂ，３７ａ，３７ｂ（図６（Ｃ）に図示）を形成する。これらの形成方法は、第５の実施形態と同一である。
本実施形態においても、第５の実施形態と同一の効果を得ることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。 （Ａ）は図１（Ｄ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）のＡ−Ａ断面図。 （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は図３（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は図５（Ｂ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）のＡ−Ａ断面図。 （Ａ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は第５の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は第６の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 従来の半導体装置の第１の例を説明する為の断面図。 従来の半導体装置の第２の例を説明する為の断面図。

符号の説明

１，１００…シリコン基板、１ａ，１ｂ，１ｃ…溝、２…酸化シリコン膜、３…窒化シリコン膜、３ａ，３ｂ，３ｃ…開口部、４…酸化シリコン膜、４ａ，４ｂ，４ｃ，１０２…素子分離膜、１０ａ…第１素子領域、１０ｂ…第２素子領域、１３，２３，３３，１０３…ゲート酸化膜、１３ａ，２３ａ，１０３ａ…端部、１４，２４，３４，１０４…ゲート電極、１５，３５，１０５…サイドウォール、１６ａ，１６ｂ，３６ａ，３６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、１７ａ，１７ｂ，２６、２７ａ，２７ｂ，３７ａ，３７ｂ，１０７ａ，１０７ｂ…不純物領域、５０，５１，５２…レジストパターン、７０ａ…チャネル領域、７０ｂ…ソース領域、７０ｃ…ドレイン領域

Claims (13)

1. 半導体基板上に、開口パターンを有するマスク膜を形成する工程と、
   前記マスク膜をマスクとして前記半導体基板を等方性エッチングすることにより、前記半導体基板に、側面が傾斜している溝を形成する工程と、
   前記溝に絶縁膜を埋め込むことにより素子分離膜を形成する工程と、
   前記半導体基板を熱酸化することにより、トランジスタのゲート酸化膜を形成する工程と、
   を具備する半導体装置の製造方法。
2. 前記ゲート酸化膜を形成する工程において、前記ゲート酸化膜の本体の厚さを５０ｎｍ以上にする請求項１に記載の半導体装置の製造方法。
3. 前記素子分離膜を形成する工程は、
   前記マスク膜上及び前記溝内に前記絶縁膜を形成する工程と、
   前記マスク膜上に位置する前記絶縁膜を研磨除去するとともに、前記マスク膜を、研磨及びエッチバックにより除去する工程と、
   を具備する請求項１又は２に記載の半導体装置の製造方法。
4. 前記トランジスタの動作電圧は１５Ｖ以上である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 半導体基板上に、第１の開口パターンを有する第１のマスク膜を形成する工程と、
   前記第１のマスク膜をマスクとして前記半導体基板を等方性エッチングすることにより、前記半導体基板に、側面が傾斜している第１の溝を形成する工程と、
   前記第１のマスク膜上に、第２の開口パターンを有する第２のマスク膜を形成する工程と、
   前記第２のマスク膜をマスクとして前記第１のマスク膜及び前記半導体基板をエッチングすることにより、前記半導体基板に第２の溝を形成する工程と、
   前記第１のマスク膜及び前記第２のマスク膜それぞれを除去する工程と、
   前記第１の溝に絶縁膜を埋め込むことにより、第１のトランジスタの素子分離膜である第１の素子分離膜を形成するとともに、前記第２の溝に絶縁膜を埋め込むことにより、第２のトランジスタの素子分離膜である第２の素子分離膜を形成する工程と、
   を具備する半導体装置の製造方法。
6. 半導体基板上に、第１の開口パターンを有する第１のマスク膜を形成する工程と、
   前記第１のマスク膜をマスクとして前記半導体基板を等方性エッチングすることにより、前記半導体基板に、側面が傾斜している第１の溝を形成する工程と、
   前記第１のマスク膜上に、第２の開口パターンを有する第２のマスク膜を形成する工程と、
   前記第２のマスク膜をマスクとして前記第１のマスク膜をエッチングすることにより、前記第１のマスク膜に前記第２の開口パターンを形成する工程と、
   前記第２のマスク膜を除去する工程と、
   前記第１のマスク膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に第２の溝を形成するとともに、前記第１の溝を深くする工程と、
   前記第１のマスク膜を除去する工程と、
   前記第１の溝に絶縁膜を埋め込むことにより、第１のトランジスタの素子分離膜である第１の素子分離膜を形成するとともに、前記第２の溝に絶縁膜を埋め込むことにより、第２のトランジスタの素子分離膜である第２の素子分離膜を形成する工程と、
   を具備する半導体装置の製造方法。
7. 前記第１のマスク膜は窒化シリコン膜である請求項５又は６に記載の半導体装置の製造方法。
8. 前記第２のマスク膜はフォトレジスト膜である請求項５〜７のいずれか一項に記載の半導体装置の製造方法。
9. 前記第１及び第２の素子分離膜を形成する工程の後に、前記半導体基板を熱酸化することにより、前記第１のトランジスタのゲート酸化膜、及び前記第２のトランジスタのゲート酸化膜それぞれを形成する工程を具備し、
   前記第１のトランジスタの動作電圧は、前記第２のトランジスタの動作電圧より高く、前記第１のトランジスタのゲート酸化膜は、前記第２のトランジスタのゲート酸化膜より厚く形成される請求項５〜８のいずれか一項に記載の半導体装置の製造方法。
10. 前記第１のトランジスタの動作電圧は１５Ｖ以上であり、前記第２のトランジスタの動作電圧は５Ｖ以下である請求項９に記載の半導体装置の製造方法。
11. 前記第２のトランジスタは、前記第１のトランジスタより小型であり、
    前記第２の溝を形成する工程において、前記半導体基板を異方性エッチングする請求項５〜１０のいずれか一項に記載の半導体装置の製造方法。
12. 等方性エッチングを用いて半導体基板に形成され、側面が傾斜している溝と、
    前記溝に埋め込まれた素子分離膜と、
    を具備する半導体装置。
13. 等方性エッチングを用いて第１素子領域の周囲に位置する半導体基板に形成され、側面が傾斜している第１の溝と、
    第２素子領域の周囲に位置する前記半導体基板に形成された第２の溝と、
    前記第１の溝に埋め込まれた第１の素子分離膜と、
    前記第２の溝に埋め込まれた第２の素子分離膜と、
    前記第１の素子領域に位置する前記半導体基板に形成された第１のゲート酸化膜と、
    前記第２の素子領域に位置する前記半導体基板に形成され、前記第１のゲート酸化膜より薄い第２のゲート酸化膜と、
    を具備する半導体装置。

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