JP2006303004A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】半導体基板に埋め込まれた素子分離膜の表面周辺部に、窪みが形成されることを抑制する半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、開口部１３ａを有するマスク膜１２，１３を形成するマスク膜１２，１３をマスクとして半導体基板１をエッチングすることにより、溝１ａを形成する。マスク膜１３上、開口部１３ａ内、及び溝１ａ内に、第１の絶縁膜を形成する。第１の絶縁膜をマスク膜１３上から除去し、さらに開口部１３ａ内に位置する第１の絶縁膜１４を除去することにより、溝１ａ内に素子分離膜２を埋め込む。溝１ａ内に位置する第１の絶縁膜１４上に、第２の絶縁膜１５を形成し、第２の絶縁膜１５をエッチバックすることにより、溝１ａ内に位置する第１の絶縁膜１４の周辺部上に、周辺部被覆膜２ａを形成する。
【選択図】 図２

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、半導体基板に埋め込まれた絶縁物の表面周辺部に、窪みが形成されることを抑制できる半導体装置の製造方法及び半導体装置に関する。

図８（Ａ）〜（Ｃ）の各図は、従来の半導体装置の製造方法を説明する為の断面図である。
まず、図８（Ａ）に示すように、シリコン基板１０１上に酸化シリコン膜１１２及び窒化シリコン膜１１３を、この順に形成する。次いで窒化シリコン膜１１３及び酸化シリコン膜１１２に開口部を形成する。次いで、窒化シリコン膜１１３をマスクとして、シリコン基板１０１をエッチングする。これにより、シリコン基板１０１には溝１０１ａが形成される。次いで、溝１０１ａの側壁に熱酸化膜１０１ｂを形成する。次いで、溝１０１ａの中及び窒化シリコン膜１１３上に、酸化シリコン膜１０２ａをＣＶＤ法により形成する。

次いで、図８（Ｂ）に示すように、窒化シリコン膜１１３上に位置する酸化シリコン膜１０２ａ、及び窒化シリコン膜１１３を、ＣＭＰ法を用いて研磨除去する。このとき、窒化シリコン膜１１３を少し残す。次いで、残っている窒化シリコン膜１１３、及び酸化シリコン膜１１２をエッチングにより除去する。これにより、シリコン基板１０１には素子分離膜１０２が埋め込まれる（例えば特許文献１参照）。このとき、素子分離膜１０２表面の周辺部には、窪み１０２ｂが形成される。
特開２００１−２６７４１０号公報（第７段落及び図１７）

次いで、図８（Ｃ）に示すように、シリコン基板１０１を熱酸化することにより、ゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜１０３上にはゲート電極１０４が形成される。次いで、低濃度不純物領域１０６ａ，１０６ｂ、サイドウォール１０５、並びにソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。

図８（Ｄ）は、図８（Ｃ）の状態における半導体装置の断面図である。本図は、図８（Ｃ）で示した断面と直交する方向の断面図である。上記したように、素子分離膜１０２の周辺部には、窪み１０２ｂが形成される。窪み１０２ｂが形成されると、この部分で溝１０１ａの側壁上端が露出するため、ゲート酸化膜１０３の端部１０３ａが溝１０１ａの側壁上端に回り込み、薄膜化する。

上記したように、素子分離膜の表面周辺部に窪みが形成され、溝の側壁上端が露出すると、ゲート酸化膜の端部が側壁上端に回り込み、薄膜化する。この薄膜化した部分により、寄生トランジスタが生成する。従って、素子分離膜の表面周辺部に窪みが形成されることを抑制する必要がある。

本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体基板に埋め込まれた絶縁物の表面周辺部に、窪みが形成されることを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に、開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記マスク膜上、前記開口部内、及び前記溝内に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を前記マスク膜上から除去する工程と、
前記開口部内に位置する前記第１の絶縁膜を除去する工程と、
前記溝内に位置する前記第１の絶縁膜上に、第２の絶縁膜を形成し、該前記第２の絶縁膜をエッチバックすることにより、前記溝内に位置する前記第１の絶縁膜の周辺部上に、周辺部被覆膜を形成する工程と、
前記マスク膜を除去する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、半導体基板上に、開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記マスク膜上、前記開口部内、及び前記溝内に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を前記マスク膜上から除去する工程と、
前記開口部内に位置する前記第１の絶縁膜を除去する工程と、
前記溝内に位置する前記第１の絶縁膜の周辺部上に、少なくとも前記開口部の側壁の下部を覆う周辺部被覆膜を形成する工程と、
前記マスク膜を除去する工程とを具備する。

これらの半導体装置の製造方法によれば、前記溝内に位置する前記第１の絶縁膜の周辺部上には、前記周辺部被覆膜が形成される。このため、前記第１の絶縁膜の表面周辺部に窪みが形成されることが、抑制される。

前記溝の中に埋め込まれた第１の絶縁膜は、例えば素子分離膜である。この場合、前記マスク膜を除去する工程の後に、前記半導体基板を熱酸化することにより、ゲート酸化膜を形成する工程を具備しても、ゲート酸化膜の端部が薄膜化することが、抑制される。前記第２の絶縁膜は、例えば酸化シリコン膜又は窒化シリコン膜である。

前記第１の絶縁膜は酸化シリコン膜であり、前記マスク膜は、酸化シリコン膜である第１のマスク膜、及び窒化シリコン膜である第２のマスク膜をこの順に積層した膜であり、前記開口部内に位置する前記第１の絶縁膜を除去する工程は、ウェットエッチングにより前記第１の絶縁膜を除去する工程であり、当該工程において、前記第１のマスク膜のうち前記開口部に面する部分がエッチングされることにより、前記開口部の側面には凹部が形成され、前記周辺部被覆膜を形成する工程において、前記第２の絶縁膜が前記凹部に埋め込まれてもよい。

前記第１の絶縁膜は酸化シリコン膜であり、前記マスク膜は、酸化シリコン膜である第１のマスク膜、及び窒化シリコン膜である第２のマスク膜をこの順に積層した膜であり、前記マスク膜を除去する工程は、前記第２のマスク膜を除去する工程と、前記溝内に位置する前記第１の絶縁膜、前記周辺部被覆膜、及び前記周辺部被覆膜の外縁部に隣接する前記第１のマスク膜を、レジスト膜で覆う工程と、前記レジスト膜をマスクとして前記第１のマスク膜をエッチングする工程とを具備してもよい。
この場合、前記第1のマスク膜を除去する工程において、前記第1の絶縁膜の表面が除去されることを防止できる。

本発明に係る半導体装置は、半導体基板と、
前記半導体基板に形成された溝と、
前記溝に埋め込まれた素子分離膜と、
を具備し、
前記素子分離膜は、周辺部が他より上に凸である。

本発明に係る他の半導体装置は、半導体基板と、
前記半導体基板に形成された溝と、
前記溝に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に位置するシリコン基板に形成されたゲート酸化膜と、
を具備し、
前記素子分離膜は、周辺部が他より上に凸である。

これらの半導体装置において、前記素子分離膜は、前記溝に埋め込まれた第１の絶縁膜と、前記第１の周辺部上に形成された第２の絶縁膜とを具備してもよい。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図、並びに図３（Ａ）及び（Ｂ）は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。

まず、図１（Ａ）に示すように、シリコン基板１上に、パッド膜としての酸化シリコン膜１２を熱酸化法により形成する。次いで、酸化シリコン膜１２上に窒化シリコン膜１３をＣＶＤ法により形成する。酸化シリコン膜１２の厚さは例えば５ｎｍ以上２０ｎｍ以下であり、窒化シリコン膜１３の厚さは例えば１００ｎｍ以上３００ｎｍ以下である。次いで、窒化シリコン膜１３上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１３上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜１３及び酸化シリコン膜１２をエッチングする。これにより、窒化シリコン膜１３及び酸化シリコン膜１２には開口部１３ａが形成される。次いで、窒化シリコン膜１３をマスクとして、シリコン基板１をエッチングする。これにより、シリコン基板１には溝１ａが形成される。
その後、レジストパターンを除去する。

次いで、シリコン基板１を熱酸化する。これにより、溝１ａの側壁及び底面には熱酸化膜１ｂが形成され、溝１ａの角部が丸められる。

次いで、図１（Ｂ）に示すように、溝１ａ及び開口部１３ａそれぞれの中、並びに窒化シリコン膜１３上を含む全面上に、酸化シリコン膜１４をＣＶＤ法により形成する。

次いで、図１（Ｃ）に示すように、窒化シリコン膜１３をストッパーとしたＣＭＰを行うことにより、窒化シリコン膜１３上に位置する酸化シリコン膜１４を除去し、かつ溝１ａ及び開口部１３ａの中に位置する酸化シリコン膜１４の上面を平坦化する。

次いで、開口部１３ａの中に位置する酸化シリコン膜１４を、ウェットエッチングにより除去する。このようにして、溝１ａには素子分離膜２が埋め込まれる。素子分離膜２の上面はシリコン基板１の表面より少し下方に位置する。

このウェットエッチング工程において、パッド膜としての酸化シリコン膜１２のうち、開口部１３ａに面している部分も少し除去される。これにより、開口部１３ａの側面には凹部１２ａが形成される。また、溝１ａの側壁に形成された熱酸化膜１ｂの上端が除去される。

次いで、図２（Ａ）に示すように、開口部１３ａの下方に位置する素子分離膜２上を含む全面上に、酸化シリコン膜１５をＣＶＤ法により形成する。このとき、凹部１２ａにも酸化シリコン膜１５が埋め込まれるように、ＣＶＤの条件を調整する。

次いで、図２（Ｂ）に示すように、酸化シリコン膜１５をエッチバックする。これにより、開口部１３ａの内部には、素子分離膜２の周辺部上に位置し、開口部１３ａの側面の下部を覆う周辺部被覆膜２ａが形成される。

次いで、図２（Ｃ）に示すように、窒化シリコン膜１３をＣＭＰ法により研磨する。このとき、窒化シリコン膜１３が酸化シリコン膜１２上に少し残るようにする。次いで、残っている窒化シリコン膜１３をエッチングにより除去する。

次いで、図３（Ａ）に示すように、酸化シリコン膜１２をエッチングにより除去する。素子分離膜２の周辺部上には周辺部被覆膜２ａが形成されているため、本工程において素子分離膜２の周辺部に窪みが形成されることが、抑制される。

次いで、図３（Ｂ）に示すように、シリコン基板１を熱酸化する。これにより、シリコン基板１にはゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物を注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。

次いで、ゲート電極４を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物を注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして、シリコン基板１にはトランジスタが形成される。

図３（Ｃ）は、図３（Ｂ）の状態における半導体装置の、図３（Ｂ）で示した断面と直交する方向の断面図である。上記したように、素子分離膜２の周辺部上には周辺部被覆膜２ａが形成されるため、窪みの形成が抑制される。このため、本図に示すように、従来と比べてゲート酸化膜３の端部の薄膜化が抑制され、寄生トランジスタの発生が抑制される。

以上、本発明の第１の実施形態によれば、素子分離膜２の周辺部上には周辺部被覆膜２ａが形成される。このため、パッド膜としての酸化シリコン膜１２を除去する工程において、素子分離膜２の周辺部に窪みが形成されることが抑制される。
従って、ゲート酸化膜３の端部の薄膜化が抑制され、寄生トランジスタの発生が抑制される。

図４の各図及び図５（Ａ）は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、素子分離膜の周辺部上に形成されるサイドウォールが窒化シリコンによって形成される点を除いて、第１の実施形態と同一である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図４（Ａ）に示すように、シリコン基板１上に酸化シリコン膜１２及び窒化シリコン膜１３を形成し、さらに開口部１３ａを形成する。次いで、シリコン基板１に溝１ａ及び熱酸化膜１ｂを形成し、溝１ａに素子分離膜２を埋め込む。これらの工程の詳細は、第１の実施形態と同一である。

次いで、開口部１３ａの下方に位置する素子分離膜２上を含む全面上に、窒化シリコン膜１６をＣＶＤ法により形成する。窒化シリコン膜１６の厚さは、例えば５０ｎｍ以上３００ｎｍ以下である。このとき、凹部１２ａにも窒化シリコン膜１６が埋め込まれるように、ＣＶＤの条件を調整する。

次いで、図４（Ｂ）に示すように、窒化シリコン膜１６をエッチバックする。これにより、素子分離膜２の周辺部上には周辺部被覆膜２ａが形成される。また、窒化シリコン膜１３の表面もエッチングされる。なお、この状態において周辺部被覆膜２ａは、第１の実施形態より大きい（図示せず）。
次いで、窒化シリコン膜１３を、第１の実施形態と同一の方法を用いて除去する。この工程において、周辺部被覆膜２ａは小さくなる。

次いで、図４（Ｃ）に示すように、酸化シリコン膜１２、周辺部被覆膜２ａ、及び素子分離膜２それぞれを含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これによりレジストパターン５０が形成される。レジストパターン５０は、周辺部被覆膜２ａ、素子分離膜２、及び周辺部被覆膜２ａの外縁部に隣接する酸化シリコン膜１２それぞれを覆っている。

次いで、レジストパターン５０をマスクとして酸化シリコン膜１２をエッチングする。これにより、酸化シリコン膜１２は、素子分離膜２の周辺に位置する部分を除いて除去される。このように、本実施形態ではレジストパターン５０が形成されているため、素子分離膜２表面の周辺部には、窪みが形成されない。また、素子分離膜２がエッチングされることを防止できる。

その後、図５（Ａ）に示すように、レジストパターン５０を除去する。次いで、ゲート酸化膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は第１の実施形態と同一である。
このようにして、トランジスタが形成される。

図５（Ｂ）は、図５（Ａ）の状態における半導体装置の、図５（Ａ）で示した断面と直交する方向の断面図である。上記したように、素子分離膜２表面の周辺部には、窪みが形成されない。このため、ゲート酸化膜３の端部の薄膜化が抑制され、寄生トランジスタの発生が抑制される。

このように、本実施形態によれば、酸化シリコン膜１２をエッチングする際に、周辺部被覆膜２ａ、素子分離膜２、及び素子分離膜２表面の周辺部に位置する酸化シリコン膜１２上には、レジストパターン５０が形成される。このため、素子分離膜２の周辺部には窪みが形成されない。従って、ゲート酸化膜３の端部の薄膜化が抑制され、寄生トランジスタの発生が抑制される。

図６の各図、並びに図７（Ａ）及び（Ｂ）は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、高耐圧である第１のトランジスタと、第１のトランジスタより低耐圧である第２のトランジスタとを、同一のシリコン基板１上に形成する方法である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図６（Ａ）に示すように、第１のトランジスタが形成される第１の素子領域１０ａ、及び第２のトランジスタが形成される第２の素子領域１０ｂそれぞれにおいて、シリコン基板１に溝１ａを形成する。次いで、溝１ａに素子分離膜２を埋め込み、さらに、素子分離膜２表面の周辺部上に、周辺部被覆膜２ａを形成する。これらの工程は、第１の実施形態と同一である。素子分離膜２の周辺部上には周辺部被覆膜２ａが形成されるため、素子分離膜２の周辺部に窪みが形成されることが抑制される。

次いで、図６（Ｂ）に示すように、シリコン基板１を熱酸化する。これにより、第１の素子領域１０ａに位置するシリコン基板１には、第１のトランジスタのゲート酸化膜３ａが形成される。また、第２の素子領域１０ｂに位置するシリコン基板にも酸化シリコン膜３ｃが形成される。素子分離膜２の周辺部に窪みが形成されることが抑制されているため、この熱酸化工程において、ゲート酸化膜３ａの端部の薄膜化が抑制される。
なお、本工程において形成されるゲート酸化膜３ａの厚さは、第１のトランジスタの動作電圧に耐えるには不十分である。

次いで、図６（Ｃ）に示すように、第１の素子領域１０ａ及び第２の素子領域１０ｂそれぞれを含む全面上に、フォトレジスト膜５１を塗布し、フォトレジスト膜５１を露光及び現像する。これにより、第１の素子領域１０ａはフォトレジスト膜５１で覆われるが、第２の素子領域１０ｂからはフォトレジスト膜５１が除去される。次いで、フォトレジスト膜５１をマスクとしてエッチングを行い、第２の素子領域１０ｂに位置する酸化シリコン膜３ｃを除去する。
このエッチング工程において、素子分離膜２の周辺部上には周辺部被覆膜２ａが形成されているため、素子分離膜２の周辺部に窪みが形成されることが抑制される。

その後、図７（Ａ）に示すように、フォトレジスト膜５１を除去する。次いで、シリコン基板１を再び熱酸化する。これにより、第２の素子領域１０ｂに位置するシリコン基板１には、第２のトランジスタのゲート酸化膜３ｂが形成される。また、第１のトランジスタのゲート酸化膜３ａも厚くなり、第１のトランジスタの動作電圧に耐えることができるようになる。素子分離膜２の周辺部に窪みが形成されることが抑制されているため、この熱酸化工程において、ゲート酸化膜３ａ，３ｂそれぞれの端部の薄膜化が抑制される。

次いで、図７（Ｂ）に示すように、第１の素子領域１０ａ、及び第２の素子領域１０ｂそれぞれに、ゲート電極４、低濃度不純物領域６ａ，６ｂ、サイドウォール５、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は、第１の実施形態と同一である。
このようにして、第１の素子領域１０ａには高耐圧のトランジスタが形成され、第２の素子領域１０ｂには低耐圧のトランジスタが形成される。

図７（Ｃ）は、図７（Ｂ）に示した２つのトランジスタそれぞれの、（Ｂ）の断面図と直交する方向の断面図である。本図に示すように、本実施形態においても素子分離膜２の周辺部上には周辺部被覆膜２ａが形成されているため、素子分離膜２を形成するときのエッチング工程、及び酸化シリコン膜３ｃを除去するときのエッチング工程それぞれにおいて、素子分離膜２の周辺部に窪みが形成されることが抑制される。
このため、寄生トランジスタの発生が抑制される。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態において、酸化シリコン膜１４をエッチングして素子分離膜２を形成する際に、素子分離膜２の表面をシリコン基板１と略面一にしてもよいし、シリコン基板１の表面より上に位置させてもよい。

また、第１の実施形態において、酸化シリコン膜１５の代わりに窒化シリコン膜を形成してもよい。また、第２の実施形態において、窒化シリコン膜１６の代わりに酸化シリコン膜を形成してもよい。また、第３の実施形態において、第２の実施形態で示した方法を用いてもよい。

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は図２（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の断面図と直交する方向の断面図。 （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は図４（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の断面図と直交する方向の断面図。 （Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は図６（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）に示した２つのトランジスタそれぞれの、（Ｂ）の断面図と直交する方向の断面図。 （Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の断面図と直交する方向の断面図。

符号の説明

１…シリコン基板、１ａ，１０１ａ…溝、１ｂ，１０１ｂ…熱酸化膜、２，１０２…素子分離膜、２ａ…周辺部被覆膜、３，３ａ，３ｂ，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、１０ａ…第１の素子領域、１０ｂ…第２の素子領域、１２，１４，１５，１１２…酸化シリコン膜、１２ａ…凹部、１３，１６，１１３…窒化シリコン膜、５０…レジストパターン、５１…フォトレジスト膜、１０２ａ…窪み

Claims (9)

1. 半導体基板上に、開口部を有するマスク膜を形成する工程と、
   前記マスク膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
   前記マスク膜上、前記開口部内、及び前記溝内に、第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜を前記マスク膜上から除去する工程と、
   前記開口部内に位置する前記第１の絶縁膜を除去する工程と、
   前記溝内に位置する前記第１の絶縁膜上に、第２の絶縁膜を形成し、該前記第２の絶縁膜をエッチバックすることにより、前記溝内に位置する前記第１の絶縁膜の周辺部上に、周辺部被覆膜を形成する工程と、
   前記マスク膜を除去する工程と、
   を具備する半導体装置の製造方法。
2. 半導体基板上に、開口部を有するマスク膜を形成する工程と、
   前記マスク膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
   前記マスク膜上、前記開口部内、及び前記溝内に、第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜を前記マスク膜上から除去する工程と、
   前記開口部内に位置する前記第１の絶縁膜を除去する工程と、
   前記溝内に位置する前記第１の絶縁膜の周辺部上に、少なくとも前記開口部の側壁の下部を覆う周辺部被覆膜を形成する工程と、
   前記マスク膜を除去する工程と、
   を具備する半導体装置の製造方法。
3. 前記溝の中に埋め込まれた第１の絶縁膜は素子分離膜であり、
   前記マスク膜を除去する工程の後に、前記半導体基板を熱酸化することにより、ゲート酸化膜を形成する工程を具備する請求項１又は２に記載の半導体装置の製造方法。
4. 前記第１の絶縁膜は酸化シリコン膜であり、
   前記マスク膜は、酸化シリコン膜である第１のマスク膜、及び窒化シリコン膜である第２のマスク膜をこの順に積層した膜であり、
   前記開口部内に位置する前記第１の絶縁膜を除去する工程は、ウェットエッチングにより前記第１の絶縁膜を除去する工程であり、当該工程において、前記第１のマスク膜のうち前記開口部に面する部分がエッチングされることにより、前記開口部の側面には凹部が形成され、
   前記周辺部被覆膜を形成する工程において、前記周辺部被覆膜が前記凹部に埋め込まれる請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記第１の絶縁膜は酸化シリコン膜であり、
   前記マスク膜は、酸化シリコン膜である第１のマスク膜、及び窒化シリコン膜である第２のマスク膜をこの順に積層した膜であり、
   前記マスク膜を除去する工程は、
   前記第２のマスク膜を除去する工程と、
   前記溝内に位置する前記第１の絶縁膜、前記周辺部被覆膜、及び前記周辺部被覆膜の外縁部に隣接する前記第１のマスク膜を、レジスト膜で覆う工程と、
   前記レジスト膜をマスクとして前記第１のマスク膜をエッチングする工程と、
   を具備する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
6. 前記周辺部被覆膜は酸化シリコン膜又は窒化シリコン膜である請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
7. 半導体基板と、
   前記半導体基板に形成された溝と、
   前記溝に埋め込まれた素子分離膜と、
   を具備し、
   前記素子分離膜は、周辺部が他より上に凸である半導体装置。
8. 半導体基板と、
   前記半導体基板に形成された溝と、
   前記溝に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
   前記素子領域に位置するシリコン基板に形成されたゲート酸化膜と、
   を具備し、
   前記素子分離膜は、周辺部が他より上に凸である半導体装置。
9. 前記素子分離膜は、
   前記溝に埋め込まれた第１の絶縁膜と、
   前記第１の絶縁膜の周辺部上に形成された第２の絶縁膜と、
   を具備する請求項７又は８に記載の半導体装置。

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