WO2012017506A1 - 半導体装置及びその製造方法 - Google Patents

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gate insulating
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守山善也
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パナソニック株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly, to a semiconductor device having a metal-insulator-semiconductor field-effect transistor (MISFET) including a gate insulating film having a high dielectric constant film containing an adjustment metal and the manufacturing method. Regarding the method.
  • MISFET metal-insulator-semiconductor field-effect transistor
  • a high dielectric constant film such as a hafnium (Hf) film is used as a gate insulating film, and a metal film or a metal film and a silicon film are used as a gate electrode.
  • MIS transistor A semiconductor device provided with a MISFET using the above (hereinafter referred to as “MIS transistor”) has been proposed.
  • the reason why the threshold voltage of the n-type MIS transistor can be lowered by using an Hf-based film containing La as the gate insulating film is as follows.
  • La is contained in the Hf-based film, a dipole is formed in the Hf-based film.
  • the flat band voltage shifts to the negative side, and the effective work function of the n-type MIS transistor shifts to the band edge side, so that the threshold voltage of the n-type MIS transistor can be lowered.
  • FIG. 14 is a plan view showing a configuration of a conventional semiconductor device.
  • FIG. 15A is a cross-sectional view in the gate length direction showing the configuration of a conventional semiconductor device.
  • FIG. 15B is a cross-sectional view in the gate width direction showing the configuration of the conventional semiconductor device.
  • FIGS. 15A and 15B are cross-sectional views taken along lines XVa-XVa and XVb-XVb shown in FIG. 14, respectively.
  • the conventional semiconductor device includes an n-type MIS transistor nTr.
  • a p-type well region 102 is formed in the semiconductor substrate 100.
  • the n-type MIS transistor nTr is formed on the gate insulating film 103A formed on the active region 100a surrounded by the element isolation region 101, and on the gate insulating film 103A.
  • a wall 108A and an n-type source / drain region 109 (in particular, see FIG. 15 (a)) formed on the active region 100a outside the sidewall 108A are provided.
  • a gate electrode 105A is formed on the active region 100a surrounded by the element isolation region 101 via a gate insulating film (see FIGS. 15A and 15B: 103A). Yes.
  • a sidewall 108A is formed on the side surface of the gate electrode 105A.
  • the gate insulating film 103A has a high dielectric constant film 103 containing La.
  • the gate electrode 105 ⁇ / b> A includes a metal film 104 and a silicon film 105.
  • the side wall 108 ⁇ / b> A includes an inner side wall 107 and an outer side wall 108.
  • n-type MIS transistor including a gate insulating film having a high dielectric constant film containing an adjustment metal (for example, La) for adjusting a threshold voltage
  • an adjustment metal for example, La
  • FIG. 16 is a graph showing the relationship between the gate width and the threshold voltage.
  • the amount of protrusion (see FIG. 15B: D) from one end of the active region in the gate width direction to one end of the gate insulating film in the gate width direction is made constant, and the gate width (see FIG. 15B: W) ) And the threshold voltage were measured. The result is shown in FIG.
  • the threshold voltage magnitude Vthh when the gate width is Wh is higher than the threshold voltage magnitude Vthl when the gate width is Wl (Wl> Wh) (Vthh> Vthl).
  • the magnitude of the threshold voltage when the gate width is Wh is ideally the same as the magnitude of the threshold voltage when the gate width is Wl. In other words, it is ideal that the threshold voltage does not increase even when the gate width is narrowed. However, as shown by the solid line in FIG. 16, the threshold voltage increases as the gate width decreases.
  • an object of the present invention is to prevent an increase in the threshold voltage of a MIS transistor in a semiconductor device having a MIS transistor including a gate insulating film having a high dielectric constant film containing an adjustment metal. .
  • a semiconductor device is a semiconductor device including a MIS transistor, and the MIS transistor includes an active region surrounded by an element isolation region in a semiconductor substrate, an active region, and an element isolation.
  • a gate insulating film formed on the region and having a high dielectric constant film; and a gate electrode formed on the gate insulating film, and at least a part of the portion located on the element isolation region in the gate insulating film ,
  • a nitriding region is provided in at least a part of the portion of the gate insulating film located on the element isolation region, and the nitrogen concentration nx of the nitriding region is higher than the active region of the gate insulating film. It is higher than the nitrogen concentration n in the portion located at. That is, a relational expression of nx> n is established.
  • the nitriding region includes a first nitriding region provided on one end side in the gate width direction of the gate insulating film and a second nitriding region provided on the other end side in the gate width direction of the gate insulating film.
  • a width of the first nitride region in the gate width direction is w1
  • a width of the second nitride region in the gate width direction is w2
  • a gate insulating film is formed from one end of the active region in the gate width direction.
  • the first and second nitride regions can be formed only on the element isolation region without being formed on the active region.
  • the nitrogen concentration n of the part located on the active region in the gate insulating film can be made constant.
  • the effective work function of the MIS transistor can be made constant, the transistor characteristics of the MIS transistor can be stabilized.
  • a nitride region is not formed in a portion of the gate insulating film located on the active region.
  • the nitrogen concentration in the portion of the element isolation region located on the side of the gate electrode in the gate width direction is preferably higher than the nitrogen concentration in the portion of the element isolation region located under the gate electrode.
  • the nitrogen concentration in the part of the element isolation region located on the side of the gate electrode in the gate width direction is the nitrogen concentration of the part of the element isolation region located in the side of the active region in the gate length direction. Higher than that.
  • the nitrogen concentration nx is preferably 2 ⁇ 10 22 atoms / cm 3 or more.
  • the nitrogen concentration n is preferably 1 ⁇ 10 22 atoms / cm 3 or less.
  • the MIS transistor is preferably an n-type MIS transistor.
  • the gate insulating film preferably contains an adjustment metal.
  • the adjustment metal is preferably lanthanum.
  • the gate electrode preferably includes a metal film formed on the gate insulating film and a silicon film formed on the metal film.
  • the nitrogen concentration in the portion located on the element isolation region in the metal film is preferably higher than the nitrogen concentration in the portion located on the active region in the metal film.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including a MIS transistor having a gate insulating film and a gate electrode formed on an active region in a semiconductor substrate.
  • both ends of the gate insulating film in the gate width direction are nitrided and nitrided on the element isolation region.
  • both ends of the gate insulating film in the gate width direction are nitrided to provide a nitrided region located on the element isolation region.
  • a nitride region located on the element isolation region is provided at both ends of the gate insulating film in the gate width direction, and the nitrogen concentration in the nitride region is set higher than the nitrogen concentration in the portion located on the active region in the gate insulating film. Can be high.
  • O contained in the element isolation region can be prevented from diffusing into the nitride region, so that the O contained in the element isolation region passes through the nitride region and has a high dielectric constant.
  • the nitrogen concentration of nitrogen contained in the nitride region is NX, and the nitrogen concentration of nitrogen contained in the portion located on the active region in the gate insulating film film It is preferable that the relational expression of NX> N holds when N is N.
  • the gate insulating film has one end in the gate width direction that is separated from the one end in the gate width direction of the active region by the amount D1. While the gate insulating film is formed so as to protrude onto the region, the other end of the gate width direction protrudes from the other end of the active region in the gate width direction to the element isolation region by the amount of protrusion D2.
  • a nitride region having two nitride regions where W1 is a width in the gate width direction of the first nitride region, and W2 is a width in the gate width direction of the second nitride region, and W1 ⁇ D1 and , W2 ⁇ D2 It is preferred that.
  • the first and second nitride regions can be formed only on the element isolation region without being formed on the active region.
  • the nitrogen concentration of the portion located on the active region in the gate insulating film can be made constant.
  • the effective work function of the MIS transistor having the gate insulating film formed by patterning the gate insulating film can be made constant, the transistor characteristics of the MIS transistor can be stabilized.
  • the semiconductor device and the manufacturing method thereof according to the present invention it is possible to prevent the threshold voltage of the MIS transistor from being increased even when the gate width is reduced as the semiconductor device is miniaturized.
  • FIG. 1A is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device of the first study example
  • FIG. 1B is a gate width direction showing the configuration of the semiconductor device of the second study example
  • FIG. FIG. 2 is a graph showing the relationship between the gate width and the threshold voltage
  • 3A is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device of the third study example
  • FIG. 3B is a gate width direction showing the configuration of the semiconductor device of the fourth study example.
  • FIG. FIG. 4 is a graph showing the relationship between the gate width and the threshold voltage.
  • FIG. 5 is a plan view showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIGS. 6A to 6B are cross-sectional views showing the configuration of the semiconductor device according to the embodiment of the present invention.
  • FIG. 6A is a cross-sectional view in the gate length direction, and is a cross-sectional view taken along line VIa-VIa shown in FIG.
  • FIG. 6B is a cross-sectional view in the gate width direction, and is a cross-sectional view taken along line VIb-VIb shown in FIG. 7A to 7B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 7A is a cross-sectional view in the gate length direction
  • FIG. 7B is a cross-sectional view in the gate width direction.
  • FIGS. 10A to 10B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 10A is a cross-sectional view in the gate length direction
  • FIG. 10B is a cross-sectional view in the gate width direction.
  • FIGS. 12A to 12B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 12A is a cross-sectional view in the gate length direction
  • FIG. 12B is a cross-sectional view in the gate width direction.
  • 13 (a) to 13 (b) are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 13A is a cross-sectional view in the gate length direction
  • FIG. 13B is a cross-sectional view in the gate width direction
  • FIG. 14 is a plan view showing a configuration of a conventional semiconductor device.
  • 15A to 15B are cross-sectional views showing the configuration of a conventional semiconductor device.
  • FIG. 15A is a cross-sectional view in the gate length direction, and is a cross-sectional view taken along line XVa-XVa shown in FIG.
  • FIG. 15B is a cross-sectional view in the gate width direction, and is a cross-sectional view taken along line XVb-XVb shown in FIG.
  • FIG. 16 is a graph showing the relationship between the gate width and the threshold voltage.
  • FIG. 1A is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device of the first study example.
  • FIG. 1B is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device of the second study example.
  • FIG. 2 is a graph showing the relationship between the gate width and the threshold voltage.
  • an n-type MIS transistor TrA is formed on an active region 50x surrounded by an element isolation region 51 in a semiconductor substrate 50.
  • the n-type MIS transistor TrB is formed on the active region 50x surrounded by the element isolation region 51 in the semiconductor substrate 50.
  • the n-type MIS transistors TrA and TrB include gate insulating films 52A and 52B formed on the active region 50x and gate electrodes 54A and 54B formed on the gate insulating films 52A and 52B.
  • the gate insulating films 52A and 52B have high dielectric constant films 52a and 52b containing La.
  • the gate electrodes 54A and 54B have metal films 53a and 53b and silicon films 54a and 54b.
  • the amount of protrusion D from one end of the active region 50x in the gate width direction to one end of the gate insulating film 52A in the gate width direction is Da.
  • the amount of protrusion D from one end of the active region 50x in the gate width direction to one end of the gate insulating film 52B in the gate width direction is Db (Db ⁇ Da). .
  • the threshold voltage was measured while changing the gate width W.
  • the threshold voltage was measured by changing the size of the protrusion width D to Da (constant), changing the size of the gate width W. The result is shown by the thick line in FIG.
  • the threshold voltage was measured by changing the gate width W.
  • the amount of protrusion D was set to Db (constant)
  • the gate width W was changed, and the threshold voltage was measured. The result is shown by a thin line in FIG.
  • the threshold voltage when the protrusion D is Da is the same as the threshold voltage when the protrusion D is Db. It is.
  • the threshold voltage magnitude Vtha when the protrusion amount D is Da is the threshold voltage when the protrusion amount D is Db. It is higher than the size Vthb (Vtha> Vthb).
  • the threshold voltage when the gate width W is Wb is higher than the threshold voltage when the gate width W is Wa, regardless of whether the protrusion amount D is Da or Db. . That is, the threshold voltage increases as the gate width decreases.
  • the degree of increase in threshold voltage when the protrusion amount D is Da is higher than the degree of increase in threshold voltage when the protrusion amount D is Db (see thin line). Is also expensive. That is, as the protrusion amount increases, the degree of increase in the threshold voltage increases. As can be seen from this, the amount of protrusion is closely related as a factor for increasing the threshold voltage.
  • oxygen (O) is diffused into the high dielectric constant film (particularly, the portion in contact with the active region in the high dielectric constant film), and the high dielectric constant film
  • the reaction between La and O contained in the dipole causes neutralization of the dipole.
  • the flat band voltage shifts to the plus side, and the effective work function of the n-type MIS transistor shifts to the mid gap side, so that the threshold voltage of the n-type MIS transistor increases.
  • an element isolation region or the like can be mainly considered.
  • a heat treatment for activating n-type impurities contained in the n-type source / drain implantation region can be considered.
  • the ratio of the protrusion amount D to the gate width W increases as the gate width W is reduced.
  • the ratio of the protrusion amount D to the gate width W is large, the ratio of contact with the element isolation region in the high dielectric constant film is larger than when the ratio is small. For this reason, during the heat treatment, since the proportion of O diffused from the element isolation region in the high dielectric constant film is large, the neutralization of the dipole occurs remarkably, so the threshold voltage of the n-type MIS transistor is remarkably high. Become.
  • FIG. 3A is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device of the third study example.
  • FIG. 3B is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device of the fourth study example.
  • FIG. 4 is a graph showing the relationship between the gate width and the threshold voltage.
  • an n-type MIS transistor TrC is formed on the active region 50x surrounded by the element isolation region 51 in the semiconductor substrate 50.
  • an n-type MIS transistor TrD is formed on the active region 50x surrounded by the element isolation region 51 in the semiconductor substrate 50.
  • the n-type MIS transistors TrC and TrD include gate insulating films 52C and 52D formed on the active region 50x and gate electrodes 54C and 54D formed on the gate insulating films 52C and 52D.
  • the gate insulating films 52C and 52D have high dielectric constant films 52c and 52d containing La.
  • the gate electrodes 54C and 54D have metal films 53c and 53d and silicon films 54c and 54d.
  • a nitride region 55d is provided at the end of the gate insulating film 52D in the gate width direction.
  • the amount of protrusion D from one end of the active region 50x in the gate width direction to one end of the gate insulating film 52C in the gate width direction is Dc.
  • the amount of protrusion D from one end of the active region 50x in the gate width direction to one end of the gate insulating film 52D in the gate width direction is Dd.
  • Dc Dd.
  • the nitrogen concentration of nitrogen contained in the end 55c in the gate width direction of the gate insulating film 52C is nc
  • the width of the end portion 55c in the gate width direction is the same as the width of the nitride region 55d in the gate width direction.
  • the threshold voltage was measured while changing the gate width W.
  • the threshold voltage was measured by changing the thickness. This result is shown by the thick line in FIG.
  • the threshold voltage was measured by changing the gate width W.
  • the threshold voltage was measured by changing the magnitude. The result is shown by a thin line in FIG.
  • the threshold voltage when the gate width W is Wd is higher than the threshold voltage when the gate width W is Wc. . That is, the threshold voltage increases as the gate width decreases.
  • the reason why the threshold voltage can be increased by increasing the nitrogen concentration of the portion located on the element isolation region in the gate insulating film is considered to be as follows.
  • the portion By increasing the nitrogen concentration of the portion located on the element isolation region in the gate insulating film, the portion is located on the element isolation region in the gate insulating film during the heat treatment performed after the formation of the high dielectric constant film containing La. It is possible to prevent O contained in the element isolation region from being diffused in the portion. For this reason, O contained in the element isolation region passes through a portion of the gate insulating film located on the element isolation region and diffuses into the high dielectric constant film (particularly, the portion of the high dielectric constant film located on the active region). Can be prevented. Therefore, La contained in the high dielectric constant film (particularly, the portion located on the active region in the high dielectric constant film) reacts with O contained in the element isolation region, and neutralization of the dipole occurs. Can be prevented.
  • the present invention is an invention made based on the knowledge found by the present inventors.
  • FIG. 5 is a plan view showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 6A is a sectional view in the gate length direction showing the configuration of the semiconductor device according to the embodiment of the present invention.
  • FIG. 6B is a sectional view in the gate width direction showing the configuration of the semiconductor device according to the embodiment of the present invention.
  • FIGS. 6A to 6B are cross-sectional views taken along lines VIa-VIa and VIb-VIb shown in FIG. 5, respectively.
  • the semiconductor device includes an n-type MIS transistor formed on an active region 10a surrounded by an element isolation region 11 in a semiconductor substrate 10. nTr is provided.
  • the element isolation region 11 has first to fourth element isolation portions 11x to 11w as shown in FIG.
  • the first and second element isolation portions 11x and 11y are portions located on the side of the active region 10a in the element isolation region 11 in the gate width direction. Of these parts, one part is the first element isolation part 11x and the other part is the second element isolation part 11y.
  • the first element isolation portion 11x is in contact with one end of the active region 10a in the gate width direction (the upper end in the paper of FIG. 5).
  • the second element isolation portion 11y is in contact with the other end of the active region 10a in the gate width direction (the lower end in the drawing of FIG. 5).
  • the first element isolation portion 11x and the second element isolation portion 11y face each other along the gate width direction with the active region 10a interposed therebetween.
  • the third and fourth element isolation portions 11v and 11w are portions located on the sides of the active region 10a in the element isolation region 11 in the gate length direction. Of these portions, one portion is the third element isolation portion 11v, and the other portion is the fourth element isolation portion 11w.
  • the third element isolation portion 11v is in contact with one end of the active region 10a in the gate length direction (the left end in the drawing of FIG. 5).
  • the fourth element isolation portion 11w is in contact with the other end of the active region 10a in the gate length direction (the right end in the drawing of FIG. 5).
  • the third element isolation portion 11v and the fourth element isolation portion 11w face each other along the gate length direction with the active region 10a interposed therebetween.
  • the n-type MIS transistor nTr includes an active region 10a surrounded by an element isolation region 11 in the semiconductor substrate 10, an active region 10a, and an element isolation region 11 (first, first, and second).
  • n-type extension region 21a (see in particular FIG. 6 (a)), sidewall 24 formed on the side surface of gate electrode 19a, and n-type source formed on the outer side of sidewall 24 in active region 10a.
  • a drain region 25a (especially, see FIG. 6A), a first silicide film 26a formed on the n-type source / drain region 25a (especially, see FIG. 6A), And a second silicide film 26b formed on the gate electrode 19a.
  • the gate insulating film 16a has a high dielectric constant film 15a containing an adjustment metal (for example, La).
  • the gate electrode 19a has a metal film 17a and a silicon film 18a.
  • the side wall 24 has an inner side wall 22 and an outer side wall 23 having an L-shaped cross section.
  • first and second nitriding regions 20x and 20y are provided in a portion of the gate insulating film 16a located on the element isolation region 11.
  • the first nitriding region 20x is provided on one end side in the gate width direction of the gate insulating film 16a and is located on the first element isolation portion 11x.
  • the second nitriding region 20y is provided on the other end side in the gate width direction of the gate insulating film 16a and is located on the second element isolation portion 11y.
  • an interlayer insulating film 27 is formed on the semiconductor substrate 10 so as to cover the n-type MIS transistor nTr.
  • a first contact plug 29a is formed in the first contact hole 28a provided in the interlayer insulating film 27, and the first contact plug 29a is formed of the first silicide. It is in contact with the film 26a.
  • a second contact plug 29b is formed in the second contact hole 28b provided in the interlayer insulating film 27, and the second contact plug 29b is formed of the second silicide. It is in contact with the film 26b.
  • a gate electrode (FIG. 6 (a) is formed on the active region 10a surrounded by the element isolation region 11 via a gate insulating film (see FIGS. 6 (a) and 6 (b): 16a). ), (b): 19a). Sidewalls 24 are formed on the side surfaces of the gate electrode.
  • An n-type source / drain region (not shown, see FIG. 6 (a): 25a) is formed below the sidewall 24 in the active region 10a.
  • a first silicide film (not shown, see FIG. 6 (a): 26a) is formed on the n-type source / drain region.
  • a second silicide film 26b is formed on the gate electrode.
  • An interlayer insulating film 27 is formed on the semiconductor substrate 10 so as to cover the n-type MIS transistor nTr. In the first and second contact holes provided in the interlayer insulating film 27, first and second contact plugs 29a and 29b in contact with the first and second silicide films are formed.
  • the nitrogen concentration of nitrogen contained in the first nitriding region 20x is n1
  • the nitrogen concentration of nitrogen contained in the second nitriding region 20y is n2, and is included in the portion of the gate insulating film 16a located on the active region 10a.
  • the nitrogen concentration of nitrogen is n
  • the relational expressions n1> n and n2> n are established.
  • the nitrogen concentrations n1 and n2 are, for example, 2 ⁇ 10 22 atoms / cm 3 or more (n1 ⁇ 2 ⁇ 10 22 atoms / cm 3 , n2 ⁇ 2 ⁇ 10 22 atoms / cm 3 ).
  • the nitrogen concentration n is, for example, 1 ⁇ 10 22 atoms / cm 3 or less (n ⁇ 1 ⁇ 10 22 atoms / cm 3 ).
  • the width of the first nitride region 20x in the gate width direction is w1 (see FIG. 6B), the width of the second nitride region 20y in the gate width direction is w2 (see FIG. 6B), and the active region
  • the protruding amount from one end of the gate width direction of 10a to one end of the gate insulating film 16a in the gate width direction is d1, and from the other end of the active region 10a in the gate width direction to the other end of the gate insulating film 16a in the gate width direction.
  • the one end in the gate width direction of the active region 10a is an end in contact with the first element isolation portion 11x on the surface of the active region 10a, as shown in FIG. 6B.
  • the other end in the gate width direction of the active region 10a is an end in contact with the second element isolation portion 11y on the surface of the active region 10a.
  • the one end in the gate width direction of the gate insulating film 16a refers to an end located on the first element isolation portion 11x as shown in FIG. 6B.
  • the other end of the gate insulating film 16a in the gate width direction is an end located on the second element isolation portion 11y.
  • the portion of the element isolation region 11 that is located on the side of the gate electrode 19a in the gate width direction contains nitrogen (see the X mark shown in FIG. 6 (b)). This is derived from nitrogen (for example, nitrogen contained in plasma) used in forming the nitride regions 20X and 20Y.
  • the nitrogen concentration in the part of the element isolation region 11 located on the side of the gate electrode 19a in the gate width direction is higher than the nitrogen concentration in the part of the element isolation region 11 located under the gate electrode 19a.
  • the nitrogen concentration of the portion of the element isolation region 11 located on the side of the gate electrode 19a in the gate width direction is the portion of the element isolation region 11 located on the side of the active region 10a in the gate length direction (third and fourth portions). It is higher than the nitrogen concentration of the element isolation portions 11v and 11w).
  • Both end portions in the gate width direction of the gate electrode 19a and the upper surface portion of the gate electrode 19a contain nitrogen (see the X mark shown in FIG. 6B), and the nitrogen is first and second nitrided as described later. This is derived from nitrogen (for example, nitrogen contained in plasma) used in forming the regions 20X and 20Y.
  • the nitrogen concentration in the portion located on the element isolation region 11 (first and second element isolation portions 11x and 11y) in the metal film 17a is higher than the nitrogen concentration in the portion located on the active region 10a in the metal film 17a.
  • the upper nitrogen concentration in the portion of the silicon film 18a located on the active region 10a is higher than the lower nitrogen concentration in the portion.
  • the nitrogen concentration in the portion located on the element isolation region 11 (first and second element isolation portions 11x and 11y) in the silicon film 18a is higher than the nitrogen concentration in the lower portion in the portion.
  • FIGS. 7A to 13A are cross-sectional views in the gate length direction showing the method of manufacturing the semiconductor device according to the embodiment of the present invention in the order of steps.
  • FIGS. 7B to 13B are cross-sectional views in the gate width direction showing the method of manufacturing the semiconductor device according to the embodiment of the present invention in the order of steps.
  • element isolation regions 11 are selectively formed on an upper portion of a semiconductor substrate 10 made of, for example, silicon (Si) by, for example, STI (Shallow Trench Isolation) method. .
  • a semiconductor substrate 10 made of, for example, silicon (Si) by, for example, STI (Shallow Trench Isolation) method.
  • the gate width W is, for example, 200 nm.
  • the gate width W is the width of the active region 10a in the gate width direction.
  • the element isolation region 11 surrounding the active region 10a includes a first element isolation unit 11x (see FIG. 7B), a second element isolation unit 11y (see FIG. 7B), and a third element isolation.
  • a p-type well region 12 is formed in the semiconductor substrate 10.
  • a high dielectric constant film 13 is formed on the semiconductor substrate 10.
  • the material of the high dielectric constant film 13 include metal oxides having a relative dielectric constant of 8 or more, for example, hafnium oxides such as HfSiO, HfSiON, HfO, HfON, HfZrO, and HfZrON.
  • an adjustment metal film 14 including an adjustment metal is formed on the high dielectric constant film 13.
  • lanthanum (La) is used as the adjusting metal.
  • the adjusting metal contained in the adjusting metal film 14 is introduced into the high dielectric constant film 13 by heat treatment. Thereby, a dipole is formed in the high dielectric constant film 13.
  • the gate insulating film 16 having the high dielectric constant film 15 containing the adjusting metal is formed on the semiconductor substrate 10. Thereafter, the adjustment metal film 14 remaining on the high dielectric constant film 15 is selectively removed.
  • the gate insulating film 16 is made of, for example, titanium nitride (TiN) or tantalum nitride (TaN) by the CVD (Chemical Vapor Deposition) method, for example.
  • a metal film 17 is formed.
  • a silicon film 18 made of, for example, polysilicon is formed on the metal film 17 by, eg, CVD. In this manner, the gate electrode film 19 having the metal film 17 and the silicon film 18 is formed on the gate insulating film 16.
  • a resist pattern Re1 exposing both ends of the gate electrode film 19 in the gate width direction is formed on the gate electrode film 19 by photolithography.
  • the width of the resist pattern Re1 in the gate width direction is the same as the width of the gate insulating film (see FIG. 11 (b): 16a described later) and the gate electrode (see FIG. 11 (b): 19a described later) in the gate width direction. is there.
  • one end of the resist pattern Re1 in the gate width direction protrudes from the one end of the active region 10a in the gate width direction above the first element isolation portion 11x by the protrusion amount Dr1.
  • the other end of the resist pattern Re1 in the gate width direction protrudes from the other end of the active region 10a in the gate width direction by a protrusion amount Dr2 above the second element isolation portion 11y.
  • the protrusion amount Dr1 is smaller than the protrusion amount Dr2, for example.
  • the protrusion amount Dr1 is, for example, 100 nm to 150 nm.
  • the protrusion amount Dr2 is, for example, 150 nm to 300 nm.
  • the gate electrode film 19 having the metal film 17 and the silicon film 18 and the adjustment metal are included by using, for example, dry etching, using the resist pattern Re1 as a mask.
  • the gate insulating film 16 having the high dielectric constant film 15 is sequentially patterned. Thereafter, the resist pattern Re1 is removed. In this manner, the gate insulating film 16A and the gate electrode film 19A that expose both ends (both side surfaces) in the gate width direction on the element isolation region 11 are formed.
  • the gate insulating film 16A has a high dielectric constant film 15A containing an adjustment metal.
  • the gate electrode film 19A includes a metal film 17A and a silicon film 18A.
  • the gate insulating film 16A and the gate electrode film 19A have one end in the gate width direction protruding from the one end in the gate width direction of the active region 10a by the amount of protrusion D1 on the first element isolation portion 11x. Formed. On the other hand, in the gate insulating film 16A and the gate electrode film 19A, the other end in the gate width direction is projected from the other end in the gate width direction of the active region 10a by the amount D2. It is formed protruding on 11y.
  • the protrusion amount D1 is the same as the protrusion amount Dr1 (see FIG. 8B), and the protrusion amount D1 is, for example, 100 nm to 150 nm.
  • the protrusion amount D2 is the same as the protrusion amount Dr2 (see FIG. 8B), and the protrusion amount D2 is, for example, 150 nm to 300 nm.
  • the width of the gate insulating film 16A and the gate electrode film 19A in the gate width direction is such that the gate insulating film (see FIG. 11 (b): 16a described later) and the gate electrode (see FIG. 11 (b): 19a described later). Is the same as the width in the gate width direction.
  • One end of the gate insulating film 16A and the gate electrode film 19A in the gate width direction coincides with one end of the gate insulating film and the gate electrode in the gate width direction.
  • the other ends of the gate insulating film 16A and the gate electrode film 19A in the gate width direction coincide with the other ends of the gate insulating film and the gate electrode in the gate width direction.
  • the gate electrode film 19 and the gate insulating film 16 are sequentially patterned to define both ends of the gate insulating film and the gate electrode in the gate width direction.
  • both ends of the gate insulating film 16A in the gate width direction are exposed to a plasma atmosphere containing, for example, nitrogen.
  • a plasma atmosphere containing, for example, nitrogen As a result, both end portions in the gate width direction of the gate insulating film 16A are nitrided to form the first nitride region 20X in which one end portion in the gate width direction of the gate insulating film 16A is nitrided, and A second nitrided region 20Y is formed by nitriding the other end of the gate insulating film 16A in the gate width direction.
  • both ends (both sides) and the upper surface of the gate electrode film 19A in the gate width direction, and the gate width direction of the gate electrode film 19A in the element isolation region 11 first and second element isolation portions 11x and 11y.
  • the upper surface of the portion located on the side of the substrate is exposed to a plasma atmosphere containing nitrogen. Therefore, the portion of the gate electrode film 19A that is exposed to the plasma atmosphere containing nitrogen has a higher nitrogen concentration than the portion other than the portion.
  • a portion of the element isolation region 11 exposed to the plasma atmosphere containing nitrogen has a higher nitrogen concentration than a portion other than the portion.
  • the crosses indicated by indicate portions containing nitrogen in the gate electrode film 19A and the element isolation region 11.
  • the portion of the metal film 17A located on the element isolation region 11 has a higher nitrogen concentration than the portion of the metal film 17A located on the active region 10a.
  • the upper part of the silicon film 18A located on the active region 10a has a higher nitrogen concentration than the lower part of the part.
  • the portion of the silicon film 18A located on the element isolation region 11 (first and second element isolation portions 11x and 11y) has a higher nitrogen concentration than the lower portion of the portion.
  • the portion of the element isolation region 11 positioned on the side of the gate electrode film 19A in the gate width direction has a higher nitrogen concentration than the portion of the element isolation region 11 positioned below the gate electrode film 19A.
  • a portion of the element isolation region 11 located on the side of the gate electrode film 19A in the gate width direction is a portion of the element isolation region 11 located on the side of the active region 10a in the gate length direction (third and fourth elements).
  • the nitrogen concentration is higher than that of the separation units 11v and 11w).
  • the nitrogen concentration of nitrogen contained in the first nitriding region 20X is N1
  • the nitrogen concentration of nitrogen contained in the second nitriding region 20Y is N2
  • a portion located on the active region 10a in the gate insulating film 16A When the nitrogen concentration of the contained nitrogen is N, the relational expressions N1> N and N2> N are established.
  • the nitrogen concentrations N1 and N2 are, for example, 2 ⁇ 10 22 atoms / cm 3 or more (N1 ⁇ 2 ⁇ 10 22 atoms / cm 3 , N2 ⁇ 2 ⁇ 10 22 atoms / cm 3 ).
  • the nitrogen concentration N is, for example, 1 ⁇ 10 22 atoms / cm 3 or less (N ⁇ 1 ⁇ 10 22 atoms / cm 3 ).
  • a high dielectric constant material not containing nitrogen HfSiO, HfO, HfZrO, etc.
  • the nitrogen concentration N is 0 atoms / cm 3 .
  • the nitrogen concentration N is nitrogen nitrogen contained in the high dielectric constant film 13. It is substantially the same as the concentration.
  • the widths W1 and W2 are, for example, 50 nm to 100 nm.
  • the width W1 is set to be the protrusion amount D1 or less (W1 ⁇ D1), and the first nitriding region 20X is formed only on the element isolation region 11 (first element isolation portion 11x) and not on the active region 10a.
  • the width W2 is set to be the protrusion amount D2 or less (W2 ⁇ D2), and the second nitriding region 20Y is formed only on the element isolation region 11 (second element isolation portion 11y), and on the active region 10a. Does not form.
  • the reason why the first and second nitride regions 20X and 20Y are not formed on the active region 10a is as follows.
  • a portion located on the active region of the high dielectric constant film greatly contributes to the determination of the effective work function of the MIS transistor.
  • the portion of the film located on the element isolation region does not greatly contribute to the determination of the effective work function of the MIS transistor.
  • the amount of dipole formed in the high dielectric constant film increases as the nitrogen concentration of nitrogen contained in the high dielectric constant film increases. As the number increases, the effective work function of the MIS transistor decreases.
  • the nitrogen concentration of nitrogen contained in the portion located on the active region in the high dielectric constant film is not constant, , A portion including a nitride region (ie, a high concentration portion having a relatively high nitrogen concentration) and a portion not including the nitride region (ie, a low concentration portion having a relatively low nitrogen concentration).
  • the effective work function in the high concentration portion is lower than the effective work function in the low concentration portion. Therefore, there is a problem that the effective work function of the MIS transistor is not constant and the transistor characteristics of the MIS transistor become unstable.
  • W1 ⁇ D1 and W2 ⁇ D2, and the first nitride region 20X and the second nitride region 20Y are not formed on the active region 10a.
  • the nitrogen concentration of nitrogen contained in the portion located on the active region 10a in the high dielectric constant film 15A can be made constant. Therefore, a gate insulating film (see FIGS. 11 (a) to 11 (b) described later) having a high dielectric constant film (see FIGS. 11 (a) to (b): 15a described later) formed by patterning the high dielectric constant film 15A.
  • the effective work function of the MIS transistor having a constant value can be made constant, and the transistor characteristics of the MIS transistor can be stabilized.
  • gates are formed on the gate electrode film 19A and the element isolation regions 11 (first and second element isolation portions 11x and 11y) by photolithography.
  • a resist pattern Re2 is formed to expose both ends of the electrode film 19A in the gate length direction.
  • the width of the resist pattern Re2 in the gate length direction is the same as the width of the gate insulating film (see FIG. 11 (a): 16a described later) and the gate electrode (see FIG. 11 (a): 19a described later) in the gate length direction. is there.
  • the gate electrode film 19A having the metal film 17A and the silicon film 18A and the adjustment metal are included by dry etching, for example, using the resist pattern Re2 as a mask.
  • the gate insulating film 16A having the high dielectric constant film 15A is sequentially patterned. Thereafter, the resist pattern Re2 is removed.
  • the gate insulating film 16a having the high dielectric constant film 15a containing the adjustment metal on the active region 10a and the element isolation region 11 (first and second element isolation portions 11x and 11y), and the metal film A gate electrode 19a having 17a and a silicon film 18a is sequentially formed.
  • First and second nitriding regions 20x and 20y are provided in portions of the gate insulating film 16a located on the element isolation regions 11 (first and second element isolation portions 11x and 11y).
  • the gate insulating film 16a and the gate electrode 19a are formed such that one end in the gate width direction protrudes from the one end in the gate width direction of the active region 10a on the first element isolation portion 11x by the protrusion amount d1. Yes. On the other hand, the other end of the gate insulating film 16a and the gate electrode 19a protrudes from the other end of the active region 10a in the gate width direction on the second element isolation portion 11y by an amount of protrusion d2. Is formed.
  • the protrusion amount d1 is the same as the protrusion amounts Dr1 and D1 (see FIGS. 8B and 9B), and the protrusion amount d1 is, for example, 100 nm to 150 nm.
  • the protrusion amount d2 is the same as the protrusion amounts Dr2 and D2 (see FIGS. 8B and 9B), and the protrusion amount d2 is, for example, 150 nm to 300 nm.
  • the nitrogen concentration of nitrogen contained in the first nitriding region 20x is n1
  • the nitrogen concentration of nitrogen contained in the second nitriding region 20y is n2
  • a portion located on the active region 10a in the gate insulating film 16a When the nitrogen concentration of the contained nitrogen is n, the relational expressions n1> n and n2> n are established.
  • the nitrogen concentrations n1 and n2 are, for example, 2 ⁇ 10 22 atoms / cm 3 or more (n1 ⁇ 2 ⁇ 10 22 atoms / cm 3 , n2 ⁇ 2 ⁇ 10 22 atoms / cm 3 ).
  • the nitrogen concentration n is, for example, 1 ⁇ 10 22 atoms / cm 3 or less (n ⁇ 1 ⁇ 10 22 atoms / cm 3 ).
  • the width w1 is the same as the width W1 (see FIG. 9B), and the width w1 is, for example, 50 nm to 100 nm.
  • the width w2 is the same as the width W2 (see FIG. 9B), and the width w2 is, for example, 50 nm to 100 nm.
  • the nitrogen concentration in the part of the element isolation region 11 located on the side of the gate electrode 19a in the gate width direction is higher than the nitrogen concentration in the part of the element isolation region 11 located under the gate electrode 19a.
  • the nitrogen concentration of the portion of the element isolation region 11 located on the side of the gate electrode 19a in the gate width direction is the portion of the element isolation region 11 located on the side of the active region 10a in the gate length direction (third and fourth portions). It is higher than the nitrogen concentration of the element isolation portions 11v and 11w).
  • the nitrogen concentration in the portion located on the element isolation region 11 (first and second element isolation portions 11x and 11y) in the metal film 17a is higher than the nitrogen concentration in the portion located on the active region 10a in the metal film 17a.
  • the upper nitrogen concentration in the portion of the silicon film 18a located on the active region 10a is higher than the lower nitrogen concentration in the portion.
  • the nitrogen concentration in the portion located on the element isolation region 11 (first and second element isolation portions 11x and 11y) in the silicon film 18a is higher than the nitrogen concentration in the lower portion in the portion.
  • nitrogen contained in the element isolation region is difficult to move in the element isolation region by heat treatment.
  • nitrogen contained in a metal film is difficult to move through the metal film by heat treatment.
  • nitrogen contained in a silicon film easily moves in the silicon film by heat treatment. Therefore, the nitrogen contained in the silicon film 18a is converted into a silicon film by a heat treatment (for example, a heat treatment for activating n-type impurities contained in the n-type source / drain implantation region) performed after the silicon film 18a is formed.
  • a heat treatment for example, a heat treatment for activating n-type impurities contained in the n-type source / drain implantation region
  • the gate electrode film 19A and the gate insulating film 16A are sequentially patterned to define both ends of the gate insulating film 16a and the gate electrode 19a in the gate length direction.
  • the gate electrode film 19 and the gate insulating film 16 are sequentially patterned (the gate electrode film 19 and the gate insulating film 16 are formed).
  • the gate insulating film 16A and the gate electrode film 19A that expose both ends in the gate width direction are formed by sequentially removing both ends in the gate width direction, and then both ends of the gate insulating film 16A in the gate width direction are formed.
  • the first and second nitriding regions 20X and 20Y are formed by nitriding the portion, and then the gate electrode film 19A and the gate insulating film 16A are sequentially formed as shown in FIGS. 11A to 11B.
  • the gate insulating film 16a and the gate electrode 19a are formed by patterning (sequentially removing both ends in the gate length direction of the gate electrode film 19A and the gate insulating film 16A).
  • both ends in the gate length direction of the gate electrode film 19A and the gate insulating film 16A are sequentially removed to obtain gate insulation. Since the film 16a and the gate electrode 19a are formed, it is possible to prevent nitriding of both ends (both side surfaces) of the gate insulating film 16a and the gate electrode 19a in the gate length direction.
  • the planar shape of the gate insulating film 16a and the gate electrode 19a is rectangular (see FIG. 5).
  • the planar shape of the gate insulating film and the gate electrode has a rounded corner (see FIG. 14 described above). reference).
  • an n-type extension implantation region 21 is formed below the side of the gate electrode 19a in the active region 10a.
  • an inner sidewall film made of, for example, silicon oxide (SiO 2 ) and, for example, silicon nitride (SiN) are formed on the entire surface of the semiconductor substrate 10 by, eg, CVD. ) Are sequentially formed. Thereafter, for example, anisotropic dry etching is sequentially performed on the outer sidewall film and the inner sidewall film. Thereby, the sidewall 24 having the inner sidewall 22 and the outer sidewall 23 having an L-shaped cross section is formed on the side surface of the gate electrode 19a.
  • an n-type source / drain implantation region 25 is formed outside the sidewall 24 in the active region 10a.
  • FIGS. 13 (a) to 13 (b) for example, heat treatment at 900 ° C. is performed. Thereby, the n-type impurity contained in the n-type extension implantation region 21 is activated to form the n-type extension region 21a. At the same time, an n-type impurity contained in the n-type source / drain implantation region 25 is activated to form an n-type source / drain region 25a.
  • first and second nitriding regions 20x and 20y are provided in portions of the gate insulating film 16a located on the element isolation regions 11 (first and second element isolation portions 11x and 11y). .
  • the first and second nitriding regions 20x and 20y can prevent oxygen (O) from diffusing into itself.
  • O contained in the element isolation region 11 passes through the first and second nitride regions 20x and 20y, and the high dielectric constant film 15a (particularly, the portion located on the active region 10a in the high dielectric constant film 15a). ) Can be prevented.
  • a first silicide film 26a is formed on the n-type source / drain region 25a.
  • a second silicide film 26b is formed on the silicon film 18a.
  • an interlayer insulating film 27 is formed on the entire surface of the semiconductor substrate 10.
  • a first contact hole 28a exposing a part of the surface of the first silicide film 26a and a second contact hole 28b exposing a part of the surface of the second silicide film 26b.
  • a metal film made of, for example, W (tungsten) or the like is embedded in the first contact hole 28a and the second contact hole 28b to form the first contact plug 29a and the second contact plug 29b.
  • the semiconductor device according to this embodiment can be manufactured.
  • the first nitriding region 20x is provided in the portion of the gate insulating film 16a located on the first element isolation portion 11x, and the nitrogen concentration n1 of the first nitriding region 20x is changed to the gate insulating film 16a.
  • the nitrogen concentration n of the portion located on the active region 10a is set higher. That is, the relational expression of n1> n is established. Accordingly, it is possible to prevent oxygen (O) contained in the element isolation region 11 from diffusing into the first nitriding region 20x during the heat treatment. It is possible to prevent diffusion through the first nitride region 20x into the high dielectric constant film 15a (particularly, the portion located on the active region 10a in the high dielectric constant film 15a).
  • the first nitriding region 20x is provided in the entire portion of the gate insulating film 16a located on the first element isolation portion 11x.
  • a second nitride region 20y is provided in a portion of the gate insulating film 16a located on the second element isolation portion 11y, and the nitrogen concentration n2 of the second nitride region 20y is made higher than the nitrogen concentration n. . That is, the relational expression of n2> n is established. Accordingly, it is possible to prevent O contained in the element isolation region 11 from diffusing into the second nitriding region 20y during the heat treatment. It is possible to prevent diffusion through the nitride region 20y into the high dielectric constant film 15a (particularly, the portion of the high dielectric constant film 15a located on the active region 10a).
  • the second nitriding region 20y is provided in a part of the portion of the gate insulating film 16a located on the second element isolation portion 11y.
  • the portion of the gate insulating film 16a other than the first and second nitride regions 20x and 20y is reduced in the portion in contact with the second element isolation portion 11y. be able to.
  • O contained in the element isolation region 11 passes through the first and second nitride regions 20x and 20y and is positioned on the high dielectric constant film 15a (in particular, on the active region 10a in the high dielectric constant film 15a). Can be prevented from diffusing. For this reason, it is possible to prevent the adjustment metal (for example, La) contained in the high dielectric constant film 15a from reacting with O contained in the element isolation region 11 to cause neutralization of the dipole. Therefore, even if the gate width is reduced as the semiconductor device is miniaturized, it is possible to prevent the threshold voltage of the n-type MIS transistor nTr from increasing.
  • both ends of the gate insulating film 16 in the gate width direction are nitrided to form first and second nitrided regions 20X and 20Y.
  • both ends of the gate insulating film 16 in the gate width direction are removed.
  • the protrusion amounts D1 and D2 can be reduced, so that the protrusion amounts d1 and d2 can be reduced.
  • both ends of the gate insulating film 16A in the gate width direction are exposed to a plasma atmosphere containing nitrogen to thereby form the first and second films.
  • a plasma atmosphere containing nitrogen to thereby form the first and second films.
  • ions containing nitrogen are implanted into the gate insulating film under an ion implantation condition of an implantation energy of 20 keV, an implantation dose of 5 ⁇ 10 14 ions / cm 2 , and an implantation angle of 15 °.
  • the first and second nitride regions may be formed.
  • the implantation angle refers to an angle inclined with respect to a normal line orthogonal to the main surface of the semiconductor substrate 10.
  • nitrogen-containing ions are implanted into both ends (both side surfaces) and the upper surface of the gate electrode film, and the upper surface of the portion located lateral to the gate electrode film in the element isolation region.
  • w1 ⁇ d1 may be sufficient. That is, it is sufficient that the relational expression of w1 ⁇ d1 holds.
  • w1 d1.
  • a second nitride region 20y is provided in a part of the portion of the gate insulating film 16a located on the second element isolation portion 11y.
  • w2 d2. That is, it is sufficient that the relational expression of w2 ⁇ d2 holds.
  • w2 d2. In this way, it is possible to prevent the regions other than the first and second nitride regions in the gate insulating film from coming into contact with the second element isolation portion.
  • the first active region 20x is provided in the entire portion of the gate insulating film 16a located on the element isolation region 11 and the portion located on the first element isolation portion 11x.
  • the case where the second nitriding region 20y is provided in a part of the portion located on the second element isolation portion 11y has been described as a specific example, but the present invention is not limited to this.
  • a nitriding region may be provided in at least a portion of the portion of the gate insulating film located on the element isolation region.
  • the width w1 of the first nitrided region 20x in the gate width direction and the width w2 of the second nitrided region 20y in the gate width direction are substantially equal.
  • the width of the first nitride region in the gate width direction and the width of the second nitride region in the gate width direction may be different from each other.
  • the nitrogen concentration in the first nitride region and the nitrogen concentration in the second nitride region may be different from each other.
  • a region provided in a portion of the gate insulating film located on the element isolation region may be a region that can prevent O from being diffused in itself during the heat treatment.
  • La used as the adjustment metal
  • Mg magnesium
  • the protrusion amount d1 is smaller than the protrusion amount d2 (d1 ⁇ d2) has been described as a specific example, but the present invention is not limited to this.
  • the protrusion amount d1 may be larger than the protrusion amount d2 (d1> d2).
  • the gate insulating film 16a having the high dielectric constant film 15a containing the adjustment metal has been described as a specific example, but the present invention is not limited to this.
  • a gate insulating film having a base film formed on the active region and a high dielectric constant film containing an adjustment metal formed on the base film may be used.
  • the material for the base film include silicon oxide.
  • the high dielectric constant film 15a containing the adjustment metal is in contact with the element isolation region 11.
  • a gate insulating film having a base film made of silicon oxide and a high dielectric constant film containing an adjusting metal for example, when a base film made of silicon oxide is formed by thermal oxidation, Although the ground film is formed, the base film is not formed on the element isolation region. Therefore, since the high dielectric constant film containing the adjustment metal is formed in contact with the element isolation region, O contained in the element isolation region diffuses into the high dielectric constant film containing the adjustment metal during the heat treatment. To do.
  • the gate insulating film having the base film made of silicon oxide and the high dielectric constant film containing the adjusting metal at least a part of the portion located on the element isolation region in the gate insulating film is a nitride region.
  • the semiconductor device including the n-type MIS transistor nTr has been described as a specific example, but the present invention is not limited to this.
  • a semiconductor device including an n-type MIS transistor and a p-type MIS transistor may be used.
  • the present invention can prevent an increase in the threshold voltage of the MIS transistor, and includes a semiconductor device having a MIS transistor including a gate insulating film having a high dielectric constant film containing an adjustment metal, and It is useful for the manufacturing method.

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Abstract

　半導体装置は、ＭＩＳトランジスタｎＴｒを備えている。ＭＩＳトランジスタｎＴｒは、半導体基板１０における素子分離領域１１に囲まれた活性領域１０ａと、活性領域１０ａ及び素子分離領域１１上に形成され、高誘電率膜１５ａを有するゲート絶縁膜１６ａと、ゲート絶縁膜１６ａ上に形成されたゲート電極１９ａとを備えている。ゲート絶縁膜１６ａにおける素子分離領域１１上に位置する部分のうち、少なくとも一部分には、窒化領域２０ｘ，２０ｙが設けられている。窒化領域２０ｘ，２０ｙに含まれる窒素の窒素濃度をｎ１，ｎ２とし、ゲート絶縁膜１６ａにおける活性領域１０ａ上に位置する部分に含まれる窒素の窒素濃度をｎとしたとき、ｎ１＞ｎ、且つ、ｎ２＞ｎの関係式が成り立っている。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を有する半導体装置及びその製造方法に関する。
　近年、半導体集積回路装置の低消費電力化及び高速化に伴い、ゲート絶縁膜として、例えばハフニウム（Ｈｆ）系膜等の高誘電率膜を用い、ゲート電極として、金属膜又は金属膜とシリコン膜とを用いたＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」という）を備えた半導体装置が提案されている。
　ｎ型ＭＩＳトランジスタの閾値電圧を低くするために、ゲート絶縁膜として、例えばランタン（Ｌａ）を含むＨｆ系膜を用いる技術が提案されている（例えば特許文献１参照）。
　ゲート絶縁膜として、Ｌａを含むＨｆ系膜を用いることにより、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができるのは、次のような理由による。Ｈｆ系膜にＬａを含ませると、Ｈｆ系膜中にダイポールが形成される。その結果、フラットバンド電圧がマイナス側へシフトし、ｎ型ＭＩＳトランジスタの実効仕事関数がバンドエッジ側へシフトするため、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができる。
　以下に、従来の半導体装置の構成について、図１４及び図１５(a) ～(b) を参照しながら説明する。従来の半導体装置は、Ｌａを含む高誘電率膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置である。図１４は、従来の半導体装置の構成を示す平面図である。図１５(a) は、従来の半導体装置の構成を示すゲート長方向の断面図である。図１５(b) は、従来の半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図１５(a) 及び(b) は、それぞれ、図１４に示すXVa-XVa線及びXVb-XVb線のそれぞれにおける断面図である。
　図１４及び図１５(a) ～(b) に示すように、従来の半導体装置は、ｎ型ＭＩＳトランジスタｎＴｒを備えている。半導体基板１００には、ｐ型ウェル領域１０２が形成されている。
　図１５(a) ～(b) に示すように、ｎ型ＭＩＳトランジスタｎＴｒは、素子分離領域１０１に囲まれた活性領域１００ａ上に形成されたゲート絶縁膜１０３Ａと、ゲート絶縁膜１０３Ａ上に形成されたゲート電極１０５Ａと、活性領域１００ａにおけるゲート電極１０５Ａの側方下に形成されたｎ型エクステンション領域１０６（特に、図１５(a) 参照）と、ゲート電極１０５Ａの側面上に形成されたサイドウォール１０８Ａと、活性領域１００ａにおけるサイドウォール１０８Ａの外側方下に形成されたｎ型ソースドレイン領域１０９（特に、図１５(a) 参照）とを備えている。
　図１４に示すように、素子分離領域１０１に囲まれた活性領域１００ａ上には、ゲート絶縁膜（図１５(a),(b)：１０３Ａ参照）を介して、ゲート電極１０５Ａが形成されている。ゲート電極１０５Ａの側面上には、サイドウォール１０８Ａが形成されている。
　ゲート絶縁膜１０３Ａは、Ｌａを含む高誘電率膜１０３を有している。ゲート電極１０５Ａは、金属膜１０４及びシリコン膜１０５を有している。サイドウォール１０８Ａは、内側サイドウォール１０７及び外側サイドウォール１０８を有している。
特開２００９－１９４３５２号公報
　閾値電圧を調整する調整用金属（例えばＬａ等）を含む高誘電率膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタについて、本願発明者が鋭意検討を重ねた結果、以下の問題を新たに見出した。
　半導体装置の微細化に伴い、ゲート幅を狭くすることが必要とされる。しかしながら、調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタの場合、ゲート幅が狭くなるに連れて、閾値電圧が高くなるという問題が発生する。
　この問題について、図１６を参照しながら説明する。図１６は、ゲート幅と閾値電圧との関係を示すグラフである。
　活性領域のゲート幅方向の一端からゲート絶縁膜のゲート幅方向の一端までの突き出し量（図１５(b)：Ｄ参照）の大きさを一定にし、ゲート幅（図１５(b)：Ｗ参照）の大きさを変化させ、閾値電圧を測定した。この結果を、図１６に示す。
　図１６の実線に示すように、ゲート幅がＷｈのときの閾値電圧の大きさＶｔｈｈは、ゲート幅がＷｌ（Ｗｌ＞Ｗｈ）のときの閾値電圧の大きさＶｔｈｌよりも高い（Ｖｔｈｈ＞Ｖｔｈｌ）。
　図１６の破線に示すように、ゲート幅がＷｈのときの閾値電圧の大きさは、ゲート幅がＷｌのときの閾値電圧の大きさと同一であることが理想的である。即ち、ゲート幅が狭くなっても、閾値電圧が高くならないことが理想的である。しかしながら、図１６の実線に示すように、ゲート幅が狭くなるに連れて、閾値電圧が高くなる。
　前記に鑑み、本発明の目的は、調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたＭＩＳトランジスタを有する半導体装置において、ＭＩＳトランジスタの閾値電圧が高くなることを防止することである。
　前記の目的を達成するため、本発明に係る半導体装置は、ＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた活性領域と、活性領域及び素子分離領域上に形成され、高誘電率膜を有するゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜における素子分離領域上に位置する部分のうち、少なくとも一部分には、窒化領域が設けられており、窒化領域に含まれる窒素の窒素濃度をｎｘとし、ゲート絶縁膜における活性領域上に位置する部分に含まれる窒素の窒素濃度をｎとしたとき、ｎｘ＞ｎの関係式が成り立っていることを特徴とする。
　本発明に係る半導体装置によると、ゲート絶縁膜における素子分離領域上に位置する部分のうち、少なくとも一部分には、窒化領域が設けられ、窒化領域の窒素濃度ｎｘが、ゲート絶縁膜における活性領域上に位置する部分の窒素濃度ｎよりも高い。即ち、ｎｘ＞ｎの関係式が成り立っている。これにより、熱処理の際に、窒化領域に、素子分離領域に含まれる酸素（Ｏ）が拡散されることを防止することができるため、素子分離領域に含まれるＯが、窒化領域を通って、高誘電率膜（特に、高誘電率膜における活性領域上に位置する部分）に拡散することを防止することができる。このため、高誘電率膜に含まれる調整用金属（例えばＬａ）と、素子分離領域に含まれるＯとが反応し、ダイポールの中性化が生じることを防止することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
　本発明に係る半導体装置において、窒化領域は、ゲート絶縁膜のゲート幅方向の一端側に設けられた第１の窒化領域と、ゲート絶縁膜のゲート幅方向の他端側に設けられた第２の窒化領域とを有し、第１の窒化領域のゲート幅方向の幅をｗ１とし、第２の窒化領域のゲート幅方向の幅をｗ２とし、活性領域のゲート幅方向の一端からゲート絶縁膜のゲート幅方向の一端までの突き出し量をｄ１とし、活性領域のゲート幅方向の他端からゲート絶縁膜のゲート幅方向の他端までの突き出し量をｄ２としたとき、ｗ１≦ｄ１、且つ、ｗ２≦ｄ２の関係式が成り立っていることが好ましい。
　このようにすると、第１，第２の窒化領域を、活性領域上には形成せずに、素子分離領域上にのみ形成することができる。これにより、ゲート絶縁膜における活性領域上に位置する部分の窒素濃度ｎを、一定にすることができる。このため、ＭＩＳトランジスタの実効仕事関数を、一定にすることができるため、ＭＩＳトランジスタのトランジスタ特性を安定にすることができる。
　本発明に係る半導体装置において、ゲート絶縁膜における活性領域上に位置する部分には、窒化領域が形成されていないことが好ましい。
　本発明に係る半導体装置において、素子分離領域におけるゲート電極のゲート幅方向の側方に位置する部分の窒素濃度は、素子分離領域におけるゲート電極下に位置する部分の窒素濃度よりも高いことが好ましい。
　本発明に係る半導体装置において、素子分離領域におけるゲート電極のゲート幅方向の側方に位置する部分の窒素濃度は、素子分離領域における活性領域のゲート長方向の側方に位置する部分の窒素濃度よりも高いことが好ましい。
　本発明に係る半導体装置において、窒素濃度ｎｘは、２×１０22ａｔｏｍｓ／ｃｍ3以上であることが好ましい。
　本発明に係る半導体装置において、窒素濃度ｎは、１×１０22ａｔｏｍｓ／ｃｍ3以下であることが好ましい。
　本発明に係る半導体装置において、ＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであることが好ましい。
　本発明に係る半導体装置において、ゲート絶縁膜は、調整用金属を含むことが好ましい。
　本発明に係る半導体装置において、調整用金属は、ランタンであることが好ましい。
　本発明に係る半導体装置において、ゲート電極は、ゲート絶縁膜上に形成された金属膜と、金属膜上に形成されたシリコン膜とを有することが好ましい。
　本発明に係る半導体装置において、金属膜における素子分離領域上に位置する部分の窒素濃度は、金属膜における活性領域上に位置する部分の窒素濃度よりも高いことが好ましい。
　前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における活性領域上に形成されたゲート絶縁膜及びゲート電極を有するＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板に、活性領域を囲む素子分離領域を形成する工程（ａ）と、活性領域及び素子分離領域上に、高誘電率膜を有するゲート絶縁膜用膜を形成する工程（ｂ）と、ゲート絶縁膜用膜上に、ゲート電極用膜を形成する工程（ｃ）と、ゲート電極用膜及びゲート絶縁膜用膜をパターニングして、素子分離領域上においてゲート幅方向の両端を露出するゲート絶縁膜用膜及びゲート電極用膜を形成する工程（ｄ）と、工程（ｄ）の後に、ゲート絶縁膜用膜のゲート幅方向の両端部を窒化して、素子分離領域上に位置する窒化領域を形成する工程（ｅ）と、工程（ｅ）の後に、ゲート電極用膜及びゲート絶縁膜用膜をパターニングして、ゲート絶縁膜及びゲート電極を形成する工程（ｆ）とを備え、工程（ｄ）において、ゲート絶縁膜及びゲート電極のゲート幅方向の両端が規定され、工程（ｆ）において、ゲート絶縁膜及びゲート電極のゲート長方向の両端が規定されることを特徴とする。
　本発明に係る半導体装置の製造方法によると、ゲート絶縁膜用膜のゲート幅方向の両端部を窒化して、素子分離領域上に位置する窒化領域を設ける。これにより、ゲート絶縁膜のゲート幅方向の両端部に、素子分離領域上に位置する窒化領域を設け、窒化領域の窒素濃度を、ゲート絶縁膜における活性領域上に位置する部分の窒素濃度よりも高くすることができる。これにより、熱処理の際に、窒化領域に、素子分離領域に含まれるＯが拡散されることを防止することができるため、素子分離領域に含まれるＯが、窒化領域を通って、高誘電率膜（特に、高誘電率膜における活性領域上に位置する部分）に拡散することを防止することができる。このため、高誘電率膜に含まれる調整用金属（例えばＬａ）と、素子分離領域に含まれるＯとが反応し、ダイポールの中性化が生じることを防止することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
　本発明に係る半導体装置の製造方法において、工程（ｅ）において、窒化領域に含まれる窒素の窒素濃度をＮＸとし、ゲート絶縁膜用膜における活性領域上に位置する部分に含まれる窒素の窒素濃度をＮとしたとき、ＮＸ＞Ｎの関係式が成り立っていることが好ましい。
　本発明に係る半導体装置の製造方法において、工程（ｄ）において、ゲート絶縁膜用膜は、そのゲート幅方向の一端が、活性領域のゲート幅方向の一端から突き出し量Ｄ１の分だけ、素子分離領域上に突き出して形成される一方、ゲート絶縁膜用膜は、そのゲート幅方向の他端が、活性領域のゲート幅方向の他端から突き出し量Ｄ２の分だけ、素子分離領域上に突き出して形成され、工程（ｅ）において、ゲート絶縁膜用膜のゲート幅方向の一端部が窒化された第１の窒化領域と、ゲート絶縁膜用膜のゲート幅方向の他端部が窒化された第２の窒化領域とを有する窒化領域が形成され、第１の窒化領域のゲート幅方向の幅をＷ１とし、第２の窒化領域のゲート幅方向の幅をＷ２としたとき、Ｗ１≦Ｄ１、且つ、Ｗ２≦Ｄ２の関係式が成り立っていることが好ましい。
　このようにすると、第１，第２の窒化領域を、活性領域上には形成せずに、素子分離領域上にのみ形成することができる。これにより、ゲート絶縁膜用膜における活性領域上に位置する部分の窒素濃度を、一定にすることができる。このため、ゲート絶縁膜用膜がパターニングされてなるゲート絶縁膜を有するＭＩＳトランジスタの実効仕事関数を、一定にすることができるため、ＭＩＳトランジスタのトランジスタ特性を安定にすることができる。
　本発明に係る半導体装置及びその製造方法によると、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
図１(a) は、第１の検討例の半導体装置の構成を示すゲート幅方向の断面図であり、図１(b) は、第２の検討例の半導体装置の構成を示すゲート幅方向の断面図である。 図２は、ゲート幅と閾値電圧との関係を示すグラフである。 図３(a) は、第３の検討例の半導体装置の構成を示すゲート幅方向の断面図であり、図３(b) は、第４の検討例の半導体装置の構成を示すゲート幅方向の断面図である。 図４は、ゲート幅と閾値電圧との関係を示すグラフである。 図５は、本発明の一実施形態に係る半導体装置の構成を示す平面図である。 図６(a) ～(b) は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。図６(a) は、ゲート長方向の断面図であり、図５に示すVIa-VIa線における断面図である。図６(b) は、ゲート幅方向の断面図であり、図５に示すVIb-VIb線における断面図である。 図７(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。図７(a) は、ゲート長方向の断面図であり、図７(b) は、ゲート幅方向の断面図である。 図８(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。図８(a) は、ゲート長方向の断面図であり、図８(b) は、ゲート幅方向の断面図である。 図９(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。図９(a) は、ゲート長方向の断面図であり、図９(b) は、ゲート幅方向の断面図である。 図１０(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。図１０(a) は、ゲート長方向の断面図であり、図１０(b) は、ゲート幅方向の断面図である。 図１１(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。図１１(a) は、ゲート長方向の断面図であり、図１１(b) は、ゲート幅方向の断面図である。 図１２(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。図１２(a) は、ゲート長方向の断面図であり、図１２(b) は、ゲート幅方向の断面図である。 図１３(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。図１３(a) は、ゲート長方向の断面図であり、図１３(b) は、ゲート幅方向の断面図である。 図１４は、従来の半導体装置の構成を示す平面図である。 図１５(a) ～(b) は、従来の半導体装置の構成を示す断面図である。図１５(a) は、ゲート長方向の断面図であり、図１４に示すXVa-XVa線における断面図である。図１５(b) は、ゲート幅方向の断面図であり、図１４に示すXVb-XVb線における断面図である。 図１６は、ゲート幅と閾値電圧との関係を示すグラフである。
　本願発明者が新たに見出した上記の問題について、本願発明者がさらに鋭意検討を重ねた結果、以下の知見を見出した。この知見について、図１(a) ～(b) 及び図２を参照しながら説明する。図１(a) は、第１の検討例の半導体装置の構成を示すゲート幅方向の断面図である。図１(b) は、第２の検討例の半導体装置の構成を示すゲート幅方向の断面図である。図２は、ゲート幅と閾値電圧との関係を示すグラフである。
　図１(a) に示すように、半導体基板５０における素子分離領域５１に囲まれた活性領域５０ｘ上に、ｎ型ＭＩＳトランジスタＴｒＡが形成されている。一方、図１(b) に示すように、半導体基板５０における素子分離領域５１に囲まれた活性領域５０ｘ上に、ｎ型ＭＩＳトランジスタＴｒＢが形成されている。
　ｎ型ＭＩＳトランジスタＴｒＡ，ＴｒＢは、活性領域５０ｘ上に形成されたゲート絶縁膜５２Ａ，５２Ｂと、ゲート絶縁膜５２Ａ，５２Ｂ上に形成されたゲート電極５４Ａ，５４Ｂとを備えている。ゲート絶縁膜５２Ａ，５２Ｂは、Ｌａを含む高誘電率膜５２ａ，５２ｂを有している。ゲート電極５４Ａ，５４Ｂは、金属膜５３ａ，５３ｂ及びシリコン膜５４ａ，５４ｂを有している。
　図１(a) に示すように、活性領域５０ｘのゲート幅方向の一端からゲート絶縁膜５２Ａのゲート幅方向の一端までの突き出し量Ｄの大きさは、Ｄａである。一方、図１(b) に示すように、活性領域５０ｘのゲート幅方向の一端からゲート絶縁膜５２Ｂのゲート幅方向の一端までの突き出し量Ｄの大きさは、Ｄｂ（Ｄｂ＜Ｄａ）である。
　図１(a) に示すｎ型ＭＩＳトランジスタＴｒＡを用いて、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。言い換えれば、突き出し量Ｄの大きさを、Ｄａ（一定）とし、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。この結果を、図２の太線に示す。
　一方、図１(b) に示すｎ型ＭＩＳトランジスタＴｒＢを用いて、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。言い換えれば、突き出し量Ｄの大きさを、Ｄｂ（一定）とし、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。この結果を、図２の細線に示す。
　図２に示すように、ゲート幅ＷがＷａ、言い換えれば、比較的広い場合、突き出し量ＤがＤａのときの閾値電圧の大きさと、突き出し量ＤがＤｂのときの閾値電圧の大きさとは同一である。
　一方、図２に示すように、ゲート幅ＷがＷｂ、言い換えれば、比較的狭い場合、突き出し量ＤがＤａのときの閾値電圧の大きさＶｔｈａは、突き出し量ＤがＤｂのときの閾値電圧の大きさＶｔｈｂよりも高い（Ｖｔｈａ＞Ｖｔｈｂ）。
　図２に示すように、突き出し量ＤがＤａ，Ｄｂの何れの場合も、ゲート幅ＷがＷｂのときの閾値電圧の大きさは、ゲート幅ＷがＷａのときの閾値電圧の大きさよりも高い。即ち、ゲート幅が狭くなるに連れて、閾値電圧が高くなる。
　また、図２に示すように、突き出し量ＤがＤａの場合での閾値電圧が高くなる度合い（太線参照）は、突き出し量ＤがＤｂの場合での閾値電圧が高くなる度合い（細線参照）よりも高い。即ち、突き出し量が多くなるに連れて、閾値電圧が高くなる度合いが高くなる。このことから判るように、閾値電圧が高くなる要因として、突き出し量が密接に関係している。
　ゲート幅が狭くなるに連れて、閾値電圧が高くなるのは、以下のような理由によるものと考えられる。
　Ｌａを含む高誘電率膜の形成後に施される熱処理の際に、高誘電率膜（特に、高誘電率膜における活性領域と接する部分）に酸素（Ｏ）が拡散されて、高誘電率膜に含まれるＬａとＯとが反応すると、ダイポールの中性化が生じる。その結果、フラットバンド電圧がプラス側へシフトし、ｎ型ＭＩＳトランジスタの実効仕事関数がミッドギャップ側へシフトするため、ｎ型ＭＩＳトランジスタの閾値電圧が高くなる。高誘電率膜に含まれるＬａと反応するＯの拡散源は、主に、素子分離領域等が考えられる。熱処理は、例えば、ｎ型ソースドレイン注入領域に含まれるｎ型不純物を活性化させる為の熱処理等が考えられる。
　突き出し量Ｄを一定にして、ゲート幅Ｗを狭くした場合、ゲート幅Ｗを狭くするに連れて、ゲート幅Ｗに対する突き出し量Ｄの割合が大きくなる。ゲート幅Ｗに対する突き出し量Ｄの割合が大きい場合は、小さい場合に比べて、高誘電率膜における素子分離領域と接する割合が多い。このため、熱処理の際に、高誘電率膜における素子分離領域から拡散されるＯ量の割合が多いため、ダイポールの中性化が顕著に生じるので、ｎ型ＭＩＳトランジスタの閾値電圧が顕著に高くなる。
　以上から判るように、本願発明者が新たに見出した上記の問題について、本願発明者がさらに鋭意検討を重ねた結果、閾値電圧が高くなることを防止するには、突き出し量を少なくすることが有効であるという知見を見出した。
　以上の知見を鑑みて、本願発明者がさらに鋭意検討を重ねた結果、以下の知見を見出した。この知見について、図３(a) ～(b) 及び図４を参照しながら説明する。図３(a) は、第３の検討例の半導体装置の構成を示すゲート幅方向の断面図である。図３(b) は、第４の検討例の半導体装置の構成を示すゲート幅方向の断面図である。図４は、ゲート幅と閾値電圧との関係を示すグラフである。
　図３(a) に示すように、半導体基板５０における素子分離領域５１に囲まれた活性領域５０ｘ上に、ｎ型ＭＩＳトランジスタＴｒＣが形成されている。一方、図３(b) に示すように、半導体基板５０における素子分離領域５１に囲まれた活性領域５０ｘ上に、ｎ型ＭＩＳトランジスタＴｒＤが形成されている。
　ｎ型ＭＩＳトランジスタＴｒＣ，ＴｒＤは、活性領域５０ｘ上に形成されたゲート絶縁膜５２Ｃ，５２Ｄと、ゲート絶縁膜５２Ｃ，５２Ｄ上に形成されたゲート電極５４Ｃ，５４Ｄとを備えている。ゲート絶縁膜５２Ｃ，５２Ｄは、Ｌａを含む高誘電率膜５２ｃ，５２ｄを有している。ゲート電極５４Ｃ，５４Ｄは、金属膜５３ｃ，５３ｄ及びシリコン膜５４ｃ，５４ｄを有している。
　図３(b) に示すように、ゲート絶縁膜５２Ｄのゲート幅方向の端部には、窒化領域５５ｄが設けられている。
　活性領域５０ｘのゲート幅方向の一端からゲート絶縁膜５２Ｃのゲート幅方向の一端までの突き出し量Ｄの大きさは、Ｄｃである。一方、活性領域５０ｘのゲート幅方向の一端からゲート絶縁膜５２Ｄのゲート幅方向の一端までの突き出し量Ｄの大きさは、Ｄｄである。Ｄｃ＝Ｄｄである。
　ゲート絶縁膜５２Ｃのゲート幅方向の端部５５ｃに含まれる窒素の窒素濃度を、ｎｃとし、ゲート絶縁膜５２Ｃにおける活性領域５０ｘ上に位置する部分に含まれる窒素の窒素濃度を、Ｎｃとしたとき、ｎｃ＝Ｎｃである。端部５５ｃのゲート幅方向の幅は、窒化領域５５ｄのゲート幅方向の幅と同じである。
　窒化領域５５ｄに含まれる窒素の窒素濃度を、ｎｄとし、ゲート絶縁膜５２Ｄにおける活性領域５０ｘ上に位置する部分に含まれる窒素の窒素濃度を、Ｎｄとしたとき、ｎｄ＞Ｎｄである。Ｎｃ＝Ｎｄである。
　図３(a) に示すｎ型ＭＩＳトランジスタＴｒＣを用いて、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。言い換えれば、窒素濃度ｎｃを窒素濃度Ｎｃと同一とし（ｎｃ＝Ｎｃ，但し、Ｎｃ＝Ｎｄ）、且つ、突き出し量Ｄの大きさを、Ｄｃ（但し、Ｄｃ＝Ｄｄ）として、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。この結果を、図４の太線に示す。
　一方、図３(b) に示すｎ型ＭＩＳトランジスタＴｒＤを用いて、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。言い換えれば、窒素濃度ｎｄを窒素濃度Ｎｄよりも高くし（ｎｄ＞Ｎｄ，但し、Ｎｄ＝Ｎｃ）、且つ、突き出し量Ｄの大きさを、Ｄｄ（但し、Ｄｄ＝Ｄｃ）として、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。この結果を、図４の細線に示す。
　図４に示すように、ゲート幅ＷがＷｃ、言い換えれば、比較的広い場合、ｎｃ＝Ｎｃのときでの閾値電圧の大きさと、ｎｄ＞Ｎｄのときでの閾値電圧の大きさとは同一である。
　一方、図４に示すように、ゲート幅ＷがＷｄ、言い換えれば、比較的狭い場合、ｎｃ＝Ｎｃのときでの閾値電圧の大きさＶｔｈｃは、ｎｄ＞Ｎｄのときでの閾値電圧の大きさＶｔｈｄよりも高い（Ｖｔｈｃ＞Ｖｔｈｄ）。
　図４に示すように、ｎｃ＝Ｎｃ及びｎｄ＞Ｎｄの何れの場合も、ゲート幅ＷがＷｄのときの閾値電圧の大きさは、ゲート幅ＷがＷｃのときの閾値電圧の大きさよりも高い。即ち、ゲート幅が狭くなるに連れて、閾値電圧が高くなる。
　また、図４に示すように、ｎｄ＞Ｎｄの場合での閾値電圧が高くなる度合い（細線参照）は、ｎｃ＝Ｎｃの場合での閾値電圧が高くなる度合い（太線参照）よりも低い。即ち、ゲート絶縁膜における素子分離領域上に位置する部分の窒素濃度が高くなることにより、閾値電圧が高くなる度合いが低くなる。
　ゲート絶縁膜における素子分離領域上に位置する部分の窒素濃度を高くすることにより、閾値電圧が高くなる度合いを低くすることができるのは、以下のような理由によるものと考えられる。
　ゲート絶縁膜における素子分離領域上に位置する部分の窒素濃度を高くすることによって、Ｌａを含む高誘電率膜の形成後に施される熱処理の際に、ゲート絶縁膜における素子分離領域上に位置する部分に、素子分離領域に含まれるＯが拡散されることを防止することができる。このため、素子分離領域に含まれるＯが、ゲート絶縁膜における素子分離領域上に位置する部分を通って、高誘電率膜（特に、高誘電率膜における活性領域上に位置する部分）に拡散することを防止することができる。このため、高誘電率膜（特に、高誘電率膜における活性領域上に位置する部分）に含まれるＬａと、素子分離領域に含まれるＯとが反応し、ダイポールの中性化が生じることを防止することができる。その結果、フラットバンド電圧がプラス側へシフトし、ｎ型ＭＩＳトランジスタの実効仕事関数がミッドギャップ側へシフトすることを防止することができるため、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
　以上から判るように、本願発明者がさらに鋭意検討を重ねた結果、閾値電圧が高くなることを防止するには、ゲート絶縁膜における素子分離領域上に位置する部分の窒素濃度を高くすることが有効であるという知見を見出した。本発明は、本願発明者が見出した知見に基づいて成された発明である。
　以下に、本発明の各実施形態について図面を参照しながら説明する。
　（一実施形態）
　以下に、本発明の一実施形態に係る半導体装置の構成について、図５及び図６(a) ～(b) を参照しながら説明する。図５は、本発明の一実施形態に係る半導体装置の構成を示す平面図である。図６(a) は、本発明の一実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図６(b) は、本発明の一実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図６(a) ～(b) は、それぞれ、図５に示すVIa-VIa線及びVIb-VIb線のそれぞれにおける断面図である。
　本実施形態に係る半導体装置は、図５及び図６(a) ～(b) に示すように、半導体基板１０における素子分離領域１１に囲まれた活性領域１０ａ上に形成されたｎ型ＭＩＳトランジスタｎＴｒを備えている。
　素子分離領域１１は、図５に示すように、第１～第４の素子分離部１１ｘ～１１ｗを有している。
　第１，第２の素子分離部１１ｘ，１１ｙは、図５に示すように、素子分離領域１１における活性領域１０ａのゲート幅方向の側方に位置する部分である。該部分のうち、一方の部分が、第１の素子分離部１１ｘであり、他方の部分が、第２の素子分離部１１ｙである。第１の素子分離部１１ｘは、活性領域１０ａのゲート幅方向の一端（図５の紙面において上端）と接している。一方、第２の素子分離部１１ｙは、活性領域１０ａのゲート幅方向の他端（図５の紙面において下端）と接している。第１の素子分離部１１ｘと第２の素子分離部１１ｙとは、それらの間に活性領域１０ａを挟んで、ゲート幅方向に沿って対向している。
　第３，第４の素子分離部１１ｖ，１１ｗは、図５に示すように、素子分離領域１１における活性領域１０ａのゲート長方向の側方に位置する部分である。該部分のうち、一方の部分が、第３の素子分離部１１ｖであり、他方の部分が、第４の素子分離部１１ｗである。第３の素子分離部１１ｖは、活性領域１０ａのゲート長方向の一端（図５の紙面において左端）と接している。一方、第４の素子分離部１１ｗは、活性領域１０ａのゲート長方向の他端（図５の紙面において右端）と接している。第３の素子分離部１１ｖと第４の素子分離部１１ｗとは、それらの間に活性領域１０ａを挟んで、ゲート長方向に沿って対向している。
　ｎ型ＭＩＳトランジスタｎＴｒは、図６(a) ～(b) に示すように、半導体基板１０における素子分離領域１１に囲まれた活性領域１０ａと、活性領域１０ａ及び素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に形成されたゲート絶縁膜１６ａと、ゲート絶縁膜１６ａ上に形成されたゲート電極１９ａと、活性領域１０ａにおけるゲート電極１９ａの側方下に形成されたｎ型エクステンション領域２１ａ（特に、図６(a) 参照）と、ゲート電極１９ａの側面上に形成されたサイドウォール２４と、活性領域１０ａにおけるサイドウォール２４の外側方下に形成されたｎ型ソースドレイン領域２５ａ（特に、図６(a) 参照）と、ｎ型ソースドレイン領域２５ａ上に形成された第１のシリサイド膜２６ａ（特に、図６(a) 参照）と、ゲート電極１９ａ上に形成された第２のシリサイド膜２６ｂとを備えている。
　図６(a) ～(b) に示すように、ゲート絶縁膜１６ａは、調整用金属（例えばＬａ）を含む高誘電率膜１５ａを有している。ゲート電極１９ａは、金属膜１７ａ及びシリコン膜１８ａを有している。サイドウォール２４は、断面形状がＬ字状の内側サイドウォール２２及び外側サイドウォール２３を有している。
　図６(b) に示すように、ゲート絶縁膜１６ａにおける素子分離領域１１上に位置する部分には、第１，第２の窒化領域２０ｘ，２０ｙが設けられている。第１の窒化領域２０ｘは、ゲート絶縁膜１６ａのゲート幅方向の一端側に設けられ、第１の素子分離部１１ｘ上に位置している。第２の窒化領域２０ｙは、ゲート絶縁膜１６ａのゲート幅方向の他端側に設けられ、第２の素子分離部１１ｙ上に位置している。
　図６(a) ～(b) に示すように、半導体基板１０上には、ｎ型ＭＩＳトランジスタｎＴｒを覆うように、層間絶縁膜２７が形成されている。図６(a) に示すように、層間絶縁膜２７に設けられた第１のコンタクトホール２８ａ内には、第１のコンタクトプラグ２９ａが形成され、第１のコンタクトプラグ２９ａは、第１のシリサイド膜２６ａに接している。図６(b) に示すように、層間絶縁膜２７に設けられた第２のコンタクトホール２８ｂ内には、第２のコンタクトプラグ２９ｂが形成され、第２のコンタクトプラグ２９ｂは、第２のシリサイド膜２６ｂに接している。
　図５に示すように、素子分離領域１１に囲まれた活性領域１０ａ上には、ゲート絶縁膜（図６(a),(b) ：１６ａ参照）を介して、ゲート電極（図６(a),(b)：１９ａ参照）が形成されている。ゲート電極の側面上には、サイドウォール２４が形成されている。活性領域１０ａにおけるサイドウォール２４の外側方下には、ｎ型ソースドレイン領域（図示省略，図６(a)：２５ａ参照）が形成されている。ｎ型ソースドレイン領域上には、第１のシリサイド膜（図示省略，図６(a)：２６ａ参照）が形成されている。ゲート電極上には、第２のシリサイド膜２６ｂが形成されている。半導体基板１０上には、ｎ型ＭＩＳトランジスタｎＴｒを覆うように、層間絶縁膜２７が形成されている。層間絶縁膜２７に設けられた第１，第２のコンタクトホール内には、第１，第２のシリサイド膜と接する第１，第２のコンタクトプラグ２９ａ，２９ｂが形成されている。
　第１の窒化領域２０ｘに含まれる窒素の窒素濃度をｎ１とし、第２の窒化領域２０ｙに含まれる窒素の窒素濃度をｎ２とし、ゲート絶縁膜１６ａにおける活性領域１０ａ上に位置する部分に含まれる窒素の窒素濃度をｎとしたとき、ｎ１＞ｎ、且つ、ｎ２＞ｎの関係式が成り立っている。窒素濃度ｎ１，ｎ２は、例えば２×１０22ａｔｏｍｓ／ｃｍ3以上である（ｎ１≧２×１０22ａｔｏｍｓ／ｃｍ3，ｎ２≧２×１０22ａｔｏｍｓ／ｃｍ3）。窒素濃度ｎは、例えば１×１０22ａｔｏｍｓ／ｃｍ3以下である（ｎ≦１×１０22ａｔｏｍｓ／ｃｍ3）。
　第１の窒化領域２０ｘのゲート幅方向の幅をｗ１（図６(b) 参照）とし、第２の窒化領域２０ｙのゲート幅方向の幅をｗ２（図６(b) 参照）とし、活性領域１０ａのゲート幅方向の一端からゲート絶縁膜１６ａのゲート幅方向の一端までの突き出し量をｄ１とし、活性領域１０ａのゲート幅方向の他端からゲート絶縁膜１６ａのゲート幅方向の他端までの突き出し量をｄ２としたとき、ｗ１≦ｄ１、且つ、ｗ２≦ｄ２の関係式が成り立っている。本実施形態では、例えば、ｗ１＝ｄ１、且つ、ｗ２＜ｄ２である。
　活性領域１０ａのゲート幅方向の一端とは、図６(b) に示すように、活性領域１０ａの表面における第１の素子分離部１１ｘと接する端をいう。活性領域１０ａのゲート幅方向の他端とは、活性領域１０ａの表面における第２の素子分離部１１ｙと接する端をいう。
　ゲート絶縁膜１６ａのゲート幅方向の一端とは、図６(b) に示すように、第１の素子分離部１１ｘ上に位置する端をいう。ゲート絶縁膜１６ａのゲート幅方向の他端とは、第２の素子分離部１１ｙ上に位置する端をいう。
　素子分離領域１１におけるゲート電極１９ａのゲート幅方向の側方に位置する部分は、窒素を含み（図６(b) に示すＸ印参照）、該窒素は、後述の通り、第１，第２の窒化領域２０Ｘ，２０Ｙの形成の際に利用する窒素（例えば、プラズマに含まれる窒素）に由来する。
　素子分離領域１１におけるゲート電極１９ａのゲート幅方向の側方に位置する部分の窒素濃度は、素子分離領域１１におけるゲート電極１９ａ下に位置する部分の窒素濃度よりも高い。素子分離領域１１におけるゲート電極１９ａのゲート幅方向の側方に位置する部分の窒素濃度は、素子分離領域１１における活性領域１０ａのゲート長方向の側方に位置する部分（第３，第４の素子分離部１１ｖ，１１ｗ）の窒素濃度よりも高い。
　ゲート電極１９ａのゲート幅方向の両端部及びゲート電極１９ａの上面部は、窒素を含み（図６(b) に示すＸ印参照）、該窒素は、後述の通り、第１，第２の窒化領域２０Ｘ，２０Ｙの形成の際に利用する窒素（例えば、プラズマに含まれる窒素）に由来する。
　金属膜１７ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に位置する部分の窒素濃度は、金属膜１７ａにおける活性領域１０ａ上に位置する部分の窒素濃度よりも高い。
　シリコン膜１８ａにおける活性領域１０ａ上に位置する部分における上部の窒素濃度は、該部分における下部の窒素濃度よりも高い。シリコン膜１８ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に位置する部分の窒素濃度は、該部分における下部の窒素濃度よりも高い。
　以下に、本発明の一実施形態に係る半導体装置の製造方法について、図７(a) ～(b) 、図８(a) ～(b) 、図９(a) ～(b) 、図１０(a) ～(b) 、図１１(a) ～(b) 、図１２(a) ～(b) 及び図１３(a) ～(b) を参照しながら説明する。図７(a) ～図１３(a) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図７(b) ～図１３(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
　まず、図７(a) ～(b) に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えばシリコン（Ｓｉ）からなる半導体基板１０の上部に、素子分離領域１１を選択的に形成する。これにより、半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ａが形成される。ゲート幅Ｗ（図７(b) 参照）は、例えば２００ｎｍである。ゲート幅Ｗは、活性領域１０ａのゲート幅方向の幅である。活性領域１０ａを囲む素子分離領域１１は、第１の素子分離部１１ｘ（図７(b) 参照）と、第２の素子分離部１１ｙ（図７(b) 参照）と、第３の素子分離部１１ｖ（図７(a) 参照）と、第４の素子分離部１１ｗ（図７(a) 参照）とを有する。その後、半導体基板１０に、ｐ型ウェル領域１２を形成する。
　次に、図７(a) ～(b) に示すように、半導体基板１０上に、高誘電率膜１３を形成する。高誘電率膜１３の材料としては、比誘電率が８以上の金属酸化物、例えばＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ、ＨｆＯＮ、ＨｆＺｒＯ及びＨｆＺｒＯＮ等のハフニウム酸化物が挙げられる。その後、高誘電率膜１３上に、調整用金属を含む調整用金属膜１４を形成する。調整用金属として、例えばランタン（Ｌａ）を用いる。
　次に、図８(a) ～(b) に示すように、熱処理により、高誘電率膜１３に、調整用金属膜１４に含まれる調整用金属を導入する。これにより、高誘電率膜１３中に、ダイポールが形成される。このようにして、半導体基板１０上に、調整用金属を含む高誘電率膜１５を有するゲート絶縁膜用膜１６を形成する。その後、高誘電率膜１５上に残存する調整用金属膜１４を選択的に除去する。
　次に、図８(a) ～(b) に示すように、例えばＣＶＤ(Chemical Vapor Deposition)法により、ゲート絶縁膜用膜１６上に、例えば窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）からなる金属膜１７を形成する。その後、例えばＣＶＤ法により、金属膜１７上に、例えばポリシリコンからなるシリコン膜１８を形成する。このようにして、ゲート絶縁膜用膜１６上に、金属膜１７及びシリコン膜１８を有するゲート電極用膜１９を形成する。
　次に、図８(a) ～(b) に示すように、フォトリソグラフィ法により、ゲート電極用膜１９上に、ゲート電極用膜１９のゲート幅方向の両端部を露出するレジストパターンＲｅ１を形成する。レジストパターンＲｅ１のゲート幅方向の幅は、ゲート絶縁膜（後述の図１１(b)：１６ａ参照）及びゲート電極（後述の図１１(b)：１９ａ参照）のゲート幅方向の幅と同じである。
　図８(b) に示すように、レジストパターンＲｅ１のゲート幅方向の一端を、活性領域１０ａのゲート幅方向の一端から突き出し量Ｄｒ１の分だけ、第１の素子分離部１１ｘの上方に突き出して形成する。一方、レジストパターンＲｅ１のゲート幅方向の他端を、活性領域１０ａのゲート幅方向の他端から突き出し量Ｄｒ２の分だけ、第２の素子分離部１１ｙの上方に突き出して形成する。
　突き出し量Ｄｒ１は、例えば突き出し量Ｄｒ２よりも小さい。突き出し量Ｄｒ１は、例えば１００ｎｍ～１５０ｎｍである。突き出し量Ｄｒ２は、例えば１５０ｎｍ～３００ｎｍである。
　次に、図９(a) ～(b) に示すように、例えばドライエッチングにより、レジストパターンＲｅ１をマスクとして、金属膜１７及びシリコン膜１８を有するゲート電極用膜１９、並びに調整用金属を含む高誘電率膜１５を有するゲート絶縁膜用膜１６を順次パターニングする。その後、レジストパターンＲｅ１を除去する。このようにして、素子分離領域１１上においてゲート幅方向の両端（両側面）を露出するゲート絶縁膜用膜１６Ａ及びゲート電極用膜１９Ａを形成する。ゲート絶縁膜用膜１６Ａは、調整用金属を含む高誘電率膜１５Ａを有する。ゲート電極用膜１９Ａは、金属膜１７Ａ及びシリコン膜１８Ａを有する。
　このとき、素子分離領域１１におけるゲート電極用膜１９Ａのゲート幅方向の側方に位置する部分の上面が露出される。
　ゲート絶縁膜用膜１６Ａ及びゲート電極用膜１９Ａは、それらのゲート幅方向の一端が、活性領域１０ａのゲート幅方向の一端から突き出し量Ｄ１の分だけ、第１の素子分離部１１ｘ上に突き出して形成される。一方、ゲート絶縁膜用膜１６Ａ及びゲート電極用膜１９Ａは、それらのゲート幅方向の他端が、活性領域１０ａのゲート幅方向の他端から突き出し量Ｄ２の分だけ、第２の素子分離部１１ｙ上に突き出して形成される。
　突き出し量Ｄ１は、突き出し量Ｄｒ１（図８(b) 参照）と同じであり、突き出し量Ｄ１は、例えば１００ｎｍ～１５０ｎｍである。突き出し量Ｄ２は、突き出し量Ｄｒ２（図８(b) 参照）と同じであり、突き出し量Ｄ２は、例えば１５０ｎｍ～３００ｎｍである。
　ゲート絶縁膜用膜１６Ａ及びゲート電極用膜１９Ａのゲート幅方向の幅は、ゲート絶縁膜（後述の図１１(b)：１６ａ参照）及びゲート電極（後述の図１１(b)：１９ａ参照）のゲート幅方向の幅と同じである。
　ゲート絶縁膜用膜１６Ａ及びゲート電極用膜１９Ａのゲート幅方向の一端は、ゲート絶縁膜及びゲート電極のゲート幅方向の一端と合致する。ゲート絶縁膜用膜１６Ａ及びゲート電極用膜１９Ａのゲート幅方向の他端は、ゲート絶縁膜及びゲート電極のゲート幅方向の他端と合致する。
　このように、ゲート電極用膜１９及びゲート絶縁膜用膜１６を順次パターニングして、ゲート絶縁膜及びゲート電極のゲート幅方向の両端を規定する。
　次に、図９(a) ～(b) に示すように、ゲート絶縁膜用膜１６Ａのゲート幅方向の両端を、例えば窒素を含むプラズマの雰囲気に晒す。これにより、ゲート絶縁膜用膜１６Ａのゲート幅方向の両端部を窒化して、ゲート絶縁膜用膜１６Ａのゲート幅方向の一端部が窒化されてなる第１の窒化領域２０Ｘを形成すると共に、ゲート絶縁膜用膜１６Ａのゲート幅方向の他端部が窒化されてなる第２の窒化領域２０Ｙを形成する。
　このとき、ゲート電極用膜１９Ａのゲート幅方向の両端（両側面）及び上面、並びに素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）におけるゲート電極用膜１９Ａのゲート幅方向の側方に位置する部分の上面が、窒素を含むプラズマの雰囲気に晒される。このため、ゲート電極用膜１９Ａにおける、窒素を含むプラズマの雰囲気に晒された部分は、該部分以外の部分よりも、窒素濃度が高くなる。素子分離領域１１における、窒素を含むプラズマの雰囲気に晒された部分は、該部分以外の部分よりも、窒素濃度が高くなる。図９(b) に示す×印は、ゲート電極用膜１９Ａ及び素子分離領域１１における窒素を含む部分を示す。
　金属膜１７Ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に位置する部分は、金属膜１７Ａにおける活性領域１０ａ上に位置する部分よりも、窒素濃度が高くなる。
　シリコン膜１８Ａにおける活性領域１０ａ上に位置する部分における上部は、該部分における下部よりも、窒素濃度が高くなる。シリコン膜１８Ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に位置する部分は、該部分における下部よりも、窒素濃度が高くなる。
　素子分離領域１１におけるゲート電極用膜１９Ａのゲート幅方向の側方に位置する部分は、素子分離領域１１におけるゲート電極用膜１９Ａ下に位置する部分よりも、窒素濃度が高くなる。素子分離領域１１におけるゲート電極用膜１９Ａのゲート幅方向の側方に位置する部分は、素子分離領域１１における活性領域１０ａのゲート長方向の側方に位置する部分（第３，第４の素子分離部１１ｖ，１１ｗ）よりも、窒素濃度が高くなる。
　第１の窒化領域２０Ｘに含まれる窒素の窒素濃度をＮ１とし、第２の窒化領域２０Ｙに含まれる窒素の窒素濃度をＮ２とし、ゲート絶縁膜用膜１６Ａにおける活性領域１０ａ上に位置する部分に含まれる窒素の窒素濃度をＮとしたとき、Ｎ１＞Ｎ、且つ、Ｎ２＞Ｎの関係式が成り立っている。
　第１の窒化領域２０Ｘと第２の窒化領域２０Ｙとは、同一の工程で形成される。このため、窒素濃度Ｎ１と窒素濃度Ｎ２とは、実質的に同じである（Ｎ１＝Ｎ２）。
　窒素濃度Ｎ１，Ｎ２は、例えば２×１０22ａｔｏｍｓ／ｃｍ3以上である（Ｎ１≧２×１０22ａｔｏｍｓ／ｃｍ3，Ｎ２≧２×１０22ａｔｏｍｓ／ｃｍ3）。
　窒素濃度Ｎは、例えば１×１０22ａｔｏｍｓ／ｃｍ3以下である（Ｎ≦１×１０22ａｔｏｍｓ／ｃｍ3）。具体的には、第１に例えば、高誘電率膜１３（調整用金属が導入される前の高誘電率膜）の材料として、窒素を含まない高誘電率材料（ＨｆＳｉＯ、ＨｆＯ及びＨｆＺｒＯ等）を用いた場合、窒素濃度Ｎは、０ａｔｏｍｓ／ｃｍ3である。第２に例えば、高誘電率膜１３の材料として、窒素を含む高誘電率材料（ＨｆＳｉＯＮ、ＨｆＯＮ、ＨｆＺｒＯＮ等）を用いた場合、窒素濃度Ｎは、高誘電率膜１３に含まれる窒素の窒素濃度と実質的に同じである。
　第１の窒化領域２０Ｘのゲート幅方向の幅をＷ１とし、第２の窒化領域２０Ｙのゲート幅方向の幅をＷ２としたとき、Ｗ１≦Ｄ１、且つ、Ｗ２≦Ｄ２の関係式が成り立っている。
　第１の窒化領域２０Ｘと第２の窒化領域２０Ｙとは、同一の工程で形成される。このため、幅Ｗ１と幅Ｗ２とは、実質的に同じである（Ｗ１＝Ｗ２）。
　幅Ｗ１，Ｗ２は、例えば５０ｎｍ～１００ｎｍである。
　幅Ｗ１を、突き出し量Ｄ１以下として（Ｗ１≦Ｄ１）、第１の窒化領域２０Ｘを、素子分離領域１１（第１の素子分離部１１ｘ）上にのみ形成し、活性領域１０ａ上には形成しない。同様に、幅Ｗ２を、突き出し量Ｄ２以下として（Ｗ２≦Ｄ２）、第２の窒化領域２０Ｙを、素子分離領域１１（第２の素子分離部１１ｙ）上にのみ形成し、活性領域１０ａ上には形成しない。このように、第１，第２の窒化領域２０Ｘ，２０Ｙを、活性領域１０ａ上に形成しないのは、以下のような理由による。
　一般に、高誘電率膜を有するゲート絶縁膜を備えたＭＩＳトランジスタの場合、高誘電率膜における活性領域上に位置する部分は、ＭＩＳトランジスタの実効仕事関数の決定に大きく寄与する一方、高誘電率膜における素子分離領域上に位置する部分は、ＭＩＳトランジスタの実効仕事関数の決定に大きく寄与しない。
　一般に、高誘電率膜を有するゲート絶縁膜を備えたＭＩＳトランジスタの場合、高誘電率膜に含まれる窒素の窒素濃度が高くなるに連れて、高誘電率膜中に形成されるダイポールの量が多くなって、ＭＩＳトランジスタの実効仕事関数が低くなる。
　このため、仮に、窒化領域を、活性領域上に形成した場合、次のような問題がある。この場合、高誘電率膜における活性領域上に位置する部分（言い換えれば、ＭＩＳトランジスタの実効仕事関数の決定に大きく寄与する部分）に含まれる窒素の窒素濃度は、一定にならず、該部分は、窒化領域を含む部分（即ち、窒素濃度の比較的高い高濃度部分）と、窒化領域を含まない部分（即ち、窒素濃度の比較的低い低濃度部分）とを有する。このため、ＭＩＳトランジスタにおいて、高濃度部分での実効仕事関数が、低濃度部分での実効仕事関数よりも低くなる。従って、ＭＩＳトランジスタの実効仕事関数が、一定にならず、ＭＩＳトランジスタのトランジスタ特性が、不安定になるという問題がある。
　そこで、本実施形態では、Ｗ１≦Ｄ１とし、且つ、Ｗ２≦Ｄ２とし、第１の窒化領域２０Ｘ及び第２の窒化領域２０Ｙを、活性領域１０ａ上に形成しない。これにより、高誘電率膜１５Ａにおける活性領域１０ａ上に位置する部分に含まれる窒素の窒素濃度を、一定にすることができる。このため、高誘電率膜１５Ａがパターニングされてなる高誘電率膜（後述の図１１(a) ～(b)：１５ａ参照）を有するゲート絶縁膜（後述の図１１(a) ～(b)：１６ａ参照）を備えたＭＩＳトランジスタの実効仕事関数を、一定にし、ＭＩＳトランジスタのトランジスタ特性を安定にすることができる。
　次に、図１０(a) ～(b) に示すように、フォトリソグラフィ法により、ゲート電極用膜１９Ａ及び素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に、ゲート電極用膜１９Ａのゲート長方向の両端部を露出するレジストパターンＲｅ２を形成する。レジストパターンＲｅ２のゲート長方向の幅は、ゲート絶縁膜（後述の図１１(a)：１６ａ参照）及びゲート電極（後述の図１１(a)：１９ａ参照）のゲート長方向の幅と同じである。
　次に、図１１(a) ～(b) に示すように、例えばドライエッチングにより、レジストパターンＲｅ２をマスクとして、金属膜１７Ａ及びシリコン膜１８Ａを有するゲート電極用膜１９Ａ、並びに調整用金属を含む高誘電率膜１５Ａを有するゲート絶縁膜用膜１６Ａを順次パターニングする。その後、レジストパターンＲｅ２を除去する。このようにして、活性領域１０ａ及び素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に、調整用金属を含む高誘電率膜１５ａを有するゲート絶縁膜１６ａ、並びに金属膜１７ａ及びシリコン膜１８ａを有するゲート電極１９ａを順次形成する。ゲート絶縁膜１６ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に位置する部分には、第１，第２の窒化領域２０ｘ，２０ｙが設けられている。
　ゲート絶縁膜１６ａ及びゲート電極１９ａは、それらのゲート幅方向の一端が、活性領域１０ａのゲート幅方向の一端から突き出し量ｄ１の分だけ、第１の素子分離部１１ｘ上に突き出して形成されている。一方、ゲート絶縁膜１６ａ及びゲート電極１９ａは、それらのゲート幅方向の他端が、活性領域１０ａのゲート幅方向の他端から突き出し量ｄ２の分だけ、第２の素子分離部１１ｙ上に突き出して形成されている。
　突き出し量ｄ１は、突き出し量Ｄｒ１，Ｄ１（前述の図８(b)，図９(b) 参照）と同じであり、突き出し量ｄ１は、例えば１００ｎｍ～１５０ｎｍである。突き出し量ｄ２は、突き出し量Ｄｒ２，Ｄ２（前述の図８(b)，図９(b) 参照）と同じであり、突き出し量ｄ２は、例えば１５０ｎｍ～３００ｎｍである。
　第１の窒化領域２０ｘに含まれる窒素の窒素濃度を、ｎ１とし、第２の窒化領域２０ｙに含まれる窒素の窒素濃度を、ｎ２とし、ゲート絶縁膜１６ａにおける活性領域１０ａ上に位置する部分に含まれる窒素の窒素濃度を、ｎとしたとき、ｎ１＞ｎ、且つ、ｎ２＞ｎの関係式が成り立っている。
　上述の通り、第１の窒化領域２０Ｘの窒素濃度Ｎ１と、第２の窒化領域２０Ｙの窒素濃度Ｎ２とは、実質的に同じである（Ｎ１＝Ｎ２）。このため、第１の窒化領域２０Ｘがパターニングされてなる第１の窒化領域２０ｘの窒素濃度ｎ１と、第２の窒化領域２０Ｙがパターニングされてなる第２の窒化領域２０ｙの窒素濃度ｎ２とは、実質的に同じである（ｎ１＝ｎ２）。
　窒素濃度ｎ１，ｎ２は、例えば２×１０22ａｔｏｍｓ／ｃｍ3以上である（ｎ１≧２×１０22ａｔｏｍｓ／ｃｍ3，ｎ２≧２×１０22ａｔｏｍｓ／ｃｍ3）。窒素濃度ｎは、例えば１×１０22ａｔｏｍｓ／ｃｍ3以下である（ｎ≦１×１０22ａｔｏｍｓ／ｃｍ3）。
　第１の窒化領域２０ｘのゲート幅方向の幅をｗ１とし、第２の窒化領域２０ｙのゲート幅方向の幅をｗ２としたとき、ｗ１≦ｄ１、且つ、ｗ２≦ｄ２の関係式が成り立っている。本実施形態では、例えば、ｗ１＝ｄ１、且つ、ｗ２＜ｄ２である。
　上述の通り、第１の窒化領域２０Ｘの幅Ｗ１と、第２の窒化領域２０Ｙの幅Ｗ２とは、実質的に同じである（Ｗ１＝Ｗ２）。このため、第１の窒化領域２０Ｘがパターニングされてなる第１の窒化領域２０ｘの幅ｗ１と、第２の窒化領域２０Ｙがパターニングされてなる第２の窒化領域２０ｙの幅ｗ２とは、実質的に同じである（ｗ１＝ｗ２）。
　幅ｗ１は、幅Ｗ１（図９(b) 参照）と同じであり、幅ｗ１は、例えば５０ｎｍ～１００ｎｍである。幅ｗ２は、幅Ｗ２（図９(b) 参照）と同じであり、幅ｗ２は、例えば５０ｎｍ～１００ｎｍである。
　素子分離領域１１におけるゲート電極１９ａのゲート幅方向の側方に位置する部分の窒素濃度は、素子分離領域１１におけるゲート電極１９ａ下に位置する部分の窒素濃度よりも高い。素子分離領域１１におけるゲート電極１９ａのゲート幅方向の側方に位置する部分の窒素濃度は、素子分離領域１１における活性領域１０ａのゲート長方向の側方に位置する部分（第３，第４の素子分離部１１ｖ，１１ｗ）の窒素濃度よりも高い。
　金属膜１７ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に位置する部分の窒素濃度は、金属膜１７ａにおける活性領域１０ａ上に位置する部分の窒素濃度よりも高い。
　シリコン膜１８ａにおける活性領域１０ａ上に位置する部分における上部の窒素濃度は、該部分における下部の窒素濃度よりも高い。シリコン膜１８ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に位置する部分の窒素濃度は、該部分における下部の窒素濃度よりも高い。
　なお、一般に、素子分離領域に含まれる窒素は、熱処理により、素子分離領域中を移動し難い。同様に、一般に、金属膜に含まれる窒素は、熱処理により、金属膜中を移動し難い。これに対し、一般に、シリコン膜に含まれる窒素は、熱処理により、シリコン膜中を移動し易い。このため、シリコン膜１８ａに含まれる窒素は、シリコン膜１８ａの形成後に施される熱処理（例えば、ｎ型ソースドレイン注入領域に含まれるｎ型不純物を活性化させる為の熱処理等）により、シリコン膜１８ａ中を移動し、シリコン膜１８ａにおける窒素濃度の高低関係が変動する可能性がある。
　このように、ゲート電極用膜１９Ａ及びゲート絶縁膜用膜１６Ａを順次パターニングして、ゲート絶縁膜１６ａ及びゲート電極１９ａのゲート長方向の両端を規定する。
　本実施形態では、図９(a) ～(b) に示すように、ゲート電極用膜１９及びゲート絶縁膜用膜１６を順次パターニングして（ゲート電極用膜１９及びゲート絶縁膜用膜１６のゲート幅方向の両端部を順次除去して）、ゲート幅方向の両端を露出するゲート絶縁膜用膜１６Ａ及びゲート電極用膜１９Ａを形成した後、ゲート絶縁膜用膜１６Ａのゲート幅方向の両端部を窒化して第１，第２の窒化領域２０Ｘ，２０Ｙを形成し、その後、図１１(a) ～(b) に示すように、ゲート電極用膜１９Ａ及びゲート絶縁膜用膜１６Ａを順次パターニングして（ゲート電極用膜１９Ａ及びゲート絶縁膜用膜１６Ａのゲート長方向の両端部を順次除去して）、ゲート絶縁膜１６ａ及びゲート電極１９ａを形成する。
　本実施形態では、ゲート絶縁膜用膜１６Ａのゲート幅方向の両端部を窒化した後、ゲート電極用膜１９Ａ及びゲート絶縁膜用膜１６Ａのゲート長方向の両端部を順次除去して、ゲート絶縁膜１６ａ及びゲート電極１９ａを形成するため、ゲート絶縁膜１６ａ及びゲート電極１９ａのゲート長方向の両端（両側面）が窒化されることを防止することができる。
　本実施形態では、２回のパターニングにより、ゲート絶縁膜１６ａ及びゲート電極１９ａを形成するため、ゲート絶縁膜１６ａ及びゲート電極１９ａの平面形状は、矩形状となる（図５参照）。これに対し、従来では、１回のパターニングにより、ゲート絶縁膜及びゲート電極を形成するため、ゲート絶縁膜及びゲート電極の平面形状は、角部が丸みを帯びた形状となる（前述の図１４参照）。
　次に、図１１(a) ～(b) に示すように、活性領域１０ａにおけるゲート電極１９ａの側方下に、ｎ型エクステンション注入領域２１を形成する。
　次に、図１２(a) ～(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば酸化シリコン（ＳｉＯ2）からなる内側サイドウォール用膜及び例えば窒化シリコン（ＳｉＮ）からなる外側サイドウォール用膜を順次形成する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、例えば異方性ドライエッチングを順次行う。これにより、ゲート電極１９ａの側面上に、断面形状がＬ字状の内側サイドウォール２２及び外側サイドウォール２３を有するサイドウォール２４を形成する。
　次に、図１２(a) ～(b) に示すように、活性領域１０ａにおけるサイドウォール２４の外側方下に、ｎ型ソースドレイン注入領域２５を形成する。
　次に、図１３(a) ～(b) に示すように、例えば９００℃の熱処理を行う。これにより、ｎ型エクステンション注入領域２１に含まれるｎ型不純物を活性化し、ｎ型エクステンション領域２１ａを形成する。それと共に、ｎ型ソースドレイン注入領域２５に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域２５ａを形成する。
　このとき、ゲート絶縁膜１６ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）上に位置する部分には、第１，第２の窒化領域２０ｘ，２０ｙが設けられている。第１，第２の窒化領域２０ｘ，２０ｙは、自身に酸素（Ｏ）が拡散されることを防止することができる。これにより、素子分離領域１１に含まれるＯが、第１，第２の窒化領域２０ｘ，２０ｙを通って、高誘電率膜１５ａ（特に、高誘電率膜１５ａにおける活性領域１０ａ上に位置する部分）に拡散することを防止することができる。
　次に、図１３(a) ～(b) に示すように、ｎ型ソースドレイン領域２５ａ上に、第１のシリサイド膜２６ａを形成する。それと共に、シリコン膜１８ａ上に、第２のシリサイド膜２６ｂを形成する。その後、半導体基板１０上の全面に、層間絶縁膜２７を形成する。その後、層間絶縁膜２７に、第１のシリサイド膜２６ａの表面の一部を露出させる第１のコンタクトホール２８ａ、及び第２のシリサイド膜２６ｂの表面の一部を露出させる第２のコンタクトホール２８ｂを形成する。その後、第１のコンタクトホール２８ａ及び第２のコンタクトホール２８ｂ内に、例えばＷ（タングステン）等からなる金属膜を埋め込み、第１のコンタクトプラグ２９ａ及び第２のコンタクトプラグ２９ｂを形成する。
　以上のようにして、本実施形態に係る半導体装置を製造することができる。
　本実施形態によると、ゲート絶縁膜１６ａにおける第１の素子分離部１１ｘ上に位置する部分に、第１の窒化領域２０ｘを設け、第１の窒化領域２０ｘの窒素濃度ｎ１を、ゲート絶縁膜１６ａにおける活性領域１０ａ上に位置する部分の窒素濃度ｎよりも高くする。即ち、ｎ１＞ｎの関係式を成り立たせる。これにより、熱処理の際に、第１の窒化領域２０ｘに、素子分離領域１１に含まれる酸素（Ｏ）が拡散されることを防止することができるため、素子分離領域１１に含まれるＯが、第１の窒化領域２０ｘを通って、高誘電率膜１５ａ（特に、高誘電率膜１５ａにおける活性領域１０ａ上に位置する部分）に拡散することを防止することができる。
　特に、ゲート絶縁膜１６ａにおける第１の素子分離部１１ｘ上に位置する部分の全部分に、第１の窒化領域２０ｘを設ける。言い換えれば、第１の窒化領域２０ｘのゲート幅方向の幅ｗ１を、突き出し量ｄ１と同じにする（ｗ１＝ｄ１）。これにより、ゲート絶縁膜１６ａにおける第１，第２の窒化領域２０ｘ，２０ｙ以外の領域が、第１の素子分離部１１ｘと接することを防止することができる。
　それと共に、ゲート絶縁膜１６ａにおける第２の素子分離部１１ｙ上に位置する部分に、第２の窒化領域２０ｙを設け、第２の窒化領域２０ｙの窒素濃度ｎ２を、窒素濃度ｎよりも高くする。即ち、ｎ２＞ｎの関係式を成り立たせる。これにより、熱処理の際に、第２の窒化領域２０ｙに、素子分離領域１１に含まれるＯが拡散されることを防止することができるため、素子分離領域１１に含まれるＯが、第２の窒化領域２０ｙを通って、高誘電率膜１５ａ（特に、高誘電率膜１５ａにおける活性領域１０ａ上に位置する部分）に拡散することを防止することができる。
　このように、ゲート絶縁膜１６ａにおける第２の素子分離部１１ｙ上に位置する部分の一部分に、第２の窒化領域２０ｙを設ける。これにより、突き出し量ｄ２が比較的多い場合であっても、ゲート絶縁膜１６ａにおける第１，第２の窒化領域２０ｘ，２０ｙ以外の領域が、第２の素子分離部１１ｙと接する部分を少なくすることができる。
　以上のように、素子分離領域１１に含まれるＯが、第１，第２の窒化領域２０ｘ，２０ｙを通って、高誘電率膜１５ａ（特に、高誘電率膜１５ａにおける活性領域１０ａ上に位置する部分）に拡散することを防止することができる。このため、高誘電率膜１５ａに含まれる調整用金属（例えばＬａ）と、素子分離領域１１に含まれるＯとが反応し、ダイポールの中性化が生じることを防止することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタｎＴｒの閾値電圧が高くなることを防止することができる。
　加えて、図９(b) に示すように、ゲート絶縁膜用膜１６のゲート幅方向の両端部を除去して、ゲート絶縁膜用膜１６Ａのゲート幅方向の両端を露出した後、ゲート絶縁膜用膜１６Ａのゲート幅方向の両端部を窒化して第１，第２の窒化領域２０Ｘ，２０Ｙを形成する。このように、第１，第２の窒化領域２０Ｘ，２０Ｙを形成するために、ゲート絶縁膜用膜１６のゲート幅方向の両端部を除去する。このとき、突き出し量Ｄ１，Ｄ２を少なくすることができ、延いては、突き出し量ｄ１，ｄ２を少なくすることができる。このため、ゲート絶縁膜１６ａにおける素子分離領域１１（第１，第２の素子分離部１１ｘ，１１ｙ）と接する部分を少なくすることができる。このため、ゲート絶縁膜１６ａにおける素子分離領域１１と接する部分を通って、素子分離領域１１から高誘電率膜１５ａ（特に、高誘電率膜１５ａにおける活性領域１０ａと接する部分）に拡散されるＯ量を少なくすることができる。このため、高誘電率膜１５ａに含まれる調整用金属（例えばＬａ）と、素子分離領域１１に含まれるＯとが反応し、ダイポールの中性化が生じることをさらに防止することができる。
　さらに、ｗ１≦ｄ１、且つ、ｗ２≦ｄ２の関係式が成り立っている。これにより、ゲート絶縁膜１６ａにおける活性領域１０ａ上に位置する部分の窒素濃度ｎを、一定にすることができる。このため、ｎ型ＭＩＳトランジスタｎＴｒの実効仕事関数を、一定にすることができるため、ｎ型ＭＩＳトランジスタｎＴｒのトランジスタ特性を安定にすることができる。
　なお、本実施形態では、例えば、図９(b) に示すように、ゲート絶縁膜用膜１６Ａのゲート幅方向の両端を、窒素を含むプラズマの雰囲気に晒すことにより、第１，第２の窒化領域２０Ｘ，２０Ｙを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　例えばイオン注入により、注入エネルギーが２０ｋｅＶ，注入ドーズ量が５×１０14ｉｏｎｓ／ｃｍ2，注入角度が１５°のイオン注入条件で、ゲート絶縁膜用膜に、窒素を含むイオンを注入することにより、第１，第２の窒化領域を形成してもよい。注入角度とは、半導体基板１０の主面に直交する法線に対して傾斜する角度をいう。このとき、ゲート電極用膜の両端（両側面）及び上面、並びに素子分離領域におけるゲート電極用膜の側方に位置する部分の上面に、窒素を含むイオンが注入される。
　なお、本実施形態では、図１１(b) に示すように、ゲート絶縁膜１６ａにおける第１の素子分離部１１ｘ上に位置する部分の全部分に、第１の窒化領域２０ｘを設ける、言い換えれば、ｗ１＝ｄ１である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｗ１＜ｄ１であってもよい。即ち、ｗ１≦ｄ１の関係式が成り立っていればよい。特に、ｗ１＝ｄ１であることが好ましい。このようにすると、上述の通り、ゲート絶縁膜１６ａにおける第１，第２の窒化領域２０ｘ，２０ｙ以外の領域が、第１の素子分離部１１ｘと接することを防止することができる。
　なお、本実施形態では、図１１(b) に示すように、ゲート絶縁膜１６ａにおける第２の素子分離部１１ｙ上に位置する部分の一部分に、第２の窒化領域２０ｙを設ける、言い換えれば、ｗ２＜ｄ２である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｗ２＝ｄ２であってもよい。即ち、ｗ２≦ｄ２の関係式が成り立っていればよい。特に、ｗ２＝ｄ２であることが好ましい。このようにすると、ゲート絶縁膜における第１，第２の窒化領域以外の領域が、第２の素子分離部と接することを防止することができる。
　なお、本実施形態では、ゲート絶縁膜１６ａにおける素子分離領域１１上に位置する部分のうち、第１の素子分離部１１ｘ上に位置する部分の全部分に第１の活性領域２０ｘを設けると共に、第２の素子分離部１１ｙ上に位置する部分の一部分に第２の窒化領域２０ｙを設けた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ゲート絶縁膜における素子分離領域上に位置する部分のうち、少なくとも一部分に、窒化領域を設ければよい。
　なお、本実施形態では、図１１(b) に示すように、第１の窒化領域２０ｘのゲート幅方向の幅ｗ１と、第２の窒化領域２０ｙのゲート幅方向の幅ｗ２とが実質的に同じである（ｗ１＝ｗ２）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の窒化領域のゲート幅方向の幅と、第２の窒化領域のゲート幅方向の幅とを、互いに異ならせてもよい。但し、上述の通り、第１，第２の窒化領域を、素子分離領域（第１，第２の素子分離部）上にのみ形成することが好ましい。
　なお、本実施形態では、図１１(b) に示すように、第１の窒化領域２０ｘの窒素濃度ｎ１と、第２の窒化領域２０ｙの窒素濃度ｎ２とが実質的に同じである（ｎ１＝ｎ２）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の窒化領域の窒素濃度と、第２の窒化領域の窒素濃度とを、互いに異ならせてもよい。
　なお、本実施形態では、ゲート絶縁膜１６ａにおける素子分離領域１１上に位置する部分に設ける領域として、窒素を含む第１，第２の窒化領域２０ｘ，２０ｙを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、ゲート絶縁膜における素子分離領域上に位置する部分に設ける領域は、熱処理の際に自身にＯが拡散されることを防止することができる領域であればよい。
　なお、本実施形態では、調整用金属として、例えばＬａを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。Ｌａの代わりに、例えば他のランタノイド元素又はマグネシウム（Ｍｇ）等を用いてもよい。
　なお、本実施形態では、突き出し量ｄ１が、突き出し量ｄ２よりも小さい（ｄ１＜ｄ２）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、突き出し量ｄ１が、突き出し量ｄ２と同じでもよい（ｄ１＝ｄ２）。第２に例えば、突き出し量ｄ１が、突き出し量ｄ２よりも大きくてもよい（ｄ１＞ｄ２）。
　なお、本実施形態では、調整用金属を含む高誘電率膜１５ａを有するゲート絶縁膜１６ａを具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、活性領域上に形成された下地膜と、下地膜上に形成された調整用金属を含む高誘電率膜とを有するゲート絶縁膜でもよい。下地膜の材料としては、例えば、酸化シリコン等が挙げられる。
　本実施形態の場合、図６(b) に示すように、調整用金属を含む高誘電率膜１５ａは、素子分離領域１１と接する。これに対し、酸化シリコンからなる下地膜と調整用金属を含む高誘電率膜とを有するゲート絶縁膜の場合、例えば、酸化シリコンからなる下地膜を熱酸化によって形成すると、活性領域上には下地膜が形成されるが、素子分離領域上には下地膜が形成されない。このため、調整用金属を含む高誘電率膜は、素子分離領域と接して形成されるため、熱処理の際に、素子分離領域に含まれるＯが、調整用金属を含む高誘電率膜に拡散する。従って、酸化シリコンからなる下地膜と調整用金属を含む高誘電率膜とを有するゲート絶縁膜の場合においても、ゲート絶縁膜における素子分離領域上に位置する部分のうち、少なくとも一部分に、窒化領域を設けることにより、本実施形態と同様の効果を得ることができる。
　なお、本実施形態では、ｎ型ＭＩＳトランジスタｎＴｒを備えた半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置でもよい。
　以上説明したように、本発明は、ＭＩＳトランジスタの閾値電圧が高くなることを防止することができ、調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
１０　　半導体基板
１０ａ　　活性領域
１１　　素子分離領域
１１ｘ　　第１の素子分離部
１１ｙ　　第２の素子分離部
１１ｖ　　第３の素子分離部
１１ｗ　　第４の素子分離部
１２　　ｐ型ウェル領域
１３　　高誘電率膜
１４　　調整用金属膜
１５，１５ａ　　調整用金属を含む高誘電率膜
１６，１６Ａ　　ゲート絶縁膜用膜
１６ａ　　ゲート絶縁膜
１７，１７Ａ，１７ａ　　金属膜
１８，１８Ａ，１８ａ　　シリコン膜
１９，１９Ａ　　ゲート電極用膜
１９ａ　　ゲート電極
２０Ｘ，２０ｘ　　第１の窒化領域
２０Ｙ，２０ｙ　　第２の窒化領域
２１　　ｎ型エクステンション注入領域
２１ａ　　ｎ型エクステンション領域
２２　　内側サイドウォール
２３　　外側サイドウォール
２４　　サイドウォール
２５　　ｎ型ソースドレイン注入領域
２５ａ　　ｎ型ソースドレイン領域
２６ａ　　第１のシリサイド膜
２６ｂ　　第２のシリサイド膜
２７　　層間絶縁膜
２８ａ　　第１のコンタクトホール
２８ｂ　　第２のコンタクトホール
２９ａ　　第１のコンタクトプラグ
２９ｂ　　第２のコンタクトプラグ
Ｒｅ１　　レジストパターン
Ｒｅ２　　レジストパターン
ｄ１，ｄ２，Ｄｒ１，Ｄｒ２，Ｄ１，Ｄ２　　突き出し量
ｗ１，ｗ２，Ｗ１，Ｗ２　　幅
５０　　半導体基板
５０ｘ　　活性領域
５１　　素子分離領域
５２ａ，５２ｂ, ５２ｃ, ５２ｄ　　Ｌａを含む高誘電率膜
５２Ａ，５２Ｂ, ５２Ｃ, ５２Ｄ　　ゲート絶縁膜
５３ａ，５３ｂ, ５３ｃ, ５３ｄ　　金属膜
５４ａ，５４ｂ, ５４ｃ, ５４ｄ　　シリコン膜
５４Ａ，５４Ｂ, ５４Ｃ, ５４Ｄ　　ゲート電極
５５ｃ　　端部
５５ｄ　　窒化領域
Ｗ　ゲート幅
Ｄ　突き出し量

Claims (15)

  1. 　ＭＩＳトランジスタを備えた半導体装置であって、
    　前記ＭＩＳトランジスタは、
    　半導体基板における素子分離領域に囲まれた活性領域と、
    　前記活性領域及び前記素子分離領域上に形成され、高誘電率膜を有するゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極とを備え、
    　前記ゲート絶縁膜における前記素子分離領域上に位置する部分のうち、少なくとも一部分には、窒化領域が設けられており、
    　前記窒化領域に含まれる窒素の窒素濃度をｎｘとし、前記ゲート絶縁膜における前記活性領域上に位置する部分に含まれる窒素の窒素濃度をｎとしたとき、
    　ｎｘ＞ｎ
    の関係式が成り立っていることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記窒化領域は、前記ゲート絶縁膜のゲート幅方向の一端側に設けられた第１の窒化領域と、前記ゲート絶縁膜のゲート幅方向の他端側に設けられた第２の窒化領域とを有し、
    　前記第１の窒化領域のゲート幅方向の幅をｗ１とし、
    　前記第２の窒化領域のゲート幅方向の幅をｗ２とし、
    　前記活性領域のゲート幅方向の一端から前記ゲート絶縁膜のゲート幅方向の一端までの突き出し量をｄ１とし、
    　前記活性領域のゲート幅方向の他端から前記ゲート絶縁膜のゲート幅方向の他端までの突き出し量をｄ２としたとき、
    　ｗ１≦ｄ１、且つ、ｗ２≦ｄ２
    の関係式が成り立っていることを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記ゲート絶縁膜における前記活性領域上に位置する部分には、前記窒化領域が形成されていないことを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記素子分離領域における前記ゲート電極のゲート幅方向の側方に位置する部分の窒素濃度は、前記素子分離領域における前記ゲート電極下に位置する部分の窒素濃度よりも高いことを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記素子分離領域における前記ゲート電極のゲート幅方向の側方に位置する部分の窒素濃度は、前記素子分離領域における前記活性領域のゲート長方向の側方に位置する部分の窒素濃度よりも高いことを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記窒素濃度ｎｘは、２×１０22ａｔｏｍｓ／ｃｍ3以上であることを特徴とする半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記窒素濃度ｎは、１×１０22ａｔｏｍｓ／ｃｍ3以下であることを特徴とする半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記ＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであることを特徴とする半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記ゲート絶縁膜は、調整用金属を含むことを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記調整用金属は、ランタンであることを特徴とする半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記ゲート電極は、前記ゲート絶縁膜上に形成された金属膜と、前記金属膜上に形成されたシリコン膜とを有することを特徴とする半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記金属膜における前記素子分離領域上に位置する部分の窒素濃度は、前記金属膜における前記活性領域上に位置する部分の窒素濃度よりも高いことを特徴とする半導体装置。
  13. 　半導体基板における活性領域上に形成されたゲート絶縁膜及びゲート電極を有するＭＩＳトランジスタを備えた半導体装置の製造方法であって、
    　前記半導体基板に、前記活性領域を囲む素子分離領域を形成する工程（ａ）と、
    　前記活性領域及び前記素子分離領域上に、高誘電率膜を有するゲート絶縁膜用膜を形成する工程（ｂ）と、
    　前記ゲート絶縁膜用膜上に、ゲート電極用膜を形成する工程（ｃ）と、
    　前記ゲート電極用膜及び前記ゲート絶縁膜用膜をパターニングして、前記素子分離領域上においてゲート幅方向の両端を露出する前記ゲート絶縁膜用膜及び前記ゲート電極用膜を形成する工程（ｄ）と、
    　前記工程（ｄ）の後に、前記ゲート絶縁膜用膜のゲート幅方向の両端部を窒化して、前記素子分離領域上に位置する窒化領域を形成する工程（ｅ）と、
    　前記工程（ｅ）の後に、前記ゲート電極用膜及び前記ゲート絶縁膜用膜をパターニングして、前記ゲート絶縁膜及び前記ゲート電極を形成する工程（ｆ）とを備え、
    　前記工程（ｄ）において、前記ゲート絶縁膜及び前記ゲート電極のゲート幅方向の両端が規定され、
    　前記工程（ｆ）において、前記ゲート絶縁膜及び前記ゲート電極のゲート長方向の両端が規定されることを特徴とする半導体装置の製造方法。
  14. 　請求項１３に記載の半導体装置の製造方法において、
    　前記工程（ｅ）において、前記窒化領域に含まれる窒素の窒素濃度をＮＸとし、前記ゲート絶縁膜用膜における前記活性領域上に位置する部分に含まれる窒素の窒素濃度をＮとしたとき、
    　ＮＸ＞Ｎ
    の関係式が成り立っていることを特徴とする半導体装置の製造方法。
  15. 　請求項１４に記載の半導体装置の製造方法において、
    　前記工程（ｄ）において、前記ゲート絶縁膜用膜は、そのゲート幅方向の一端が、前記活性領域のゲート幅方向の一端から突き出し量Ｄ１の分だけ、前記素子分離領域上に突き出して形成される一方、前記ゲート絶縁膜用膜は、そのゲート幅方向の他端が、前記活性領域のゲート幅方向の他端から突き出し量Ｄ２の分だけ、前記素子分離領域上に突き出して形成され、
    　前記工程（ｅ）において、前記ゲート絶縁膜用膜のゲート幅方向の一端部が窒化された第１の窒化領域と、前記ゲート絶縁膜用膜のゲート幅方向の他端部が窒化された第２の窒化領域とを有する前記窒化領域が形成され、
    　前記第１の窒化領域のゲート幅方向の幅をＷ１とし、前記第２の窒化領域のゲート幅方向の幅をＷ２としたとき、
    　Ｗ１≦Ｄ１、且つ、Ｗ２≦Ｄ２
    の関係式が成り立っていることを特徴とする半導体装置の製造方法。
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