JP2009516364A - 電荷キャリア移動度修正のための回転剪断応力 - Google Patents
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- 239000002800 charge carrier Substances 0.000 title abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 109
- 238000002955 isolation Methods 0.000 claims abstract description 103
- 238000000926 separation method Methods 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims description 52
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 9
- 239000002210 silicon-based material Substances 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 8
- 239000011800 void material Substances 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 21
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical class [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000000750 progressive effect Effects 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000007935 neutral effect Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- SDTHIDMOBRXVOQ-UHFFFAOYSA-N 5-[bis(2-chloroethyl)amino]-6-methyl-1h-pyrimidine-2,4-dione Chemical group CC=1NC(=O)NC(=O)C=1N(CCCl)CCCl SDTHIDMOBRXVOQ-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
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- Hall/Mr Elements (AREA)
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Abstract
【課題】 電荷キャリア移動度修正のための回転剪断応力を提供すること。
【解決手段】 半導体構造体及びその製造方法は、分離トレンチにより取り囲まれた活性領域メサを有する半導体基板を使用する。第１応力を有する第１分離領域は分離トレンチに配置される。第１応力とは異なる第２応力を有する第２分離領域もまた分離トレンチに配置される。第１分離領域及び第２分離領域は活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる。
【選択図】 図８
【解決手段】 半導体構造体及びその製造方法は、分離トレンチにより取り囲まれた活性領域メサを有する半導体基板を使用する。第１応力を有する第１分離領域は分離トレンチに配置される。第１応力とは異なる第２応力を有する第２分離領域もまた分離トレンチに配置される。第１分離領域及び第２分離領域は活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる。
【選択図】 図８
Description
本発明は、一般に、半導体構造体内の物理的応力に関する。より具体的には、本発明は、半導体構造体内の物理的応力により誘起される電荷キャリア移動度の修正に関する。
半導体デバイスの設計及び開発における最近の進歩は、印加される物理的応力を半導体デバイス構成要素に導入することを含んでいる。印加される物理的応力は、多くの場合、電荷キャリア移動度の修正をもたらす。具体的には、電荷キャリア移動度の向上は、一般に、半導体デバイス性能を向上させる。
半導体デバイス内の応力により誘起される性能向上の種々の例がある。例えば、特許文献１は、デバイスの電荷キャリア移動度を増加させるために、アンダーカット域に圧縮応力を有するシリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）を教示する。
半導体構造体内の種々の位置における圧縮応力又は引張応力の他の例は、代替的には、電荷キャリア移動度の修正を提供することが知られている。ピエゾ抵抗係数は、典型的には、例えば、半導体基板のドーピング及び結晶学的配向を含む幾つかの変数の関数として異なるため、典型的には、ｎ−ＦＥＴ及びｐ−ＦＥＴデバイスは、圧縮応力及び引張応力に対して異なる応答を示す。したがって、ｎ−ＦＥＴ及びｐ−ＦＥＴデバイス内の応力がかけられた構成要素は、多くの場合、特別に設計され、最適化されなければならない。
半導体デバイス設計及び開発における傾向は、より小さい寸法における継続する向上した性能に対してである。したがって、半導体デバイスに向上した性能を提供する新規な構造体及び方法に対する必要性が継続して存在する。そのために、物理的に応力がかけられた半導体構造体の使用は継続しそうである。半導体デバイスの性能向上に対して物理的応力を有利に用いる製造のための代替的な半導体構造体及び方法が望まれる。
本発明は、向上した性能を有する半導体構造体、並びに、こうした半導体構造体を製造するための方法を提供する。具体的には、本発明は、半導体構造体、及び、この性能を向上させるために、回転剪断応力が半導体構造体に導入される半導体構造体を製造するための方法を提供する。回転剪断応力の導入は、本発明の構造体及び本発明の方法の両方に適用される。
本発明によれば、活性領域メサを取り囲む分離トレンチを有する半導体構造体を含む。半導体構造体は、さらに、第１応力を有し、分離トレンチに配置された第１分離領域を含む。半導体構造体は、さらに、第１応力とは異なる第２応力を有し、同様に分離トレンチに配置された第２分離領域を含む。第１分離領域及び第２分離領域は活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる。
本発明の半導体構造体を製造するための方法は、半導体構造体自体から得られ、これ自体と関連する。そのために、本発明の方法は、最初に、分離トレンチにより取り囲まれた活性領域メサを有する半導体基板を提供する。この方法は、さらに、第１応力を有する第１分離領域を分離トレンチに形成するステップを提供する。最後に、この方法は、さらに、第１応力とは異なる第２応力を有する第２分離領域を分離トレンチに形成するステップを提供する。この方法においては、第１分離領域及び第２分離領域は、活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる。
本発明の構造体及び本発明の方法は、さらに、第１分離領域及び第２分離領域は、シリコン酸化物材料のような単一の化学物質を含むことができる。この方法は、さらに、シリコン酸化物材料を形成するための特有のシリコン酸化プロセスを提供する。
本発明における「回転剪断応力」は、活性領域メサが回転力を受けることを意味し、活性領域メサが半導体基板に取り付けられていなかった場合には、回転力が、活性領域メサを半導体基板に対して回転させる。回転は、活性領域メサの露光面を垂直に貫く軸に沿ったものになる。活性領域メサは、半導体基板に不可欠であり、名目上半導体基板から離すことができないため、こうした回転力を緩和するように自由に回転することはできない。むしろ、活性領域メサは、緩和されない回転力による回転剪断応力を受ける。回転剪断応力における剪断力は、半導体基板上の活性領域メサの高さ間隔の関数として、回転力の結果としての活性領域メサの変形性が異なることにより生じる。本発明は、回転剪断応力のピエゾ抵抗係数は、特定の半導体基板の組成及び配向に対して、特に高くなることがあるという観察に基づくものである。例えば、ｘ＝（１１０）、ｙ＝（−１００）、及びｚ＝（００１）の通常の配向におけるｐ−シリコンは、ｘｙ平面における回転剪断応力に対して１３８．１×１０−１１／Ｐａの特に高いピエゾ抵抗係数を有する。したがって、こうした半導体基板材料及び結晶学的配向に対しては、本発明は、回転剪断応力に付随する大幅な電荷キャリア移動度の向上を提供する。本発明は、さらに、他の半導体基板のにも適用可能であるが、電荷キャリア移動度の点で測定すると、異なるレベルの性能の向上を提供する。
本発明の目的、特徴、及び利点は、以下に述べられる発明を実施するための最良の形態の内容において理解される。発明を実施するための最良の形態は、本開示の重要な部分を形成する添付図面の内容において理解される。
本発明は、半導体構造体、及び半導体構造体を製造するための方法を提供する。半導体構造体は、半導体構造体内の活性領域メサを取り囲む分離トレンチ内に配置された最低２つの構成要素の分離領域を用いることにより、電荷キャリア移動度に関して向上した性能をもって製造することができる。２つの構成要素の分離領域は、第１応力を有する第１分離領域と、第１応力とは異なる第２応力を有する第２分離領域とを含む。第１分離領域及び第２分離領域は、活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる。回転剪断応力は、活性領域メサ内の電荷キャリア移動度に影響を与える。
図１は、本発明の第１の実施形態による半導体構造体の概略平面図を示す。
図１は、活性領域メサ１１を示す。活性領域メサ１１は、完全に第１分離領域１２により囲まれる。一対の第２分離領域１６ａ及び１６ｂは、活性領域メサ１１の一対の向かい合う角部においてこれに隣接する。これらは、第１分離領域１２とは異なり、活性領域メサ１１を完全に囲まない。典型的には、活性領域メサ１１の面積は、サブミクロンのデバイスを受け入れるような大きさにされるが、これは本発明の必要条件でもないし、制限でもない。典型的には、一対の第２分離領域１６ａ及び１６ｂの面積又は容量は、第１分離領域１２の面積又は容量の約５％から約１０％までの大きさにされる。本発明は、そのように限定されるものではない。第１分離領域及び一対の第２分離領域のような分離領域の相対的な面積比又は容量比がより大きい場合もまた、本発明の範囲に入る。
図１は、活性領域メサ１１を示す。活性領域メサ１１は、完全に第１分離領域１２により囲まれる。一対の第２分離領域１６ａ及び１６ｂは、活性領域メサ１１の一対の向かい合う角部においてこれに隣接する。これらは、第１分離領域１２とは異なり、活性領域メサ１１を完全に囲まない。典型的には、活性領域メサ１１の面積は、サブミクロンのデバイスを受け入れるような大きさにされるが、これは本発明の必要条件でもないし、制限でもない。典型的には、一対の第２分離領域１６ａ及び１６ｂの面積又は容量は、第１分離領域１２の面積又は容量の約５％から約１０％までの大きさにされる。本発明は、そのように限定されるものではない。第１分離領域及び一対の第２分離領域のような分離領域の相対的な面積比又は容量比がより大きい場合もまた、本発明の範囲に入る。
第２分離領域１６ａ及び１６ｂが、圧縮応力を有する分離材料を含むときには、これらの分離領域は、時計回り方向の回転剪断応力を活性領域メサ１１に付与する。引張応力を有する材料で構成される第２分離領域１６ａ及び１６ｂは、反時計回りの剪断応力を活性領域メサ１１に付与する。第１の実施形態においては、時計回り方向の回転剪断応力が好ましい。次いで、この応力は、活性領域メサが上述の結晶学的配向のｐシリコン材料を含むときには、向上した正孔キャリア移動度を提供する。向上した正孔キャリア移動度は、次いで、ｐ−ＦＥＴのようなｐチャネル・デバイスの向上した性能を提供するため、望ましい。
以下のさらに別の詳細に示されるように（例えば、図７及び図８を参照されたい）、チャネル領域が、図１に示されるように活性領域メサ１１内に垂直方向に中央に配置されているときには、時計回りの回転剪断応力は、縦方向の圧縮応力及び横方向の引張応力をチャネル領域にも付与するため、時計回りの回転剪断応力からさらに利益を得る。これらの付加的な応力もまた、ｐ−ＦＥＴデバイス内の電荷キャリア移動度の向上に有利である。
図２は、本発明の第２の実施形態の概略平面図を示す。第２の実施形態はまた、完全に第１分離領域１２’により囲まれる活性領域メサ１１を示す。第１分離領域１２’は、図１に示される第１分離領域１２とはわずかに異なる寸法を有する。一対の第２分離領域１６ｃ及び１６ｄは、活性領域メサ１１に接触して位置されるが、図１に示される第２分離領域１６ａ及び１６ｂと比較すると、異なる位置にあり、異なってオフセットされている。
第２の実施形態においては、一対の第２分離領域１６ｃ及び１６ｄは、さらに、引張応力又は圧縮応力を有する第２材料で構成することができる。引張応力が好ましい。これは、好ましい時計回りの回転剪断応力を活性領域メサ１１内に生み出す。したがって、向上した正孔キャリア移動度は、活性領域メサ１１が上述の結晶学的配向のｐシリコン材料を含むときには、依然として、第２の実施形態において実現される。
図３は、本発明の第３の実施形態の概略平面図を示す。第３の実施形態は、第２の実施形態と同様である。しかしながら、第３の実施形態は、活性領域メサ１１から離れた一対の第２分離領域１６ｅ及び１６ｆを含む。したがって、第３の実施形態においては、第１分離領域１２”及び一対の第２分離領域１６ｅ及び１６ｆのうちの１つだけが活性領域メサ１１に接触する。相対的に、第１の実施形態及び第２の実施形態においては、第１分離領域１２又は１２’、及び、関連する第２分離領域１６ａ及び１６ｂ又は１６ｃ及び１６ｄの両方が、活性領域メサ１１の側壁に接触する。
第３の実施形態は、第２分離領域１６ｅ及び１６ｆが活性領域メサ１１に接触しない半導体構造体を提供する。これらの状況下では、回転剪断応力は、依然として活性領域メサ１１に付与されるが、図２の半導体構造体と比較すると、大きく減少する。この減少は、
活性領域メサ１１と一対の第２分離領域１６ｅ及び１６ｆとの間の異なる応力の幾つかの介在する第１絶縁体材料によりもたらされる。
活性領域メサ１１と一対の第２分離領域１６ｅ及び１６ｆとの間の異なる応力の幾つかの介在する第１絶縁体材料によりもたらされる。
図４ないし図８は、本発明の第１の実施形態による半導体構造を製造する際の進行的な段階の結果を示す一連の概略断面図を示す。図４ないし図８は、第１の実施形態による半導体構造体の製造に向けられるが、類似する製造シーケンスを第２の実施形態及び第３の実施形態による半導体構造体に用いることができる。
図４ないし図８の概略断面図は、縦方向断面図を示す。横方向断面は、縦方向断面に対して直角であり、さらに、基板平面を通る断面を含む。鉛直方向は、基板平面に対して垂直である。
図４は、半導体基板１０を示す。この中には、活性領域メサ１１が配置されている。活性領域メサ１１は、活性領域メサ１１に隣接する一対の分離トレンチ１３ａ及び１３ｂを離す。（図１に示される第１分離領域１２と対応する）一対の第１分離領域１２ａ及び１２ｂは、対応する一対の分離トレンチ１３ａ及び１３ｂに配置される。上記の構造体の各々は、半導体製造技術における従来の材料を含み、そうした寸法を有することができる。さらに、上記の構造体の各々は、半導体製造技術における従来の方法を用いて形成することができる。
半導体基板１０は、以下に限定されるものではないが、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、シリコン・カーバイド、シリコン・ゲルマニウム・カーバイド合金及び化合物（例えばＩＩＩ−Ｖ及びＩＩ−ＶＩのような）半導体材料を含む幾つかの半導体材料のいずれかを含むことができる。複合半導体材料の限定されない例は、ガリウム・ヒ素、インジウム・ヒ素、及び燐化インジウムの半導体材料を含む。典型的には、半導体基板１０は、シリコン又はシリコン・ゲルマニウム合金の半導体材料を含む。
さらに、半導体基板１０は、以下に限定されるものではないが、バルク半導体基板、半導体オン・インシュレータ基板、又は多数の結晶学的配向領域を有するハイブリッド配向技術（ＨＯＴ）半導体基板を含むことができる。典型的には、半導体基板１０は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス製造いに意図されており、図４に特に示されない限り、適切な相補的にドープされた半導体領域を含む。典型的には、半導体基板１０は、約０．５から約３ミリメートルまでの厚さを有する。
上述のように、本発明は、ｘ＝（１１０）、ｙ＝（−１１０）、及びｚ＝（００１）の結晶学的配向平面を有するｐシリコン半導体基板を用いて実施されることが好ましい。これらの配向により、ｐシリコン半導体基板のｘｙ平面における回転剪断応力のピエゾ抵抗係数は、ｐ−シリコンにおいて１３８．１×１０−１１／Ｐａで特に高い。回転剪断応力は、上述のｐ−シリコン半導体基板の他の平面（ｘｚ平面及びｙｚ平面に対して６６．３×１０−１１）、及び、ｎ−シリコンのすべての平面（ｘｙ平面に対して−１３．６×１０−１１／Ｐａ、ｘｚ平面及びｙｚ平面に対して１８×１０−１１／Ｐａ）では、より低い。本発明は、ｘｙ平面における回転剪断応力のピエゾ抵抗係数が特に高い上記のｐシリコン半導体基板に限定されるものではない。特定の半導体基板（すなわち、材料組成、ドーピング、及び結晶学的配向）に対する本発明の相関的な利点は、当業者であれば、ピエゾ抵抗係数の評価に付随して容易に求められる。
一対の分離トレンチ１３ａ及び１３ｂは、典型的には、半導体基板１０の適切なマスキング及びエッチングを用いている間に形成される。マスクされた半導体基板１０は、活性領域メサ１１の直線の側壁外形を保つ異方性エッチャントを用いてエッチングされることが好ましい。こうした異方性エッチャントは、典型的には、指向性成分と必要に応じて化学エッチング成分とを含む、プラズマ・エッチャント、反応性イオン・エッチャント、又はイオンビーム・エッチャントである。本発明は、或いは、結晶学的に特有の化学エッチャントを用いることができ、幾つかの状況においては、さらに、等方性エッチャントを用いることができる。等方性エッチャントは、非平面の活性領域メサ１１の側壁外形を生み出すことがあるが、こうした側壁外形は、必ずしも本発明に弊害をもたらすわけではない。したがって、こうした側壁外形もまた、本発明の内容の中に含まれる。
典型的には、分離トレンチ１３ａ及び１３ｂの各々は、半導体基板１０内に約５００から約２０００オングストロームまでの深さを有する。こうした深さでは、一対の分離トレンチ１３ａ及び１３ｂの各々は、「浅い」分離トレンチとみなすことができる。しかしながら、本実施形態及び本発明は、浅い分離トレンチに限られるものではない。むしろ、本実施形態及び本発明は、半導体基板内に数千オングストロームの深さを有する深い分離トレンチにも適用可能である。
一対の第１分離領域１２ａ及び１２ｂは、典型的には、半導体製造技術において一般に従来のものである分離材料を含む。こうした分離材料は、典型的には、以下に限定されるものではないが、シリコンの酸化物、窒化物、及び酸化窒化物を含むが、他の材料が除外されるわけではない。本実施形態及び本発明は、さらに、上記材料のラミネート及び複合材を考慮する。一対の第１分離領域１２ａ及び１２ｂは、引張応力、圧縮応力、又は中立応力のいずれかを有することができる。一対の第１分離領域１２ａ及び１２ｂ内の応力に影響を与える要因は、以下に限定されるものではないが、堆積速度及び温度、堆積されたフィルムの結晶化度、及び堆積原材料組成を含む。
一対の第１分離領域１２ａ及び１２ｂは、典型的には、少なくとも部分的にブランケット誘電体層形成法を用いて形成され、典型的には、平坦化法が後に続く。ブランケット誘電体層は、以下に限定されるものではないが、熱酸化法、化学気相成長法、及び物理気相成長法を含む方法を用いて形成することができる。高密度プラズマ化学気相成長法は、分離目的に望ましい一般に密度の高い誘電体層を提供する限り、望まれる。平坦化は、以下に限定されるものではないが、純粋に機械的な方法及び化学機械研磨（ＣＭＰ）法を含む方法を用いて行うことができる。一般に、化学機械研磨法が好ましいが、本実施形態も本発明もそのように限定されるものではない。
図５は、図４の半導体構造体の上に配置された一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂを示す。一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂは、活性領域メサ１１の一部及び隣接する分離領域１２ｂの部分を露光させたまま残す。図示されていないが、平面図においては、一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂは、一対の第２分離領域１６ａ及び１６ｂが配置されることが望ましい位置と一致する孔を有する単一のフォトレジスト層を表わすことが意図される。一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂは、当該技術分野において従来のものであるフォトレジスト材料を含むことができる。フォトレジスト材料の限定されない例は、ポジ型フォトレジスト材料、ネガ型フォトレジスト材料、及びハイブリッド・フォトレジスト材料を含む。さらに、典型的には、一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂは、同様に半導体製造技術における従来のコーティング法、光露光法、及び現像法を用いて形成される。典型的には、一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂの各々は、約５０００から約１５０００オングストロームまでの厚さを有する。
図６は、一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂにより露光された分離領域１２ｂの一部をエッチングした結果であるエッチングされた分離領域１２ｂ’を示す。エッチングは、一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂをマスクとして採用しながら、反応性イオンエッチングのような従来の乾式エッチング技術を用いて達成することができる。物理エッチング法及び湿式化学エッチング法といった他のエッチング方法もまた有利に用いることができる。このエッチングは、活性領域メサ１１の側壁部分及び隣接する分離トレンチ１３ｂの床部分を露光させたまま残す。したがって、ボイド１５が形成される。
図７は、まず、図６の半導体構造体から一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂを剥離した結果を示す。これらは、半導体製造技術における従来の方法及び材料を用いて剥離することができる。限定されない例は、湿式化学法、乾式プラズマ法、及びこれらの組み合わせを含む。
図７は、さらに、図６に示されるボイド１５に配置される第２分離領域１６ａを示す。上述のように、第１の実施形態は、（図１の平面図に示される第１分離領域１２と対応する）第１分離領域１２ａ及び１２ｂは、第１応力を有する第１の分離材料を含むことを提供する。第２分離領域１６ａは、第１応力とは異なる第２応力を有する第２の分離材料を含む。さらに上述されたように、第１の分離材料は、典型的には、シリコン酸化物材料であるが、本発明は、このように限定されるわけではない。第１分離領域１２ａ及び１２ｂは、引張応力、圧縮応力、又は中立応力のいずれかを有することができる。本発明において最も一般には、第２分離領域１６ａのような分離領域は、さらに、本発明の望ましい回転剪断応力制限が満たされるのであれば、引張応力、圧縮応力、又は中立応力のいずれを有してもよい（第１分離領域１２ａ及び１２ｂ、並びに、第２分離領域１６ａの適当なサイジング及び位置決めに付随する）。第１の実施形態においてより典型的には、第２分離領域１６ａは、引張応力又は圧縮応力のいずれかを有することができる。第２分離領域１６ａは、圧縮応力を有することが好ましいが、これは、図１と対応する説明によれば、同じことが活性領域メサ１１において望ましい時計回りの回転剪断応力を与えるためである。
第２分離領域１６ａは、以下に限定されるものではないが、酸化物誘電体材料、窒化物誘電体材料、及び酸窒化物誘電体材料、並びに、これらのラミネート及びこれらの複合材を含む誘電体材料を含むことができる。
シリコン酸化物材料は、第１分離領域１２ａ及び１２ｂもシリコン酸化物材料を含むときには、これらを形成するために用いられたものとは異なる方法を用いて形成することができる。例えば、シリコン酸化物材料は、堆積されたアモルファスシリコン材料又はポリシリコン材料の熱酸化を用いて形成することができる。酸化は、活性領域メサ１１を実質的に酸化させないように行われる。こうした熱酸化により生じるシリコン酸化物材料は、シリコン酸化物材料を生成するための酸化により、アモルファスシリコン材料又はポリシリコン材料のいずれかの体積が増加するため、特に高い圧縮応力を有することができる。こうしたシリコン酸化物材料により第２分離領域を形成するときには、熱成長シリコン酸化物が、活性領域メサ１１及びエッチングされた第１分離領域１２ｂを部分的に覆うことが多いため、（必ずしも必要なわけではないが）典型的には、さらに平坦化法が必要になる。この理由のために、必要に応じて、ボイド１５内に第２分離領域１６ａを形成する前に、まず平坦化停止ライナ層が形成され、図６に示される一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂがない半導体構造体上に配置される。典型的には、窒化物及び酸窒化物材料が、平坦化停止層に適切である。
シリコン酸化物材料は、第１分離領域１２ａ及び１２ｂもシリコン酸化物材料を含むときには、これらを形成するために用いられたものとは異なる方法を用いて形成することができる。例えば、シリコン酸化物材料は、堆積されたアモルファスシリコン材料又はポリシリコン材料の熱酸化を用いて形成することができる。酸化は、活性領域メサ１１を実質的に酸化させないように行われる。こうした熱酸化により生じるシリコン酸化物材料は、シリコン酸化物材料を生成するための酸化により、アモルファスシリコン材料又はポリシリコン材料のいずれかの体積が増加するため、特に高い圧縮応力を有することができる。こうしたシリコン酸化物材料により第２分離領域を形成するときには、熱成長シリコン酸化物が、活性領域メサ１１及びエッチングされた第１分離領域１２ｂを部分的に覆うことが多いため、（必ずしも必要なわけではないが）典型的には、さらに平坦化法が必要になる。この理由のために、必要に応じて、ボイド１５内に第２分離領域１６ａを形成する前に、まず平坦化停止ライナ層が形成され、図６に示される一対のパターン形成されたフォトレジスト層１４ａ及び１４ｂがない半導体構造体上に配置される。典型的には、窒化物及び酸窒化物材料が、平坦化停止層に適切である。
図８は、活性領域メサ１１の上に配置された電界効果トランジスタを示す。電界効果トランジスタは、活性領域１１の上に配置されたゲート誘電体層１８を含む。ゲート電極２０は、ゲート誘電体層１８の上に位置合わせして配置されるが、こうした位置合わせは、本実施形態又は本発明を限定するものではない。一対のスペーサ層２２ａ及び２２ｂは、ゲート誘電体層１８及びゲート電極２０の一対の対向する側壁の隣りに、隣接して配置される。一対のソース／ドレイン領域２４ａ及び２４ｂは、活性領域メサ１１内に配置され、ゲート電極２０により分離される。最後に、一連のシリサイド層２６ａ、２６ｂ、及び２６ｃは、それぞれソース／ドレイン領域２４ａ及び２４ｂ、及びゲート電極２０の上に配置される。
電界効果トランジスタを含む上記の構造体の各々は、半導体製造技術において従来のものである材料を含み、そうした寸法を有することができる。上記の構造体の各々は、さらに、半導体製造技術における従来の方法を用いて形成することができる。
例えば、ゲート誘電体層１８は、典型的には、真空で測定すると約４から約２０までの誘電定数を有する酸化物、窒化物、又は酸窒化物の誘電体材料を含むことができる。或いは、ゲート誘電体層１８は、一般に、２０より大きい誘電定数、例えば最大約１００の誘電定数を有する高い誘電定数の誘電体材料を含むことができる。これらの一般に高い誘電定数の誘電体材料は、以下に限定されるものではないが、酸化ハフニウム、ハフニウム・シリケート、酸化アルミニウム、酸化チタン、酸化ランタン、チタン酸バリウム・ストロンチウム（ＢＳＴ）、及びジルコン酸チタン酸鉛（ＰＺＴ）を含むことができる。上記の材料は、以下に限定されるものではないが、熱酸化法、化学気相成長法、物理気相成長法、及び原子層化学気相成長法を含む方法を用いて形成することができる。ゲート誘電体層１８は、従来の熱シリコン酸化物材料を含むとき、典型的には、約１０から約７０オングストロームまでの厚さを有する。
ゲート電極２０は、典型的には、化学気相成長法又は物理気相成長法を採用して堆積することができる、高ドープされた（例えば、立方センチメートル当たり１×１０２０から１×１０２２ドーパント原子の）ポリシリコン材料を含む。代替的な方法もまた用いることができる。代替的なゲート電極導体材料もまた用いることができる。代替的なゲート電極導体材料は、以下に限定されるものではないが、金属、金属合金、窒化金属、及び金属シリサイド、並びに、これらのラミネート及びこれらの複合材を含むことができる。典型的には、ゲート電極２０は、約５００から約１５００までの厚さを有する。
一対のスペーサ２２ａ及び２２ｂは、一般に、誘電体材料又は幾つかの誘電体材料の多層ラミネートを含む。典型的ではあるが、限定的ではない誘電体材料は、典型的には、シリコンの酸化物、窒化物、及び酸窒化物を含むが、他の材料が除外されるわけではない。一対のスペーサ２２ａ及び２２ｂは、典型的には、ブランケット層堆積、及び特徴的な先細のスペーサ形状を提供する異方性エッチング法を使用して形成される。
一対のソース／ドレイン領域２４ａ及び２４ｂは、典型的には、１立方センチメートル当たり最大約１×１０２１ドーパン原子の濃度で活性領域メサに組み込まれる適切なドーパント材料を含む。ドーパントは、活性領域メサ１１内に製造されることが望まれる電界効果トランジスタの形式により選択される。ドーパントは、２段階の方法を用いてイオン注入される。２段階の方法は、一対のスペーサ２２ａ及び２２ｂをもつ又はこれらがないゲート電極２０をマスクとして用いるものである。したがって、一対のソース／ドレイン領域２４ａ及び２４ｂは、主として一対のスペーサ層２２ａ及び２２ｂの下に配置される一対の延長領域を有する。
最後に、一連の金属シリサイド層２６ａ、２６ｂ、及び２６ｃは、幾つかの金属シリサイド形成金属のいずれかの金属シリサイドを含むことができる。金属シリサイド形成金属の限定されない例は、タングステン、チタニウム、コバルト、ニッケル、及びプラチナを含む。金属シリサイド層２６ａ、２６ｂ、及び２６ｃは、一般に、ブランケット金属シリサイド形成金属層の堆積、熱アニーリング、及び位置選択的未反応金属のエッチングを使用して形成される。位置選択的未反応金属のエッチングは、一般に、位置選択的に除去されることが望まれる特定の金属シリサイド形成金属に特有の湿式化学エッチャントを用いる。典型的には、金属シリサイド層２６ａ、２６ｂ、及び２６ｃの各々は、約５０から約２００オングストロームまでの厚さを有する。
図８は、本発明の第１の実施形態により、（図１の分離領域１２に対応する、適当な大きさにされ位置決めされた第１分離領域１２ａ及び１２ｂと、同様に図１に示される第２分離領域１６ａ及び１６ｂとによって）回転剪断応力がかけられた活性領域メサ１１の上に配置された電界効果トランジスタの概略断面図を示す。回転剪断応力は、活性領域メサが特定のｐシリコンの結晶学的配向を含むときに、向上した正孔電荷キャリア移動度を提供する。したがって、こうした活性領域メサの上に配置されたｐ−ＦＥＴは、向上した性能を有する。さらに、特定の時計回り方向における回転剪断応力は、さらに、縦方向の圧縮応力及び横方向の引張応力をチャネル領域に付与する。これらの付加的な応力の両方は、さらに、ｐ−ＦＥＴデバイス内の電荷キャリア移動度の向上に有益である。
本実施形態は、本発明を特定の結晶学的配向のｐシリコン材料を含む活性領域メサ上のｐ−ＦＥＴに関して最も特定的に示すが、本発明は、これに限定されることが意図されるものではないことは明らかである。むしろ、上述のように、当業者であれば、特定の半導体材料の結晶学的配向及びドーピングに対する本発明の適用性を簡単に求めるために、ピエゾ抵抗係数を容易に評価することができる。さらに、本発明は、活性領域メサ内の向上した電荷キャリア移動度から利益を享受することができる幾つかの半導体デバイスのうちのいずれかにより動作することが明らかである。こうしたデバイスは、以下に限定されるものではないが、電界効果トランジスタ以外の電界効果デバイス、バイポーラ・トランジスタ、バイポーラＣＭＯＳトランジスタ、ダイオード及び他の活性デバイスを含むことができる。さらに、性能の向上もまた、以下に限定されるものではないが、レジスタ及びキャパシタを含む受動デバイス内で除外されるものではない。
要約すると、本発明は、回転剪断応力を半導体構造体内の活性領域メサに付与することにより、半導体構造体内に修正された電荷キャリア移動度を提供する。回転剪断応力は、活性領域メサを取り囲む２つの構成要素の分離領域を用いることにより付与される。２つの構成要素は、（１）第１応力を有する第１分離領域と、（２）第１応力とは異なる第２応力を有する第２分離領域とを含む。第１分離領域及び第２分離領域は、活性領域メサに回転可能に剪断応力をかけるような大きさにされ、そのように位置決めされる。
好ましい実施形態は、単一の第１分離領域１２、１２’又は１２”と、一対の第２分離領域１６ａ及び１５ｂ、１６ｃ及び１６ｄ、又は１６ｅ及び１６ｆとの内容において本発明を示す。しかしながら、有効な発明は、半導体構造体内の活性領域メサに回転剪断応力をかけるのに適当な大きさにされ、位置決めされた、異なる応力の第１分離領域及び第２分離領域の各々の少なくとも１つにより実現することができる。有効な発明を提供するために、さらに、多数の第１分離領域及び第２分離領域を上述の回転剪断応力制限の内容において採用することができる。
本発明の好ましい実施形態は、本発明を限定するものではなく、本発明を説明するものである。本発明の好ましい実施形態により、改訂及び修正を、方法、材料、構造体、及び寸法に行い、依然として、本発明による実施形態、さらに、特許請求の範囲による実施形態を提供することができる。
Claims (20)
- 分離トレンチにより取り囲まれた活性領域メサを有する半導体基板と、
第１応力を有し、前記分離トレンチに配置された少なくとも１つの第１分離領域と、
前記第１応力とは異なる第２応力を有し、同様に前記分離トレンチに配置された少なくとも１つの第２分離領域であって、前記第１分離領域及び前記第２分離領域は前記活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる、第２分離領域と
を含む半導体構造体。 - 前記第１分離領域及び前記第２分離領域の両方が前記活性領域メサに接触する、請求項１に記載の半導体構造体。
- 前記第１分離領域及び前記第２分離領域の一方だけが前記活性領域メサに接触する、請求項１に記載の半導体構造体。
- 前記分離トレンチは浅い分離トレンチである、請求項１に記載の半導体構造体。
- 前記回転剪断応力は時計回り方向である、請求項１に記載の半導体構造体。
- 前記回転剪断応力は反時計周り方向である、請求項１に記載の半導体構造体。
- 前記活性領域メサの上に配置された半導体デバイスをさらに含む、請求項１に記載の半導体構造体。
- 前記半導体デバイスは電界効果トランジスタである、請求項７に記載の半導体構造体。
- 分離トレンチにより取り囲まれた活性領域メサを有する半導体基板と、
第１応力を有し、前記分離トレンチに配置された少なくとも１つの第１分離領域と、
前記第１応力とは異なる第２応力を有し、同様に前記分離トレンチに配置された少なくとも１つの第２分離領域と
を含み、
前記第１分離領域及び前記第２分離領域は前記活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされており、
前記第１分離領域及び前記第２分離領域は、同じ化学組成で構成される、
半導体構造体。 - 前記第１分離領域及び前記第２分離領域はシリコン酸化物を含む、請求項９に記載の半導体構造体。
- 前記回転剪断応力は時計回り方向である、請求項９に記載の半導体構造体。
- 前記回転剪断応力は反時計回り方向である、請求項９に記載の半導体構造体。
- 半導体構造体を形成するための方法であって、
分離トレンチにより取り囲まれた活性領域メサを有する半導体基板を準備するステップと、
第１応力を有する第１分離領域を前記分離トレンチに形成するステップと、
前記第１応力とは異なる第２応力を有する第２分離領域を前記分離トレンチに形成するステップであって、前記第１分離領域及び前記第２分離領域は、前記活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる、ステップと、
を含む方法。 - 前記第１分離領域及び前記第２分離領域の一方だけが前記活性領域メサに接触する、請求項１３に記載の方法。
- 前記第１分離領域及び前記第２分離領域の両方が前記活性領域メサに接触する、請求項１３に記載の半導体構造体。
- 前記回転剪断応力は時計回り方向である、請求項１３に記載の半導体構造体。
- 前記回転剪断応力は反時計回り方向である、請求項１３に記載の半導体構造体。
- 前記第１分離領域及び前記第２分離領域を形成するときに、
前記分離トレンチは完全に第１分離材料により充填され、
前記第１分離材料の一部は、ボイド及び第１分離領域を形成するように除去され、
前記第２分離領域が前記ボイドに形成される
請求項１３に記載の方法。 - 前記第２分離領域は、
前記ボイドをシリコン材料により充填するステップと、
シリコン酸化物材料を形成するように前記シリコン材料を酸化させるステップと
により形成される、請求項１８に記載の方法。 - 前記シリコン材料は、アモルファス・シリコン材料及びポリシリコン材料からなる群から選択される、請求項１９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/164,179 US7348638B2 (en) | 2005-11-14 | 2005-11-14 | Rotational shear stress for charge carrier mobility modification |
| PCT/EP2006/066992 WO2007054405A1 (en) | 2005-11-14 | 2006-10-03 | Rotational shear stress for charge carrier mobility modification |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2009516364A true JP2009516364A (ja) | 2009-04-16 |
| JP2009516364A5 JP2009516364A5 (ja) | 2010-08-05 |
| JP4629781B2 JP4629781B2 (ja) | 2011-02-09 |
Family
ID=37603103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008539378A Expired - Fee Related JP4629781B2 (ja) | 2005-11-14 | 2006-10-03 | 電荷キャリア移動度修正のための回転剪断応力 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US7348638B2 (ja) |
| EP (1) | EP1949429B1 (ja) |
| JP (1) | JP4629781B2 (ja) |
| KR (1) | KR101027177B1 (ja) |
| CN (1) | CN101300673B (ja) |
| AT (1) | ATE453927T1 (ja) |
| DE (1) | DE602006011501D1 (ja) |
| TW (1) | TWI394264B (ja) |
| WO (1) | WO2007054405A1 (ja) |
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- 2006-10-03 JP JP2008539378A patent/JP4629781B2/ja not_active Expired - Fee Related
- 2006-10-03 AT AT06793952T patent/ATE453927T1/de not_active IP Right Cessation
- 2006-10-03 EP EP06793952A patent/EP1949429B1/en not_active Ceased
- 2006-10-03 CN CN2006800410777A patent/CN101300673B/zh not_active Expired - Fee Related
- 2006-10-03 DE DE602006011501T patent/DE602006011501D1/de active Active
- 2006-10-03 KR KR1020087012356A patent/KR101027177B1/ko not_active IP Right Cessation
- 2006-10-03 WO PCT/EP2006/066992 patent/WO2007054405A1/en active Application Filing
- 2006-11-10 TW TW095141717A patent/TWI394264B/zh not_active IP Right Cessation
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| US7504697B2 (en) | 2009-03-17 |
| US20080105953A1 (en) | 2008-05-08 |
| EP1949429B1 (en) | 2009-12-30 |
| DE602006011501D1 (de) | 2010-02-11 |
| US7348638B2 (en) | 2008-03-25 |
| CN101300673B (zh) | 2010-08-18 |
| KR20080068095A (ko) | 2008-07-22 |
| TWI394264B (zh) | 2013-04-21 |
| CN101300673A (zh) | 2008-11-05 |
| TW200739880A (en) | 2007-10-16 |
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