KR101027177B1 - 전하 캐리어 이동도 조절을 위한 회전 전단 응력 - Google Patents

전하 캐리어 이동도 조절을 위한 회전 전단 응력 Download PDF

Info

Publication number
KR101027177B1
KR101027177B1 KR1020087012356A KR20087012356A KR101027177B1 KR 101027177 B1 KR101027177 B1 KR 101027177B1 KR 1020087012356 A KR1020087012356 A KR 1020087012356A KR 20087012356 A KR20087012356 A KR 20087012356A KR 101027177 B1 KR101027177 B1 KR 101027177B1
Authority
KR
South Korea
Prior art keywords
isolation
region
isolation region
stress
mesa
Prior art date
Application number
KR1020087012356A
Other languages
English (en)
Other versions
KR20080068095A (ko
Inventor
듀레세티 치담바라오
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20080068095A publication Critical patent/KR20080068095A/ko
Application granted granted Critical
Publication of KR101027177B1 publication Critical patent/KR101027177B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Hall/Mr Elements (AREA)
  • Networks Using Active Elements (AREA)

Abstract

격리 트렌치에 의해 둘러싸인 활성 영역(11) 메사를 갖는 반도체 기판을 이용하는 반도체 구조 및 그 제조 방법이 개시된다. 제1 응력을 갖는 제1 격리 영역(12)은 격리 트렌치에 위치한다. 제1 응력과 상이한 종류의 제2 응력을 갖는 제2 격리 영역(16a, 16b)도 또한 격리 트렌치에 위치한다. 제1 격리 영역 및 제2 격리 영역은 활성 영역 메사에 대해 회전 전단 응력을 가하도록 그 크기 및 위치가 조절된다.
활성 영역 메사, 회전 전단 응력, 격리 트렌치

Description

전하 캐리어 이동도 조절을 위한 회전 전단 응력{ROTATIONAL SHEAR STRESS FOR CHARGE CARRIER MOBILITY MODIFICATION}
본 발명은 일반적으로 반도체 구조 내의 물리적 응력(stress)에 관한 것이다. 보다 상세하게는, 본 발명은 물리적 응력에 의해 유도되는 반도체 구조 내의 전하 캐리어 이동도 조절에 관한 것이다.
반도체 소자 설계 및 개발에 있어서 최근의 개선점들은 반도체 소자 컴포넌트들에 가해지는 물리적 응력의 도입을 포함한다. 가해지는 물리적 응력은 보통 전하 캐리어 이동도 조절을 불러일으킨다. 특히, 전하 캐리어 이동도의 개선은 일반적으로 반도체 소자 성능의 개선을 이끌어낸다.
반도체 소자 내에서 응력에 의해 유도되는 성능 개선에 대한 다양한 예시들이 있다. 예를 들어, Doris et al.의 미국 특허 등록 제6,717,216호는 소자 내에서 전하 캐리어 이동도를 증가시키기 위해 언더컷 영역에서 압축 응력을 갖는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 전계 효과 트랜지스터(FET)를 개시한다.
전하 캐리어 이동성 조절을 제공하기 위해 반도체 구조 내의 다양한 위치에서의 압축 응력 또는 장력에 대한 다른 예시들도 알려져 있다. 일반적으로, 압저 항(piezoresistance) 계수는, 예를 들어, 반도체 기판 도핑 및 결정 방위(crystallographic orientation) 등을 포함하는 여러 개의 변수들에 관한 함수로서 변화하게 되므로, n-FET 및 p-FET 소자는 일반적으로 압축 응력 및 장력에 대해 상이하게 반응하게 된다. 따라서, n-FET 및 p-FET 소자 내의 응력이 가해진 컴포넌트들은 종종 특정적으로 제조 및 최적화될 필요가 있다.
반도체 소자 설계 및 개발에 있어서의 경향은 더 작은 치수(dimension)에서 연속적인 성능의 개선을 위한 것이다. 따라서, 개선된 성능을 갖는 반도체 소자를 제공하는 새로운 구조 및 방법이 필요하게 될 것이다. 이를 위해, 물리적으로 압축된 반도체 구조가 계속 이용될 것이다. 또 다른 반도체 구조 및 반도체 소자 성능 개선을 위해 물리적 응력을 유리하게 이용하는 제조 방법이 필요하다.
본 발명은 개선된 성능을 갖는 반도체 구조뿐만 아니라 그러한 반도체 구조를 제조하는 방법을 제공한다. 특히, 본 발명은 성능을 개선시키기 위해 그 구조에 회전 전단 응력(rotational shear stress)이 가해지는 반도체 구조 및 그 반도체 구조 제조 방법을 제공한다. 회전 전단 응력이 가해지는 것은 본 발명의 구조 및 방법 모두에 적용된다.
본 발명에 따른 반도체 구조는 활성 영역 메사(mesa)를 둘러싸는 격리 트렌치를 갖는 반도체 기판을 포함한다. 이 반도체 구조는 격리 트렌치에 위치하는 제1 응력을 갖는 제1 격리 영역을 또한 포함한다. 이 반도체 구조는 격리 트렌치에 위치하며 제1 응력과 상이한 종류의 제2 응력을 갖는 제2 격리 영역을 또한 포함한다. 제1 격리 영역 및 제2 격리 영역은 활성 영역 메사에 회전 전단 응력을 가하도록 그 크기 및 위치가 조절된다.
본 발명의 반도체 구조를 제조하는 방법은 반도체 구조 그 자체로부터 도출되며 그와 상호 관련된다. 이 때문에, 본 발명에 따른 반도체 구조 제조 방법은 격리 트렌치에 의해 둘러싸인 활성 영역 메사를 갖는 반도체 기판을 우선 제공한다. 이 반도체 구조 제조 방법은 격리 트렌치에 제1 응력을 갖는 제1 격리 영역을 형성하는 단계를 제공한다. 마지막으로 이 반도체 구조 제조 방법은 격리 트렌치에 제1 응력과 상이한 종류의 제2 응력을 갖는 제2 격리 영역을 형성하는 단계를 또한 제공한다. 이 방법에 있어서, 제1 격리 영역 및 제2 격리 영역은 활성 영역 메사에 회전 전단 응력을 가하도록 그 크기 및 위치가 조절된다.
본 발명의 구조 및 방법에서 제1 격리 영역 및 제2 격리 영역은 실리콘 산화물 재료와 같은 단일의 화학적 재료를 포함할 수도 있다. 이 방법은 실리콘 산화물 재료를 형성하기 위한 특정 실리콘 산화 프로세스를 더 제공한다.
활성 영역 메사가 반도체 기판에 부착하지 않을 경우 회전력(rotational force)은 반도체 기판에 대하여 활성 영역 메사를 회전시키게 되므로, 본 발명에서 "회전 전단 응력"에 의해 라는 것은 활성 영역 메사가 회전력에 의해 영향을 받는다는 것을 의미한다. 이러한 회전은 활성 영역 메사의 노출된 표면을 수직으로 관통하는 축을 중심으로 한다.
활성 영역 메사는 반도체 구조에 대해 필수적이고 그 반도체 구조로부터 표면적으로 분리할 수 없기 때문에, 그러한 회전력을 완화하기 위해 자유롭게 회전할 수 없을 것이다. 오히려, 활성 영역 메사는 단조로운(unrelieved) 회전력으로 인해 회전 전단 응력을 경험한다. 회전 전단 응력 내의 전단(shear)은 반도체 기판 위의 활성 영역 메사의 높이 간격에 관한 함수로서 회전력에 의해 변형시키기 위한 활성 영역 메사의 상이한 능력으로부터 기인한다.
본 발명은 회전 전단 응력에 대한 압저항 계수가 특정한 반도체 기판 조성물(composition) 및 방위(orientation)에 관하여 특히 높을 수도 있다는 관찰에 근거를 두고 있다. 예를 들어, x=(110), y=(-110) 및 z=(001)의 표준 방위(normal orientation)에서 p-실리콘은 xy 평면에서의 회전 전단 응력에 관하여 138.1 e-11/Pa의 매우 높은 압저항 계수를 갖는다. 따라서, 그러한 반도체 기판 재료 및 결정 방위에 있어서, 본 발명은 회전 전단 응력에 부수하는 상당한 전하 캐리어 이동도의 개선을 제공한다. 또한, 본 발명은 다른 반도체 기판에도 적용가능하지만, 전하 캐리어 이동도에 의하여 측정된 것으로서 상이한 레벨의 성능 개선을 제공할 것이다.
본 발명의 목적, 특징 및 이점들은, 후술하는 바와 같이, 바람직한 실시형태에 대한 설명과 관련해서 이해될 것이다. 바람직한 실시형태에 대한 설명은 본 개시내용의 일부를 형성하는 첨부되는 도면과 관련해서 이해된다.
도 1 내지 도 3은 본 발명에 관한 세 가지 개별적인 실시형태들를 설명하는 일련의 개략적인 평면도 다이어그램을 나타낸다.
도 4 내지 도 8은 본 발명의 제1 실시형태에 따른 반도체 구조 제조에 있어서 진행 단계의 결과를 나타내는 일련의 개략적인 단면도를 나타낸다.
본 발명은 반도체 구조 및 반도체 구조 제조 방법을 제공한다. 반도체 구조는 반도체 구조 내의 활성 영역 메사를 둘러싼 격리 트렌치(isolation trench) 내에 위치하는 최소 두 개의 컴포넌트 격리 영역(isolation region)을 이용함으로써 전하 캐리어 이동도에 관하여 개선된 성능으로 제조될 수도 있다. 두 개의 컴포넌트 격리 영역은 제1 응력을 갖는 제1 격리 영역 및 제1 응력과 상이한 종류의 제2 응력을 갖는 제2 격리 영역을 포함한다. 제1 격리 영역 및 제2 격리 영역은 활성 영역 메사에 회전 전단 응력을 가하도록 크기 및 위치가 정해진다. 회전 전단 응력은 활성 영역 메사 내의 전하 캐리어 이동도에 영향을 미친다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 구조의 개략적인 평면도를 나타낸다.
도 1은 활성 영역 메사(11)를 나타낸다. 활성 영역 메사(11)는 제1 격리 영역(12)에 의해 완전히 둘러싸인다. 한 쌍의 제2 격리 영역(16a, 16b)은 활성 영역 메사의 한 쌍의 마주보는 코너에서 활성 영역 메사(11)에 인접한다. 한 쌍의 제2 격리 영역(16a, 16b)은 제1 격리 영역(12)과 같이 활성 영역 메사(11)를 완전히 둘러싸지는 않는다. 본 발명의 요구 조건 또는 제한 사항은 아니지만, 일반적으로, 활성 영역 메사(11)는 초미세(submicron) 소자를 수용하기 위한 면적만큼의 크기를 갖는다. 일반적으로 한 쌍의 제2 격리 영역(16a, 16b)은 제1 격리 영역(12)의 면 적 또는 크기의 약 5% 내지 약 10%가 되는 면적 또는 크기를 갖는다. 본 발명은 그러한 면적이나 크기로 제한되는 것은 아니다. 제1 격리 영역(12) 및 한 쌍의 제2 격리 영역(16a, 16b)과 같은 격리 영역들의 상대적으로 큰 면적 또는 크기 비율 또한 본 발명의 범위 내에 있다.
제2 격리 영역(16a, 16b)이 압축 응력을 갖는 격리 재료(isolation material)를 포함하는 경우, 이 격리 영역은 활성 영역 메사(11)에 대해 시계 방향의 회전 전단 응력을 가한다. 제2 격리 영역(16a, 16b)이 장력을 갖는 재료로 구성될 경우에 활성 영역 메사(11)에 대해 시계 반대 방향의 회전 전단 응력을 가한다. 제1 실시형태에서는 시계 방향의 회전 전단 응력이 바람직하다. 또한, 활성 영역 메사가 전술한 결정 방위의 p-실리콘 재료를 포함하는 경우 이 회전 전단 응력은 개선된 정공 캐리어 이동도를 제공한다. 정공 캐리어 이동도 개선은 그것이 또한 p-FET와 같은 p-채널 소자 성능의 개선을 제공하기 때문에 바람직한 것이다.
이하 더 상세하게 기술되는 바와 같이(예를 들어, 도 7 및 도 8 참조), 채널 영역이 도 1에 도시된 것처럼 활성 영역 메사(11) 내에서 수직으로 중심에 모아져서 위치하는 경우에, 시계 방향의 회전 전단 응력은 채녈 영역에 대해 수직 방향의 압축 응력 및 가로 방향의 장력을 또한 가하기 때문에, 시계 방향의 회전 전단 응력으로부터 더 이득을 얻게 된다. 이러한 추가적인 응력들은 모두 p-FET 소자 내의 전하 캐리어 이동도 개선에 유리하다.
도 2는 본 발명의 제2 실시형태에 대한 개략적인 평면도를 나타낸다. 제2 실시형태는 또한 제1 격리 영역(12')에 의해 완전히 둘러싸인 활성 영역 메사(11) 를 나타낸다. 제1 격리 영역(12')은 도 1에 도시된 제1 격리 영역(12)과는 약간 상이한 치수를 갖는다. 한 쌍의 제2 격리 영역(16c, 16d)은 활성 영역 메사(11)에 접촉하여 위치하지만, 서로 상이한 위치에 있고, 도 1에 도시된 제2 격리 영역(16a, 16b)과 비교하여 상이한 오프셋을 갖는다.
제2 실시형태에서, 한 쌍의 제2 격리 영역(16c, 16d)은 장력 또는 압축 응력을 가지는 제2 격리 재료로 구성될 수도 있다. 장력이 바람직하다. 이것은 활성 영역 메사(11) 내에서 바람직한 시계 방향의 회전 전단 응력을 창출해낸다. 따라서, 활성 영역 메사(11)가 전술한 결정 방위의 p-실리콘 재료를 포함하는 경우에 개선된 정공 캐리어 이동도가 제2 실시형태에서도 구현된다.
도 3은 본 발명의 제3 실시형태에 대한 개략적인 평면도를 나타낸다. 제3 실시형태는 제2 실시형태와 유사하다. 그러나, 제3 실시형태는 활성 영역 메사(11)로부터 분리되어 있는 한 쌍의 제2 격리 영역(16e, 16f)을 포함한다. 따라서, 제3 실시형태에서는 제1 격리 영역(12'')과 한 쌍의 제2 격리 영역(16e, 16f)중 오직 하나의 영역만이 활성 영역 메사(11)에 인접한다. 이에 비해, 제1 실시형태 및 제2 실시형태에서는 제1 격리 영역(12 또는 12')과, 관련되는 제2 격리 영역(16a, 16b 또는 16c, 16d) 모두가, 활성 영역 메사의 측벽에서 활성 영역 메사(11)와 접촉한다.
제3 실시형태는 제2 격리 영역(16e, 16f)이 활성 영역 메사(11)에 접촉하지 않는 반도체 구조를 제공한다. 이러한 조건 하에서, 활성 영역 메사(11)에 대해 회전 전단 응력이 여전히 가해지지만, 도 2의 반도체 구조와 비교하여 그 크기가 감소된다. 이러한 감소는 활성 영역 메사(11)와 한 쌍의 제2 격리 영역(16e, 16f) 사이에서의 상이한 종류의 응력을 가하는 얼마간의 제1 절연체(insulator) 재료의 간섭으로부터 야기된다.
도 4 내지 도 8은 본 발명의 제1 실시형태에 따른 반도체 구조의 제조에서 진행 단계의 결과를 나타내는 일련의 개략적인 단면도를 나타낸다. 도 4 내지 도 8은 제1 실시형태에 따른 반도체 구조의 제조에 관한 것인데, 유사한 제조 순서가 제2 실시형태 및 제3 실시형태에 따른 반도체 구조에 관하여 이용될 수도 있다.
도 4 내지 도 8의 개략적인 단면도는 세로 방향의 단면도를 나타낸다. 가로 방향의 단면도는 세로 방향의 단면도에 대해 수직이고 또한 기판 평면을 통과하는 단면을 포함한다. 수직 방향은 기판 평면에 대해 수직이다.
도 4는 반도체 기판(10)을 나타낸다. 이 반도체 기판 내에 활성 영역 메사(11)가 위치한다. 활성 영역 메사(11)는 활성 영역 메사(11)에 인접하는 한 쌍의 격리 트렌치(13a, 13b)를 분리시킨다. (도 1에 도시된 제1 격리 영역(12)에 대응하는) 한 쌍의 제1 격리 영역(12a, 12b)은 대응되는 한 쌍의 격리 트렌치(13a, 13b) 내에 위치한다. 전술한 구조들 각각은 종래의 반도체 제조 기술로서의 재료들이나 치수를 가질 수도 있다. 또한, 전술한 구조들 각각은 종래의 반도체 제조 기술에 따른 방법을 이용하여 형성될 수도 있다.
반도체 기판(10)은, 실리콘, 게르마늄, 실리콘 게르마늄 합금, 실리콘 카바이드, 실리콘 게르마늄 카바이드 합금 및 합성물(예를 들어, Ⅲ-Ⅴ 및 Ⅱ-Ⅵ) 반도체 재료들을 포함하는 여러 개의 반도체 재료들 중 임의의 것을 포함할 수도 있으 나, 이러한 재료들로 제한되는 것은 아니다. 합성물 반도체 재료들에 관한 제한적이지 않은 예시들로서 갈륨 비화물, 인듐 비화물 및 인듐 인화물 반도체 재료들이 있다. 일반적으로, 반도체 기판(10)은 실리콘 또는 실리콘-게르마늄 합금 반도체 재료를 포함한다.
또한, 반도체 기판(10)은, 벌크 반도체 기판, 반도체-온-절연체(semiconductor-on-insulator) 기판 또는 다수의 결정 방위 영역들을 갖는 하이브리드 방위 기술(hybrid orientation technology; HOT) 반도체 기판을 포함할 수도 있으나, 이러한 기판들로 제한되는 것을 아니다. 일반적으로, 반도체 기판(10)은 상보형 금소 산화물 반도체(COMS) 소자 제조를 위한 것이고, 또 다르게는 기판은 도 4에 도시되지 않은 적절한 상보형 도핑 반도체 영역을 포함한다. 일반적으로, 반도체 기판(10)은 약 0.5 내지 약 3 밀리미터의 두께를 갖는다.
전술한 바와 같이, 본 발명은 x=(110), y=(-110), z=(001)의 결정 방위 평면을 갖는 p-실리콘 반도체 기판을 이용하여 구현되는 것이 바람직하다. 이러한 방위에 따라, p 실리콘 반도체 기판의 xy 평면에서의 회전 전단 응력에 관한 압저항 계수는 p-실리콘에 대하여 138.1 e-11/Pa 로 특히 높다. 이 압저항 계수는 전술한 p-실리콘 반도체 기판의 다른 평면들(xz 및 yz 평면에 대하여 66.3 e-11/Pa)과, n-실리콘의 모든 평면들(xy 평면에 대하여 -13.6 e-11/Pa, xz 및 yz 평면에 대하여 18 e-11/Pa)에 대한 회전 전단 응력에 관하여는 낮다. 본 발명은 xy 평면에서 회전 전 단 응력에 관하여 특히 높은 압저항 계수를 갖는 전술한 p 실리콘 반도체 기판에 제한되지 않는다. 특정 반도체 기판에 관한 본 발명의 상대적인 이점(즉, 재료 합성물, 도핑 및 결정 방위)은 압저항 계수의 값에 의해 당업자에 의해 쉽게 판단된다.
한 쌍의 격리 트렌치(13a, 13b)는 일반적으로 반도체 기판(10)의 적절한 마스킹 및 에칭을 이용함으로써 형성된다. 마스킹된 반도체 기판(10)은 활성 영역 메사(11)의 곧은 측벽 윤곽을 보존하는 이방성(anisotropic) 에칭용 시약(etchant)을 이용하여 에칭하는 것이 바람직하다. 이러한 이방성 에칭용 시약은 일반적으로 플라즈마 에칭용 시약, 반응성 이온 에칭용 시약, 또는 지향성(directional) 컴포넌트와 선택적으로 화학적 에칭 컴포넌트를 포함하는 이온 빔 에칭용 시약이다. 다른 방법으로 본 발명은 결정학적으로 특정한 화학적 에칭용 시약을 사용할 수도 있고, 어떠한 경우에는 이방성 에칭용 시약을 사용할 수도 있다. 이방성 에칭용 시약이 비-평면(non-planar) 활성 영역 메사(11) 측벽 윤곽을 만들어낼 수 있다 해도, 그러한 측벽 윤곽이 본 발명에 있어서 반드시 불리한 것은 아니다. 따라서, 그러한 측벽 윤곽도 본 발명의 범위 내에 포함된다.
일반적으로, 격리 트렌치(13a, 13b) 각각은 반도체 기판(10) 내에서 약 500 내지 약 2000 옴스트롬(angstrom)의 깊이를 갖는다. 그러한 깊이에서, 한 쌍의 격리 트렌치(13a, 13b) 각각은 "얕은" 격리 트렌치로 간주될 수도 있다. 그러나, 본 실시형태 및 본 발명이 얕은 격리 트렌치에 한정되는 것은 아니다. 오히려 본 실시형태 및 본 발명은 반도체 기판 내에서 수천 옴스트롬의 깊이를 갖는 더 깊은 격 리 트렌치에도 적용될 수 있다.
일반적으로 한 쌍의 제1 격리 영역(12a, 12b)은 반도체 제조 기술분야에서 일반적인 종래기술로서의 격리 재료들을 포함한다. 그러한 격리 재료들은, 일반적으로 실리콘의 산화물, 질화물 및 산소질화물(oxynitride)을 포함하는데, 그것으로 제한되는 것은 아니며, 또한 다른 재료들도 제외되는 것은 아니다. 또한, 본 실시형태 및 본 발명은 전술한 재료들의 박판 및 합성물에 대해서도 고찰한다. 한 쌍의 제1 격리 영역(12a, 12b)은 장력, 압축 응력 또는 중립 응력(neutral stress)을 모두 가질 수도 있다. 한 쌍의 제1 격리 영역(12a, 12b) 내의 응력에 영향을 미치는 요인들은, 증착률 및 온도, 증착된 막 결정성(crystallinity), 및 증착 소스 재료 합성물을 포함하나, 이것으로 제한되는 것은 아니다.
한 쌍의 제1 격리 영역(12a, 12b)은, 일반적으로 평탄화 방법에 이어지는, 블랭킷 유전층(blanket dielectric layer) 형성 방법의 적어도 일부를 이용하여 형성된다. 블랭킷 유전층은, 열적 산화 방법, 화학적 증기 증착 방법 및 물리적 증기 증착 방법을 포함하는 방법들을 이용하여 형성될 수도 있으나, 이들 방법에 제한되지는 않는다. 높은 밀도의 플라즈마 화학적 증기 증착 방법은, 격리(isolation) 목적으로도 바람직한 것으로서, 일반적으로 밀도 있는 유전층을 제공하는 한에서는 바람직하다. 평탄화는, 순수한 기계적 방법 및 화학적 기계적 연마(CMP) 방법을 포함하는 방법들을 이용하여 수행될 수도 있으나, 이러한 방법으로 제한되지는 않는다. 일반적으로 화학적 기계적 연마 방법이 바람직하지만, 지금의 실시형태 또는 본 발명이 그렇게 제한되는 것은 아니다.
도 5는 도 4의 반도체 구조 위에 위치하는 한 쌍의 패터닝된 포토레지스트층(14a, 14b)을 나타낸다. 한 쌍의 패터닝된 포토레지스트층(14a, 14b)은 활성 영역 메사(11)의 일부분과 격리 영역(12b)의 인접부분이 노출되도록 한다. 도시되지는 않았으나, 평면도에서 한 쌍의 패터닝된 포토레지스트층(14a, 14b)은 한 쌍의 제2 격리 영역(16a, 16b)이 위치하는 것이 바람직한 위치에 대응하는 개구부를 갖는 단일 포토레지스트층을 나타내기 위한 것이다. 한 쌍의 패터닝된 포토레지스트층(14a, 14b)은 종래기술의 포토레지스트 재료들을 포함할 수도 있다. 포토레지스트 재료들에 관한 제한적인지 않은 예시들로는 양성(positive) 포토레지스트 재료, 음성(negative) 포트레지스트 재료 및 하이브리드(hybrid) 포토레지스트 재료 등이 있다. 일반적으로, 한 쌍의 패터닝된 포토레지스트층(14a, 14b)은 코팅, 광 노광(photoexposure) 및 반도체 제조 기술에서 일반적으로 사용되는 것과 유사한 현상(development) 방법을 이용하여 형성된다. 일반적으로, 한 쌍의 패터닝된 포토레지스트층(14a, 14b) 각각은 약 5000 내지 약 15000 옴스트롬의 두께를 갖는다.
도 6은 한 쌍의 패터닝된 포토레지스트층(14a, 14b)에 의해 노출되는 격리 영역(12b)의 일부분을 에칭한 결과로서 에칭된 격리 영역(12b')을 나타낸다. 이러한 에칭은, 한 쌍의 패터닝된 포토레지스트층(14a, 14b)을 마스크로 사용하면서, 반응성 이온 에칭(reactive-ion etching)과 같은 종래의 건식 에칭 기술을 이용함으로써 수행된다. 물리적 에칭 방법 및 습식 화학적 에칭 방법과 같은 다른 에칭 방법들이 또한 유익하게 이용될 수도 있다. 에칭은 활성 영역 메사(11)의 측벽 부분과 격리 트렌치(13b)의 인접 바닥 부분이 노출되도록 한다. 따라서, 기공(void; 10)이 형성된다.
도 7은 한 쌍의 패터닝된 포토레지스트층(14a, 14b)을 도 6의 반도체 구조로부터 벗겨낸 결과를 먼저 보여준다. 한 쌍의 패터닝된 포토레지스트층(14a, 14b)은 종래의 반도체 제조 기술로서의 방법 및 재료들을 이용하여 벗겨질 수도 있다. 제한적이지 않은 예시들로는 습식 화학적 방법, 건식 플라즈마 방법 및 이들을 조합한 방법 등이 있다.
도 7은 또한 도 6에 도시된 바와 같은 기공(15)에 위치하는 제2 격리 영역(16a)을 나타낸다. 전술한 바와 같이, 제1 실시형태는 (도 1의 평면도에 도시된 제1 격리 영역(12)에 대응하는) 제1 격리 영역(12a, 12b)이 제1 응력을 갖는 제1 격리 재료를 포함하도록 한다. 제2 격리 영역(16a)은 제1 응력과는 상이한 종류의 제2 응력을 갖는 제2 격리 재료를 포함한다. 전술한 바와 같이, 제1 격리 영역 재료는 일반적으로 실리콘 산화물 재료이나, 본 발명이 그것에 제한되는 것은 아니다. 제1 격리 영역(12a, 12b)은 장력, 압축 응력 또는 중립 응력을 모두 가질 수도 있다. 일반적으로 본 발명에서, (제1 격리 영역(12a, 12b)과 제2 격리 영역(16a)에 대한 적절한 크기 및 위치 조절에 부수하여) 원하는 회전 전단 응력 제한이 충족된다면, 제2 격리 영역(16a)과 같은 격리 영역도 또한 장력, 압축 응력 또는 중립 응력을 가질 수도 있다. 보다 일반적으로 제1 실시형태에서, 제2 격리 영역(16a)은 장력 또는 압축 응력을 가질 수도 있다. 도 1에 대응되는 설명에 따라 활성 영역 메사(11)에서 원하는 시계 방향의 회전 전단 응력에 대해서도 동일하게 적용되므로, 제2 격리 영역(16a)은 압축 응력을 갖는 것이 바람직하다.
제2 격리 영역(16a)은, 산화물, 질화물, 산소 질화물 유전체(dielectric) 재료들뿐만 아니라 이들의 박막 이들의 합성물을 포함하는 유전체 재료들을 포함하나, 이러한 재료들로 제한되는 것은 아니다. 실리콘 산화물 재료들은, 제1 격리 영역(12a, 12b)이 실리콘 산화물 재료들을 포함할 경우에, 제1 격리 영역(12a, 12b)을 형성하는데 이용되는 방법과 상이한 방법을 이용하여 형성될 수도 있다. 예를 들어, 실리콘 산화물 재료는 증착된 비결정질(amorphous) 실리콘 재료 또는 다결정 실리콘 재료의 열적 산화를 이용하여 형성될 수도 있다. 이러한 산화는 활성 영역 메사(11)를 실질적으로 산화시키지 않도록 행해진다. 실리콘 산화물 재료를 생산하기 위한 산화에 있어서, 비결정질 실리콘 재료 또는 폴리실리콘 재료가 그 부피가 증가하기 때문에, 열적 산화의 결과물인 실리콘 산화물 재료는 특히 높은 압축 응력을 가질 수도 있다. 이러한 실리콘 산화물 재료로 제2 격리 영역(16a)을 형성할 경우, 열적으로 성장된 실리콘 산화물은 통상 활성 영역 메사(11) 및 에칭된 제1 격리 영역(12b')의 일부분을 덮게 될 것이므로, 평탄화 방법이 일반적으로 필요하게 될 수도 있다(그러나, 반드시 요구되는 것은 아닐 수도 있다). 이러한 이유로, 기공(15) 내에 제2 격리 영역(16a)을 형성하기 이전에, 평탄화 정지 선형층은 먼저 선택적으로 형성되어 한쌍의 패터닝된 포토레지스트층(14a, 14b)이 없는 도 6에 도시된 바와 같은 반도체 구조 위에 위치할 수도 있다. 질화물 또는 산소질화물 재료는 평탄화 정지층에 대하여 일반적으로 적합하다.
도 8은 활성 영역 메사(11) 위에 위치하는 전계 효과 트랜지스터를 나타낸다. 전계 효과 트랜지스터는 활성 영역 메사(11) 위에 위치하는 게이트 유전 층(18)을 포함한다. 게이트 전극(20)은 게이트 유전층(18) 위에 정렬되어 위치하며, 이러한 정렬은 본 실시형태 또는 본 발명에 대한 제한이 아니다. 한 쌍의 스페이서층(22a, 22b)은 게이트 유전층(18) 및 게이트 전극(20)의 한 쌍의 마주보는 측벽에 인접하여 위치한다. 한 쌍의 소스/드레인 영역(22a, 22b)은 활성 영역 메사(11) 내에 위치하고 게이트 전극(20)에 의해 분리된다. 마지막으로, 일련의 규화물층(26a, 26b, 26c) 각각은 한 쌍의 소스/드레인 영역(24a, 24b) 및 게이트 전극(20) 위에 각각 위치한다.
전계 효과 트랜지스터를 포함하는 전술한 구조들 각각은, 종래의 반도체 제조 기술로서의 재료와 치수를 가질 수도 있다. 전술한 구조들 각각은, 종래의 반도체 제조 기술에 따른 방법을 이용하여 형성될 수도 있다.
예를 들어, 게이트 유전층(18)은 일반적으로 진공에서 측정된 약 4 내지 약 20의 유전 상수(dielectric constant)를 갖는 산화물, 질화물 또는 산소질화물 유전체 재료를 포함할 수도 있다. 다른 방법으로는, 게이트 유전층(18)은 20보다 크고 약 100에 이르는 유전 상수를 갖는 일반적으로 더 높은 유전 상수의 유전체 재료를 포함할 수도 있다. 이러한 일반적으로 더 높은 유전 상수의 유전체 재료는, 하프늄(hafnium) 산화물, 하프늄 규산염, 알루미늄 산화물, 티타늄 산화물, 란탄(lanthanum) 산화물, 바륨 스트론튬 티탄산염(BST) 및 리드 지르콘산염 티탄산염(PZT)을 포함할 수도 있으나, 이들로 제한되는 것은 아니다. 전술한 재료들은, 열적 산화 방법, 화학적 증기 증착 방법, 물리적 증기 증착 방법 및 원자층(atomic layer) 화학적 증기 증착 방법을 포함하는 방법들을 이용하여 형성될 수도 있으나, 이러한 방법으로 제한되는 것은 아니다. 게이트 유전층(18)이 종래의 열적 실리콘 산화물 재료를 포함할 경우, 일반적으로 약 10 내지 약 70 옴스트롬의 두께를 갖는다.
게이트 전극(20)은 일반적으로 화학적 증기 증착 또는 물리적 증기 증착 방법을 이용하여 증착된 것으로서 도핑이 많이 된(예를 들어, 입방 센티미터당 le20 내지 le22의 도판트(dopant) 원자가 도핑된) 폴리실리콘 재료를 포함한다. 다른 방법들이 또한 이용될 수도 있다. 또 다른 게이트 전극 전도체(conductor) 재료들이 또한 이용될 수도 있다. 또 다른 게이트 전극 전도체 재료들은, 금속, 금속 합금, 금속 질화물 및 금속 규산염뿐만 아니라, 이들의 박판 및 이들의 합성물을 포함할 수도 있으나, 이것으로 제한되는 것은 아니다. 일반적으로, 게이트 전극(20)은 약 500 내지 약 1500 옴스트롬의 두께를 갖는다.
한 쌍의 스페이서(22a, 22b)는 일반적으로 유전체 재료 또는 여러 개의 유전체 재료들의 다중층 박판을 포함한다. 일반적인 유전체 재료는 통상 실리콘의 산화물, 질화물 및 산소 질화물을 포함하지만, 그것으로 제한되는 것은 아니며, 또한 다른 재료들도 제외되는 것은 아니다. 일반적으로 한 쌍의 스페이서(22a, 22b)는 이들의 특징으로서 점차 가늘어지는(tapered) 스페이서 형태를 제공하는 블랭킷 층 증착 및 이방성 에칭 방법을 이용하여 형성된다.
일반적으로 한 쌍의 소스/드레인 영역(24a, 24b)은 입방 센티미터당 약 le21 도판트 원자에 이르는 농도로 활성 영역 메사에 결합되는 적절한 도판트 재료를 포함한다. 도판트는 활성 영역 메사(11) 내에서 제조되는 것이 바람직한 전계 효과 트랜지스터의 유형에 따라 선택된다. 도판트는 일반적으로 두 단계의 방법을 이용하여 이온 주입된다. 두 단계의 방법은 모두 한 쌍의 스페이서(22a, 22b)와 함께 또는 한 쌍의 스페이서 없이 게이트 전극(20)을 마스크로 이용한다. 따라서, 한 쌍의 소스/드레인 영역(24a, 24b)은 한 쌍의 스페이서층(22a, 22b) 아래에 대부분이 위치한 한 쌍의 확장 영역을 갖는다.
마지막으로, 일련의 금속 규화물층(26a, 26b, 26c)은 금속을 형성하는 여러 개의 금속 규화물 중 임의의 금속 규화물을 포함할 수도 있다. 금속 규화물을 형성하는 금속들에 관한 제한적이지 않은 예시들로서, 텅스텐, 티타늄, 코발트, 니켈 및 백금 등이 있다. 일반적으로 금속 규화물층(26a, 26b, 26c)은 블랭킷 금속 규화물 형성 금속층 증착, 열적 어닐링 및 위치선택적 미반응(regioselective unreacted) 금속 에칭을 이용함으로써 형성된다. 일반적으로 위치선택적 미반응 금속 에칭은 위치선택적으로 제거되는 것이 바람직한 금속을 형성하는 특정 금속 규화물에 대해 특징적인 습식 화학적 에칭용 시약을 이용한다. 다른 방법이 또한 이용될 수도 있다. 일반적으로, 금속 규화물층(26a, 26b, 26c) 각각은 약 50 내지 약 200 옴스트롬의 두께를 갖는다.
도 8은 본 발명의 제1 실시형태에 따라, (도 1의 격리 영역(12)에 대응하는 적절하게 크기 및 위치가 조절된 제1 격리 영역(12a, 12b)과, 도 1에 도시된 제2 격리 영역(16a, 16b)에 의해) 회전 전단 응력이 가해지는 활성 영역 메사(11) 위에 위치하는 전계 효과 트랜지스터의 개략적인 단면도를 나타낸다. 활성 영역 메사가 특정한 p 실리콘 결정 방위를 포함하는 경우에, 회전 전단 응력은 개선된 정공 전 하 캐리어 이동도를 제공한다. 따라서, 그러한 활성 영역 메사 위에 위치하는 p-FET는 개선된 성능을 갖는다. 또한, 특정한 시계방향의 회전 전단 응력은 세로 방향의 압축 응력 및 가로 방향의 장력을 채널 영역에 가한다. 이러한 추가적인 응력들은 모두 p-FET 소자 내의 전하 캐리어 이동도 개선에도 유리하다.
본 실시형태가 본 발명을 특정한 결정 방위의 p 실리콘 재료를 포함하는 활성 영역 메사 위의 p-FET에 관하여 상세하게 설명하였지만, 본 발명이 그러한 설명으로 제한되는 것은 아니다. 오히려, 전술한 바와 같이, 당업자는 압저항 계수를 쉽게 연산함으로써 본 발명이 특정한 반도체 재료의 결정 방위 및 도핑에 적용될 수 있는지의 여부를 쉽게 판단할 수 있다. 또한, 본 발명은 활성 영역 메사 내에서 개선된 전하 캐리어 이동도로부터 이득을 얻을 수 있는 임의의 반도체 소자들에도 적용할 수 있다. 그러한 소자들은, 전계 효과 트랜지스터 외의 전계 효과 소자들, 양극성 트랜지스터, 이중-CMOS(bi-CMOS) 트랜지스터, 다이오드 및 다른 활성 소자들을 포함할 수 있으나, 이것으로 제한되는 것은 아니다. 또한, 그에 제한되지는 않으나 저항 및 커패시터를 포함하는 수동 소자 내에서 성능 개선이 방해되는 것은 아니다.
요약하면, 본 발명은 반도체 구조 내의 활성 영역 메사에 회전 전단 응력을 가함으로써 반도체 구조 내의 변화된 전하 캐리어 이동도를 제공하는 것이다. 활성 영역 메사를 둘러싸는 두 개의 컴포넌트 격리 영역을 이용함으로써 회전 전단 응력을 가하게 된다. 두 개의 컴포넌트들은 (1) 제1 응력을 갖는 제1 격리 영역; 및 (2) 제1 응력과 상이한 종류의 제2 응력을 갖는 제2 격리 영역을 포함한다. 제1 격리 영역 및 제2 격리 영역은 활성 영역 메사에 회전 전단 응력을 가할 수 있도록 크기 및 위치가 조절된다.
바람직한 실시형태는 본 발명을 단일 제1 격리 영역(12, 12', 또는 12'')과 한 쌍의 제2 격리 영역(16a 및 16b, 16c 및 16d, 또는 16e 및 16f)에 의해 설명한다. 그러나, 본 발명은 반도체 구조 내의 활성 영역 메사에 회전 전단 응력을 가하도록 크기 및 위치가 적절하게 조절된 상이한 종류의 응력의 제1 격리 영역 및 제2 격리 영역 중에서 적어도 어느 하나에 의해 구현될 수도 있다. 다수의 제1 격리 영역 및 제2 격리 영역은 전술한 회전 전단 응력의 제한 범위 내에서 이용됨으로써 본 발명을 구현할 수 있다.
본 발명의 바람직한 실시형태는 본 발명을 예시적으로 기술하는 것이며 본 발명을 제한하는 것이 아니다. 본 발명의 바람직한 실시형태 및 첨부되는 청구범위에 따른 방법, 재료, 구조 및 치수에 대해 수정 및 변형이 이루어지더라도, 첨부하는 청구범위에 따라 본 발명에 따른 실시형태를 제공할 수 있다.

Claims (10)

  1. 격리 트렌치(isolation trench)에 의해 둘러싸인 활성 영역 메사(mesa)를 갖는 반도체 기판;
    상기 격리 트렌치에 위치하는 제1 응력(stress)을 갖는 하나 이상의 제1 격리 영역(isolation region); 및
    상기 격리 트렌치에 위치하는 상기 제1 응력과 상이한 종류의 제2 응력을 갖는 하나 이상의 제2 격리 영역으로서, 상기 제1 격리 영역 및 상기 제2 격리 영역은 상기 활성 영역 메사에 대해 회전 전단 응력을 가하도록 크기 및 위치가 조절된 것인, 상기 제2 격리 영역을 포함하는, 반도체 구조.
  2. 제1항에 있어서,
    상기 격리 트렌치는 얕은(shallow) 격리 트렌치인 것인, 반도체 구조.
  3. 제1항에 있어서,
    상기 활성 영역 메사 위에 위치하는 반도체 소자를 더 포함하는, 반도체 구조.
  4. 제3항에 있어서,
    상기 반도체 소자는 전계 효과 트랜지스터인 것인, 반도체 구조.
  5. 격리 트렌치(isolation trench)에 의해 둘러싸인 활성 영역 메사(mesa)를 갖는 반도체 기판;
    상기 격리 트렌치에 위치하는 제1 응력(stress)을 갖는 하나 이상의 제1 격리 영역(isolation region); 및
    상기 격리 트렌치에 위치하는 상기 제1 응력과 상이한 종류의 제2 응력을 갖는 하나 이상의 제2 격리 영역을 포함하고,
    상기 제1 격리 영역 및 상기 제2 격리 영역은 상기 활성 영역 메사에 대해 회전 전단 응력을 가하도록 크기 및 위치가 조절되고.
    상기 제1 격리 영역 및 상기 제2 격리 영역은 동일한 화학적 합성물로 구성되는 것인, 반도체 구조.
  6. 제5항에 있어서,
    상기 제1 격리 영역 및 상기 제2 격리 영역은 실리콘 산화물을 포함하는 것인, 반도체 구조.
  7. 격리 트렌치(isolation trench)에 의해 둘러싸인 활성 영역 메사(mesa)를 갖는 반도체 기판을 제공하는 단계;
    상기 격리 트렌치에 제1 응력(stress)을 갖는 제1 격리 영역(isolation region)을 형성하는 단계; 및
    상기 격리 트렌치에 상기 제1 응력과 상이한 종류의 제2 응력을 갖는 제2 격리 영역을 형성하는 단계로서, 상기 제1 격리 영역 및 상기 제2 격리 영역은 상기 활성 영역 메사에 대해 회전 전단 응력을 가하도록 크기 및 위치가 조절된 것인, 제2 격리 영역 형성 단계를 포함하는, 반도체 구조 형성 방법.
  8. 제7항에 있어서,
    상기 제1 격리 영역 및 상기 제2 격리 영역을 형성하는 단계에서,
    상기 격리 트렌치는 제1 격리 재료로 완전히 채워지고,
    상기 제1 격리 재료의 일부분은 제거되어 기공(void) 및 상기 제1 격리 영역을 형성하며,
    상기 제2 격리 영역은 상기 기공(void)에 형성되는 것인, 반도체 구조 형성 방법.
  9. 제8항에 있어서,
    상기 제2 격리 영역은,
    상기 기공을 실리콘 재료에 의해 채우는 단계; 및
    실리콘 산화물 재료를 형성하기 위해 상기 실리콘 재료를 산화시키는 단계에 의해 형성되는 것인, 반도체 구조 형성 방법.
  10. 제9항에 있어서,
    상기 실리콘 재료는, 비결정질(amorphous) 실리콘 재료 및 폴리실리콘 재료로 구성되는 그룹으로부터 선택되는 것인, 반도체 구조 형성 방법.
KR1020087012356A 2005-11-14 2006-10-03 전하 캐리어 이동도 조절을 위한 회전 전단 응력 KR101027177B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/164,179 US7348638B2 (en) 2005-11-14 2005-11-14 Rotational shear stress for charge carrier mobility modification
US11/164,179 2005-11-14

Publications (2)

Publication Number Publication Date
KR20080068095A KR20080068095A (ko) 2008-07-22
KR101027177B1 true KR101027177B1 (ko) 2011-04-05

Family

ID=37603103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087012356A KR101027177B1 (ko) 2005-11-14 2006-10-03 전하 캐리어 이동도 조절을 위한 회전 전단 응력

Country Status (9)

Country Link
US (2) US7348638B2 (ko)
EP (1) EP1949429B1 (ko)
JP (1) JP4629781B2 (ko)
KR (1) KR101027177B1 (ko)
CN (1) CN101300673B (ko)
AT (1) ATE453927T1 (ko)
DE (1) DE602006011501D1 (ko)
TW (1) TWI394264B (ko)
WO (1) WO2007054405A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US8407634B1 (en) * 2005-12-01 2013-03-26 Synopsys Inc. Analysis of stress impact on transistor performance
JP4822857B2 (ja) * 2006-02-01 2011-11-24 株式会社東芝 半導体装置及びその製造方法
US7538391B2 (en) * 2007-01-09 2009-05-26 International Business Machines Corporation Curved FINFETs
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368931B1 (en) 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US20040113174A1 (en) 2002-12-12 2004-06-17 International Business Machines Corporation Isolation structures for imposing stress patterns
US6828211B2 (en) 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US20050110039A1 (en) 2003-11-21 2005-05-26 Min-Hwa Chi Modification of carrier mobility in a semiconductor device

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3602841A (en) 1970-06-18 1971-08-31 Ibm High frequency bulk semiconductor amplifiers and oscillators
US4853076A (en) 1983-12-29 1989-08-01 Massachusetts Institute Of Technology Semiconductor thin films
US4665415A (en) 1985-04-24 1987-05-12 International Business Machines Corporation Semiconductor device with hole conduction via strained lattice
EP0219641B1 (de) 1985-09-13 1991-01-09 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
US4958213A (en) 1987-12-07 1990-09-18 Texas Instruments Incorporated Method for forming a transistor base region under thick oxide
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5459346A (en) 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
US5006913A (en) 1988-11-05 1991-04-09 Mitsubishi Denki Kabushiki Kaisha Stacked type semiconductor device
US5108843A (en) 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
US4952524A (en) 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US5310446A (en) 1990-01-10 1994-05-10 Ricoh Company, Ltd. Method for producing semiconductor film
US5060030A (en) 1990-07-18 1991-10-22 Raytheon Company Pseudomorphic HEMT having strained compensation layer
US5081513A (en) 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
US5371399A (en) 1991-06-14 1994-12-06 International Business Machines Corporation Compound semiconductor having metallic inclusions and devices fabricated therefrom
US5134085A (en) 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
JP2833323B2 (ja) * 1992-02-18 1998-12-09 日本電気株式会社 半導体装置
US5391510A (en) 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5679965A (en) 1995-03-29 1997-10-21 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same
US5670798A (en) 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
US5557122A (en) 1995-05-12 1996-09-17 Alliance Semiconductors Corporation Semiconductor electrode having improved grain structure and oxide growth properties
KR100213196B1 (ko) 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
US6403975B1 (en) 1996-04-09 2002-06-11 Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates
US5880040A (en) 1996-04-15 1999-03-09 Macronix International Co., Ltd. Gate dielectric based on oxynitride grown in N2 O and annealed in NO
US5861651A (en) 1997-02-28 1999-01-19 Lucent Technologies Inc. Field effect devices and capacitors with improved thin film dielectrics and method for making same
US5940736A (en) 1997-03-11 1999-08-17 Lucent Technologies Inc. Method for forming a high quality ultrathin gate oxide layer
US6309975B1 (en) 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6025280A (en) 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
US5960297A (en) 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
KR100230431B1 (ko) * 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
JP3139426B2 (ja) 1997-10-15 2001-02-26 日本電気株式会社 半導体装置
US6066545A (en) 1997-12-09 2000-05-23 Texas Instruments Incorporated Birdsbeak encroachment using combination of wet and dry etch for isolation nitride
US6274421B1 (en) 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
JPH11220017A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法
KR100275908B1 (ko) 1998-03-02 2000-12-15 윤종용 집적 회로에 트렌치 아이솔레이션을 형성하는방법
US6361885B1 (en) 1998-04-10 2002-03-26 Organic Display Technology Organic electroluminescent materials and device made from such materials
US6165383A (en) 1998-04-10 2000-12-26 Organic Display Technology Useful precursors for organic electroluminescent materials and devices made from such materials
US5989978A (en) 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
JP4592837B2 (ja) 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6319794B1 (en) 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
US6235598B1 (en) 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6117722A (en) 1999-02-18 2000-09-12 Taiwan Semiconductor Manufacturing Company SRAM layout for relaxing mechanical stress in shallow trench isolation technology and method of manufacture thereof
US6255169B1 (en) 1999-02-22 2001-07-03 Advanced Micro Devices, Inc. Process for fabricating a high-endurance non-volatile memory device
US6284626B1 (en) 1999-04-06 2001-09-04 Vantis Corporation Angled nitrogen ion implantation for minimizing mechanical stress on side walls of an isolation trench
US6362082B1 (en) 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
US6228694B1 (en) 1999-06-28 2001-05-08 Intel Corporation Method of increasing the mobility of MOS transistors by use of localized stress regions
US6281532B1 (en) 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6656822B2 (en) 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
KR100332108B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
TW426940B (en) 1999-07-30 2001-03-21 United Microelectronics Corp Manufacturing method of MOS field effect transistor
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6284623B1 (en) 1999-10-25 2001-09-04 Peng-Fei Zhang Method of fabricating semiconductor devices using shallow trench isolation with reduced narrow channel effect
US6476462B2 (en) 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
JP3532134B2 (ja) * 2000-01-31 2004-05-31 シャープ株式会社 半導体装置の製造方法
US6221735B1 (en) 2000-02-15 2001-04-24 Philips Semiconductors, Inc. Method for eliminating stress induced dislocations in CMOS devices
US6531369B1 (en) 2000-03-01 2003-03-11 Applied Micro Circuits Corporation Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe)
US6493497B1 (en) 2000-09-26 2002-12-10 Motorola, Inc. Electro-optic structure and process for fabricating same
US6501121B1 (en) 2000-11-15 2002-12-31 Motorola, Inc. Semiconductor structure
TW456041B (en) * 2000-11-16 2001-09-21 Nat Science Council A contact type micro piezoresistive shear-stress sensor
US7312485B2 (en) 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6563152B2 (en) 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US20020086497A1 (en) 2000-12-30 2002-07-04 Kwok Siang Ping Beaker shape trench with nitride pull-back for STI
US6265317B1 (en) 2001-01-09 2001-07-24 Taiwan Semiconductor Manufacturing Company Top corner rounding for shallow trench isolation
US6403486B1 (en) 2001-04-30 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for forming a shallow trench isolation
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6531740B2 (en) 2001-07-17 2003-03-11 Motorola, Inc. Integrated impedance matching and stability network
US6498358B1 (en) 2001-07-20 2002-12-24 Motorola, Inc. Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating
US6908810B2 (en) 2001-08-08 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of preventing threshold voltage of MOS transistor from being decreased by shallow trench isolation formation
JP2003060076A (ja) 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
EP1428262A2 (en) 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US20030057184A1 (en) 2001-09-22 2003-03-27 Shiuh-Sheng Yu Method for pull back SiN to increase rounding effect in a shallow trench isolation process
US6656798B2 (en) 2001-09-28 2003-12-02 Infineon Technologies, Ag Gate processing method with reduced gate oxide corner and edge thinning
US6635506B2 (en) 2001-11-07 2003-10-21 International Business Machines Corporation Method of fabricating micro-electromechanical switches on CMOS compatible substrates
US6461936B1 (en) 2002-01-04 2002-10-08 Infineon Technologies Ag Double pullback method of filling an isolation trench
FI20020794A0 (fi) * 2002-04-24 2002-04-24 Nokia Corp Häiriönpoistomenetelmä radiojärjestelmän vastaanottimessa
US6621392B1 (en) 2002-04-25 2003-09-16 International Business Machines Corporation Micro electromechanical switch having self-aligned spacers
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6717216B1 (en) 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
JP4228276B2 (ja) * 2003-01-29 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2004335741A (ja) * 2003-05-08 2004-11-25 Renesas Technology Corp 半導体装置
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US7476938B2 (en) * 2005-11-21 2009-01-13 International Business Machines Corporation Transistor having dielectric stressor elements at different depths from a semiconductor surface for applying shear stress

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368931B1 (en) 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US6828211B2 (en) 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US20040113174A1 (en) 2002-12-12 2004-06-17 International Business Machines Corporation Isolation structures for imposing stress patterns
US20050110039A1 (en) 2003-11-21 2005-05-26 Min-Hwa Chi Modification of carrier mobility in a semiconductor device

Also Published As

Publication number Publication date
EP1949429A1 (en) 2008-07-30
JP2009516364A (ja) 2009-04-16
JP4629781B2 (ja) 2011-02-09
ATE453927T1 (de) 2010-01-15
TW200739880A (en) 2007-10-16
DE602006011501D1 (de) 2010-02-11
EP1949429B1 (en) 2009-12-30
CN101300673A (zh) 2008-11-05
US7504697B2 (en) 2009-03-17
US20070108531A1 (en) 2007-05-17
US7348638B2 (en) 2008-03-25
US20080105953A1 (en) 2008-05-08
CN101300673B (zh) 2010-08-18
WO2007054405A1 (en) 2007-05-18
TWI394264B (zh) 2013-04-21
KR20080068095A (ko) 2008-07-22

Similar Documents

Publication Publication Date Title
KR101027177B1 (ko) 전하 캐리어 이동도 조절을 위한 회전 전단 응력
EP2720256B1 (en) Strained semiconductor device
US7154118B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) High mobility tri-gate devices and methods of fabrication
EP2641271B1 (en) STRUCTURE AND METHOD FOR Vt TUNING AND SHORT CHANNEL CONTROL WITH HIGH K/METAL GATE MOSFETs
US7393732B2 (en) Double silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) structures
US7547641B2 (en) Super hybrid SOI CMOS devices
TWI413216B (zh) 用於製造受應力之ｍｏｓ裝置之方法
US7456450B2 (en) CMOS devices with hybrid channel orientations and method for fabricating the same
US20080157200A1 (en) Stress liner surrounded facetless embedded stressor mosfet
US7319258B2 (en) Semiconductor-on-insulator chip with<100>-oriented transistors
TW200834749A (en) Stress enhanced transistor and methods for its fabrication
US7898003B2 (en) Hybrid strained orientated substrates and devices
TWI355075B (en) Enhanced pfet using shear stress
JP4888385B2 (ja) 半導体装置及びその製造方法
CN103367226B (zh) 半导体器件制造方法
US8354319B2 (en) Integrated planar and multiple gate FETs
JP2013516762A (ja) 低寄生容量ボディ・コンタクト・トランジスタ
US20130260532A1 (en) Method for Manufacturing Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee