JPH11163122A

JPH11163122A - 半導体装置の製造方法

Info

Publication number: JPH11163122A
Application number: JP32793597A
Authority: JP
Inventors: Ryusuke Hashimoto; 隆介橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】簡便な方法であって工程数を短縮できる２種類
のトレンチ素子分離領域の形成方法を提供する。【解決手段】半導体基板表面に浅い素子分離領域と深い
素子分離領域とを有する半導体装置において、上記半導
体基板の表面に同じ深さの第１の溝と第２の溝とを形成
する工程と、この第１の溝を充填し更に第２の溝の側壁
部のサイドウォール絶縁膜となる耐酸化性絶縁膜を形成
する工程と、この耐酸化性絶縁膜を酸化マスクにした熱
酸化で上記第２の溝の底部に選択的に熱酸化膜を形成す
る工程と、上記熱酸化膜上に絶縁膜を形成して第２の溝
を充填する工程とを有し、この耐酸化性絶縁膜の充填さ
れた第１の溝を浅い素子分離領域とし、上記熱酸化膜と
上記絶縁膜の充填された第２の溝を深い素子分離領域と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に半導体素子間の深いトレンチ素子分離
領域と浅いトレンチ素子分離領域の形成方法に関する。

【０００２】

【従来の技術】ＢｉＰトランジスタあるいはＭＯＳトラ
ンジスタ等の半導体素子の構造の微細化及び高密度化は
依然として精力的に推し進められている。微細化につい
ては、現在では０．１５μｍ寸法で形成された半導体素
子が用いられ、この寸法を設計基準にした種々の半導体
デバイスが実用化されてきている。このような微細化
は、半導体装置の高集積化、高速化等による高性能化あ
るいは多機能化にとって最も効果的な手法である。

【０００３】ここで、半導体集積回路の高速化に伴い、
半導体デバイスの高周波特性の改善が重要となり、寄生
容量の低減が最も必要になる。そこで、半導体基板表面
上の素子分離領域に溝（トレンチ）を形成し、このトレ
ンチ内に多結晶シリコン膜あるいはシリコン酸化膜を充
填する、いわゆるトレンチ素子分離の方法が必須になっ
てきている。

【０００４】このようなトレンチ素子分離の方法で、半
導体基板表面に深いトレンチ素子分離領域と浅いトレン
チ素子分離領域とを同時に形成する方法が種々に提案さ
れている。以下、このような従来の技術について図面に
基づいて説明する。図５は、ＢｉＰトランジスタでこれ
までよく用いられているトレンチ素子分離の製造工程順
の断面図である（以下、この方法を第１の従来例と記
す）。

【０００５】図５（ａ）に示すように、導電型がＰ型の
シリコン基体１０１上にヒ素不純物を拡散し１μｍ程度
の深さの埋め込みコレクタ層１０２を形成する。そし
て、この埋め込みコレクタ層１０２上に気相成長法でエ
ピタキシャル成長を行い、Ｎ型エピタキシャル層１０３
を１μｍの厚さに形成する。さらに、このＮ型エピタキ
シャル層１０３表面にシリコン酸化膜１０４を形成し、
フォトリソグラフィ技術とドライエッチング技術とで、
第１のトレンチ１０５を形成する。この第１のトレンチ
１０５の深さは１μｍ以下であり、埋め込みコレクタ層
１０２にちょうど達する程度である。

【０００６】次に、図５（ｂ）に示すように、フォトリ
ソグラフィ技術とドライエッチング技術とで、第２のト
レンチ１０６を形成する。この第２のトレンチ１０６の
深さは３μｍ程度である。そして、第２のトレンチ１０
６は埋め込みコレクタ層１０２を貫通しシリコン基体１
０１に達するようになる。

【０００７】次に、図５（ｃ）に示すように、第１のト
レンチ１０５および第２のトレンチ１０６の内面部に内
壁絶縁膜１０７を形成する。そして、この内壁絶縁膜１
０７を有する第１のトレンチ１０５および第２のトレン
チ１０６に多結晶シリコン膜１０８を充填する。そし
て、この多結晶シリコン膜１０８の表面を酸化して、キ
ャップ酸化膜１０９を形成する。

【０００８】次に、図５（ｄ）に示すように、コレクタ
領域１１０内にベース領域１１１を形成し、さらに、こ
のベース領域１１１内にエミッタ領域１１２を形成す
る。

【０００９】そして、コレクタ引き出し領域１１３は、
第１のトレンチ素子分離領域１１４でもってベース領域
１１１およびエミッタ領域１１２から絶縁分離されるよ
うになる。また、このようにして形成されたＢｉＰトラ
ンジスタは、第２のトレンチ素子分離領域１１５で隣接
する半導体素子から絶縁分離されるようになる。なお、
ベース領域１１１、エミッタ領域１１２およびコレクタ
引き出し領域１１３はそれぞれ金属電極１１６に接続さ
れる。ここで、コレクタ引き出し領域１１３は埋め込み
コレクタ層１０２を通してコレクタ領域１１０に接続さ
れる。

【００１０】次に、半導体基板表面に深いトレンチ素子
分離領域と浅いトレンチ素子分離領域とを形成する別の
方法を図６に基づいて説明する。この方法は、特開昭６
２−２１３２５８号公報に記載されている技術である
（以下、この方法を第２の従来例と記す）。図６は、ト
レンチ素子分離領域を有するＢｉＰトランジスタの製造
工程順の断面図である。以下の説明において、図５で説
明したものと同様なものは同一符号で示される。

【００１１】図６（ａ）に示すように、Ｐ型のシリコン
基体１０１上にヒ素不純物を拡散し１μｍ程度の深さの
埋め込みコレクタ層１０２を形成する。そして、埋め込
みコレクタ層１０２の所定の領域にエッチング阻止膜１
１７を形成する。ここで、エッチング阻止膜１１７はシ
リコン窒化膜で形成される。

【００１２】次に、全面に気相成長法でエピタキシャル
成長を行い、埋め込みコレクタ層１０２上にＮ型エピタ
キシャル層１０３を１μｍの厚さに形成する。このと
き、エッチング阻止膜１１７上にはＮ型エピタキシャル
層１０３は成長せず、多結晶シリコン層１１８が形成さ
れる。

【００１３】次に、図６（ｃ）に示すように、フォトリ
ソグラフィ技術とドライエッチング技術とで、第１のト
レンチ１０５と第２のトレンチ１０６とを同時に形成す
る。ここで、エッチング阻止膜１１７は、この領域の埋
め込みコレクタ層１０２のエッチングを阻止するため
に、この領域に浅い第１のトレンチ１０５が形成される
ことになる。なお、第２のトレンチ１０６は埋め込みコ
レクタ層１０２を貫通しシリコン基体１０１に達する。
このようにして、深さの異なる第１のトレンチ１０５と
第２のトレンチ１０６とが同一工程で形成できるように
なる。

【００１４】後の工程は図５で説明したのと同様であ
る。すなわち、図６（ｄ）に示すように、第１のトレン
チ１０５および第２のトレンチ１０６の内面部に内壁絶
縁膜１０７を形成し、さらに、多結晶シリコン膜１０８
を充填する。そして、全面を熱酸化して、保護絶縁膜１
１９を形成する。

【００１５】さらに、コレクタ領域１１０内にベース領
域１１１を形成し、このベース領域１１１内にエミッタ
領域１１２を形成する。そして、コレクタ引き出し領域
１１３は、第１のトレンチ素子分離領域１１４でもって
ベース領域１１１およびエミッタ領域１１２から絶縁分
離される。また、第２のトレンチ素子分離領域１１５で
隣接する半導体素子からも絶縁分離される。なお、ベー
ス領域１１１、エミッタ領域１１２およびコレクタ引き
出し領域１１３はそれぞれ金属電極１１６に接続され
る。

【００１６】

【発明が解決しようとする課題】しかし、上述の第１の
従来例では、深さの異なる第１のトレンチと第２のトレ
ンチとを形成するために、２回のフォトリソグラフィ工
程と、２回のドライエッチング工程とを必要とする。第
２の従来例では、同様に深さの異なる第１のトレンチと
第２のトレンチとを形成するために、２回のフォトリソ
グラフィ工程と、１回のドライエッチング工程とを必要
とする。この場合には、トレンチ形成のためのフォトリ
ソグラフィ工程は１回であるが、埋め込みコレクタ層１
０２表面にエッチング阻止膜１１７を形成するためのフ
ォトリソグラフィ工程が１回必要になる。

【００１７】このように従来の技術では、深さの異なる
２種類のトレンチ素子分離領域を形成するための工程数
がどうしても増加する。そして、このような深さの異な
る２種類のトレンチ素子分離領域を有する半導体装置の
製造コストの低減が難しくなる。

【００１８】本発明の目的は、上記の問題を解決し、簡
便な方法であって工程数を短縮できる２種類のトレンチ
素子分離領域の形成方法を提供することにある。

【００１９】

【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体基板表面に浅い素子分離領
域と深い素子分離領域とを有する半導体装置において、
前記半導体基板の表面に同じ深さの第１の溝と第２の溝
とを形成する工程と、前記第１の溝を充填し更に前記第
２の溝の側壁部のサイドウォール絶縁膜となる耐酸化性
絶縁膜を形成する工程と、前記耐酸化性絶縁膜を酸化マ
スクにした熱酸化で前記第２の溝の底部に選択的に熱酸
化膜を形成する工程と、前記熱酸化膜上に絶縁膜を形成
して前記第２の溝を充填する工程とを有し、前記耐酸化
性絶縁膜の充填された第１の溝を前記浅い素子分離領域
とし、前記熱酸化膜と前記絶縁膜の充填された第２の溝
を前記深い素子分離領域とする。

【００２０】あるいは、本発明の半導体装置の製造方法
は、半導体基板の内部の所定の深さのところに高濃度の
不純物を含有する高濃度層を形成する工程と、前記高濃
度層上部に達するように第１の溝と第２の溝とを同じ深
さに形成する工程と、前記第１の溝を充填し更に前記第
２の溝の側壁部のサイドウォール絶縁膜となる耐酸化性
絶縁膜を形成する工程と、前記耐酸化性絶縁膜を酸化マ
スクにして前記第２の溝底部の前記高濃度層を選択的に
熱酸化し熱酸化膜に変換するする工程と、前記熱酸化膜
上に絶縁膜を形成して前記第２の溝を充填する工程とを
有し、前記耐酸化性絶縁膜の充填された第１の溝を前記
浅い素子分離領域とし、前記熱酸化膜と前記絶縁膜の充
填された第２の溝を前記深い素子分離領域とする。

【００２１】ここで、前記耐酸化性絶縁膜はシリコン窒
化膜あるいはシリコンオキシナイトライド膜で構成され
る。また、前記半導体基板がＳＯＩ基板でありＳＯＩ層
に前記高濃度層が形成される。そして、前記高濃度層の
不純物としてリン不純物あるいはヒ素不純物が使用され
る。

【００２２】このような半導体装置の製造方法では、前
記第１の溝と第２の溝とは１回のフォトリソグラフィ工
程と１回のドライエッチング工程とで形成される。そし
て、第１の溝を充填する耐酸化性絶縁膜をそのまま酸化
マスクに利用して第２の溝底部の選択的な熱酸化を行
う。このために、製造工程は簡便になり容易に短縮でき
るようになる。

【００２３】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１および図２に基づいて説明する。図１と図２は、
本発明をＢｉＰトランジスタの半導体装置の製造に適用
した場合の、その製造工程順の断面図である。

【００２４】図１（ａ）に示すように、従来の技術と同
様に、Ｐ型のシリコン基体１上にヒ素不純物を拡散し１
μｍ程度の深さの埋め込みコレクタ層２を形成する。こ
の埋め込みコレクタ層２上にエピタキシャル成長を行
い、Ｎ型エピタキシャル層３を１μｍの厚さに形成す
る。さらに、このＮ型エピタキシャル層３表面に膜厚３
０ｎｍ程度のシリコン酸化膜４と膜厚１００ｎｍ程度の
シリコン窒化膜５とを積層して形成する。

【００２５】次に、図１（ｂ）に示すように、フォトリ
ソグラフィ技術とドライエッチング技術とで、シリコン
窒化膜５、シリコン酸化膜４およびＮ型エピタキシャル
層３を所定のパターンに加工する。このようにして、Ｎ
型エピタキシャル層３と同じ深さのトレンチ６（第１の
溝である）とトレンチ６ａ（第２の溝である）が形成さ
れる。

【００２６】次に、全面の熱酸化を行う。この熱酸化
で、トレンチ６，６ａの内面が熱酸化され内壁絶縁膜７
が形成される。ここで、内壁絶縁膜７の膜厚は３０ｎｍ
程度に設定される。そして、耐酸化性絶縁膜として、全
面に酸化阻止膜８を堆積させる。この酸化阻止膜８は、
例えばＣＶＤ法によるシリコン窒化膜あるいはシリコン
オキシナイトライド膜のような熱酸化を阻止する絶縁膜
である。ここで、トレンチ６内はこの酸化阻止膜８で充
填されるようにする。例えば、トレンチ６の幅が２００
ｎｍ程度である場合には、酸化阻止膜８の膜厚は１００
ｎｍ程度に設定される。

【００２７】次に、全面の異方性のドライエッチング
で、上記の内壁絶縁膜７および酸化阻止膜８をエチング
する。すなわち、内壁絶縁膜７および酸化阻止膜８のエ
ッチバックを行う。このようにして、図１（ｃ）に示す
ように、トレンチ６内に内壁絶縁膜７を介して充填絶縁
膜９を形成し、トレンチ６ａの側壁には、内壁絶縁膜７
を介してサイドウォール絶縁膜１０を形成する。

【００２８】次に、シリコン窒化膜５、酸化阻止膜で構
成された充填絶縁膜９およびサイドウォール絶縁膜１０
を酸化のマスクにして熱酸化を行う。この熱酸化で、埋
め込みコレクタ層２とシリコン基体１を熱酸化する。そ
して、図２（ａ）に示すように、フィールド酸化膜１１
をトレンチ６ａの底部に形成する。

【００２９】次に、膜厚が２μｍ程度のＢＰＳＧ膜（ボ
ロンガラスとリンガラスとを含むシリコン酸化膜）を全
面にＣＶＤ法で堆積させる。そして、９００℃程度の温
度で熱処理を加え、ＢＰＳＧ膜をリフローさせる。さら
に、化学機械研磨（ＣＭＰ）法でシリコン窒化膜５が露
出するまでＢＰＳＧ膜の表面を研磨除去する。

【００３０】このようにして、図２（ｂ）に示すよう
に、フィールド酸化膜１１上に平坦化絶縁膜１２を形成
し、トレンチ６ａをフィールド酸化膜１１と平坦化絶縁
膜１２とで充填するような形態にする。そして、シリコ
ン窒化膜５あるいはシリコン酸化膜６を除去する。

【００３１】そして、図２（ｃ）に示すように、全面を
熱酸化して、保護絶縁膜１３を形成する。ここで、保護
絶縁膜１３は膜厚１００ｎｍ程度のシリコン酸化膜で構
成される。

【００３２】さらに、コレクタ領域１４内にベース領域
１５を形成し、このベース領域１５内にエミッタ領域１
６を形成する。そして、コレクタ引き出し領域１７は、
浅い素子分離領域１８でもってベース領域１５およびエ
ミッタ領域１６から絶縁分離される。また、深い素子分
離領域１９でもって隣接する半導体素子からも絶縁分離
される。なお、ベース領域１５、エミッタ領域１６およ
びコレクタ引き出し領域１７はそれぞれ金属電極２０に
接続される。ここで、コレクタ引き出し領域１７は埋め
込みコレクタ層２を通してコレクタ領域１４に接続され
ている。

【００３３】以上に説明したように、本発明の実施の形
態では、１回のフォトリソグラフィ工程と１回のドライ
エッチング工程でトレンチ６，６ａを形成する。そし
て、その後トレンチ６に酸化阻止膜８を充填して浅い素
子分離領域を形成し、トレンチ６ａ底面の熱酸化で形成
するフィールド酸化膜１１と平坦化絶縁膜１２とで深い
素子分離領域を形成する。この浅い素子分離領域が上述
した浅いトレンチ素子分離領域に相当する。そして、深
い素子分離領域が深いトレンチ素子分離領域に相当す
る。

【００３４】このようにして、深さの異なる２種類の素
子分離領域を有するＢｉＰトランジスタの製造工程数
が、従来の技術より低減するようになる。

【００３５】次に、本発明の第２の実施の形態を図３お
よび図４に基づいて説明する。図３と図４は、本発明を
ＢｉＰトランジスタの半導体装置の製造に適用した場合
の、その製造工程順の断面図である。この場合は、Ｂｉ
ＰトランジスタをＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎ
ｓｕｌａｔｏｒ）基板に形成する。この基板が第１の実
施の形態と異なるところで他は同様な製造工程となって
いる。

【００３６】図３（ａ）に示すように、シリコン基体２
１上に膜厚が５００ｎｍ程度の埋め込み絶縁膜２２を形
成し、この埋め込み絶縁膜２２上に膜厚０．５μｍのＳ
ＯＩ層２３を形成している。このようなＳＯＩ基板のＳ
ＯＩ層２３に高濃度のヒ素不純物を拡散する。そして、
このＳＯＩ層２３上にエピタキシャル成長を行い、Ｎ型
エピタキシャル層３を０．５μｍの厚さに形成する。さ
らに、このＮ型エピタキシャル層３表面に膜厚３０ｎｍ
程度のシリコン酸化膜４と膜厚１００ｎｍ程度のシリコ
ン窒化膜５とを積層して形成する。

【００３７】次に、第１の実施の形態と同様に、フォト
リソグラフィ技術とドライエッチング技術とで、シリコ
ン窒化膜５、シリコン酸化膜４およびＮ型エピタキシャ
ル層３を所定のパターンに加工する。このようにして、
図３（ｂ）に示すように、Ｎ型エピタキシャル層３と同
じ深さのトレンチ６，６ａを形成する。ここで、トレン
チ６の幅は０．１５μｍに設定される。また、トレンチ
６ａの幅は０．５μｍ程度に設定される。

【００３８】そして、全面の熱酸化を行い、トレンチ
６，６ａの内面に内壁絶縁膜７を形成する。ここで、内
壁絶縁膜７の膜厚は１０ｎｍ程度に設定される。そし
て、全面に酸化阻止膜８を堆積させる。この酸化阻止膜
８は、ＣＶＤ法によるシリコンオキシナイトライド膜の
ような熱酸化を阻止する絶縁膜である。ここで、トレン
チ６内はこの酸化阻止膜８で充填されるようにする。す
なわち、酸化阻止膜８の膜厚は８０ｎｍ程度である。

【００３９】次に、内壁絶縁膜７および酸化阻止膜８の
エッチバックを行う。このようにして、図３（ｃ）に示
すように、トレンチ６内に内壁絶縁膜７を介して充填絶
縁膜９を形成し、トレンチ６ａの側壁には、内壁絶縁膜
７を介してサイドウォール絶縁膜１０を形成する。

【００４０】そして、第１の実施の形態と同様に、シリ
コン窒化膜５、酸化阻止膜で構成された充填絶縁膜９お
よびサイドウォール絶縁膜１０を酸化のマスクにして熱
酸化を行う。この熱酸化で、図４（ａ）に示すように、
ＳＯＩ層２３をフィールド酸化膜１１に変換する。この
フィールド酸化膜１１は埋め込み絶縁膜２２に完全に接
するようになる。

【００４１】次に、膜厚が１μｍ程度のＢＰＳＧ膜を全
面にＣＶＤ法で堆積させる。そして、８５０℃程度の温
度で熱処理を加え、ＢＰＳＧ膜をリフローさせた後、Ｃ
ＭＰ法でシリコン窒化膜５が露出するまでＢＰＳＧ膜の
表面を研磨除去する。

【００４２】このようにして、図４（ｂ）に示すよう
に、フィールド酸化膜１１上に平坦化絶縁膜１２を形成
し、トレンチ６ａをフィールド酸化膜１１と平坦化絶縁
膜１２とで充填するような形態にする。そして、シリコ
ン窒化膜５あるいはシリコン酸化膜６を除去する。

【００４３】そして、図４（ｃ）に示すように、第１の
実施の形態と同様に、保護絶縁膜１３を形成する。さら
に、コレクタ領域１４内にベース領域１５を形成し、こ
のベース領域１５内にエミッタ領域１６を形成する。そ
して、コレクタ引き出し領域１７は、浅い素子分離領域
１８でもってベース領域１５およびエミッタ領域１６か
ら絶縁分離される。また、深い素子分離領域１９でもっ
て隣接する半導体素子からも絶縁分離される。なお、ベ
ース領域１５、エミッタ領域１６およびコレクタ引き出
し領域１７はそれぞれ金属電極２０に接続される。ここ
で、コレクタ引き出し領域１７は埋め込みコレクタ層２
を通してコレクタ領域１４に接続されている。

【００４４】この第２の実施の形態では、深い素子分離
領域１９を構成するフィールド酸化膜１１は埋め込み絶
縁膜２２と完全に接する。このため、上記のようにして
形成したＢｉＰトランジスタは、シリコン基体２１から
も絶縁分離され完全に周辺から誘電体で分離されること
になる。そして、このＢｉＰトランジスタの周りの寄生
容量が大幅に低減し、トランジスタの高速化が容易にな
る。

【００４５】なお、本発明の第２の実施の形態でも、第
１の実施の形態で説明したように製造工程数が短縮す
る。

【００４６】上記の発明の実施の形態では、ＢｉＰトラ
ンジスタをＮ型エピタキシャル層に形成する場合につい
て説明されている。しかし、このようなＢｉＰトランジ
スタを通常のバルクのシリコン基板上に直接形成しても
よい。この場合には、埋め込みコレクタ層は、バルクの
シリコン基板表面からの不純物の高エネルギーイオン注
入と熱処理とで形成される。なお、この注入エネルギー
は１ＭｅＶ程度に設定されるものとする。

【００４７】また、上記の発明の実施の形態では、本発
明の半導体素子間の深いトレンチ素子分離領域と浅いト
レンチ素子分離領域の形成方法をＢｉＰトランジスタに
適用した場合について説明した。本発明はＢｉＰトラン
ジスタに限定されるものでなく、ＭＯＳトランジスタの
素子分離にも同様に適用できるものである。

【００４８】本発明をＭＯＳトランジスタを有する半導
体装置に適用する場合には、ＮチャネルＭＯＳトランジ
スタとＰチャネルＭＯＳトランジスタとで構成されるＣ
ＭＯＳトランジスタにおいて、ＭＯＳトランジスタの形
成されるウェル間を上記の深い素子分離領域１９で誘電
体分離し、同チャネル型のＭＯＳトランジスタ間を上記
の浅い素子分離領域１８で誘電体分離すると非常に効果
的となる。この場合には、実施の形態で説明した効果と
共に、ＣＭＯＳトランジスタ特有の問題であるラッチア
ップが完全に抑制されるという効果が生じる。

【００４９】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法では、半導体基板表面に浅い素子分離領域と
深い素子分離領域とを有する半導体装置において、初め
に上記半導体基板の表面に同じ深さの第１の溝と第２の
溝とを形成する。そして、上記第１の溝を充填し更に第
２の溝の側壁部のサイドウォール絶縁膜となる耐酸化性
絶縁膜を形成し、この耐酸化性絶縁膜を酸化マスクにし
た熱酸化で上記第２の溝の底部に選択的に熱酸化膜を形
成し、上記熱酸化膜上に絶縁膜を形成して上記第２の溝
を充填する。このようにして、上記耐酸化性絶縁膜の充
填された第１の溝を浅い素子分離領域とし、上記熱酸化
膜と上記絶縁膜の充填された第２の溝を深い素子分離領
域とする。

【００５０】このように本発明では、第１の溝と第２の
溝とは１回のフォトリソグラフィ工程と１回のドライエ
ッチング工程とで形成される。そして、第１の溝を充填
する耐酸化性絶縁膜をそのまま酸化マスクに利用して第
２の溝底部の選択的な熱酸化を行う。

【００５１】このために、深さの異なる２種類のトレン
チ素子分離領域を形成するための工程は簡便になりその
工程数も容易に短縮できるようになる。そして、このよ
うな深さの異なる２種類のトレンチ素子分離領域を有す
る半導体装置の製造コストの低減が容易になる。

【００５２】また、本発明では、トレンチ素子分離領域
となる溝内には絶縁物のみが充填される。このため、寄
生容量が大幅に低減し半導体装置の高速化が容易にな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するためのＢ
ｉＰトランジスタの製造工程順の断面図である。

【図２】本発明の第１の実施の形態を説明するためのＢ
ｉＰトランジスタの製造工程順の断面図である。

【図３】本発明の第２の実施の形態を説明するためのＢ
ｉＰトランジスタの製造工程順の断面図である。

【図４】本発明の第２の実施の形態を説明するためのＢ
ｉＰトランジスタの製造工程順の断面図である。

【図５】第１の従来例を説明するＢｉＰトランジスタの
製造工程順の断面図である。

【図６】第２の従来例を説明するＢｉＰトランジスタの
製造工程順の断面図である。

【符号の説明】

１，２１，１０１シリコン基体２，１０２埋め込みコレクタ層３，１０３Ｎ型エピタキシャル層４シリコン窒化膜５，１０４シリコン酸化膜６，６ａトレンチ７，１０７内壁絶縁膜８酸化阻止膜９充填絶縁膜１０サイドウォール絶縁膜１１フィールド酸化膜１２平坦化絶縁膜１３，１１９保護絶縁膜１４，１１０コレクタ領域１５，１１１ベース領域１６，１１２エミッタ領域１７，１１３コレクタ引き出し領域１８浅い素子分離領域１９深い素子分離領域２０，１１６金属電極２２埋め込み絶縁膜２３ＳＯＩ層１０５第１のトレンチ１０６第２のトレンチ１０８多結晶シリコン膜１０９キャップ酸化膜１１４第１のトレンチ素子分離領域１１５第２のトレンチ素子分離領域１１７エッチング阻止膜１１８多結晶シリコン層

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に浅い素子分離領域と深
い素子分離領域とを有する半導体装置において、前記半
導体基板の表面に同じ深さの第１の溝と第２の溝とを形
成する工程と、前記第１の溝を充填し更に前記第２の溝
の側壁部のサイドウォール絶縁膜となる耐酸化性絶縁膜
を形成する工程と、前記耐酸化性絶縁膜を酸化マスクに
した熱酸化で前記第２の溝の底部に選択的に熱酸化膜を
形成する工程と、前記熱酸化膜上に絶縁膜を形成して前
記第２の溝を充填する工程とを有し、前記耐酸化性絶縁
膜の充填された第１の溝を前記浅い素子分離領域とし、
前記熱酸化膜と前記絶縁膜の充填された第２の溝を前記
深い素子分離領域とすることを特徴とする半導体装置の
製造方法。
【請求項２】半導体基板の内部の所定の深さのところ
に高濃度の不純物を含有する高濃度層を形成する工程
と、前記高濃度層上部に達するように第１の溝と第２の
溝とを同じ深さに形成する工程と、前記第１の溝を充填
し更に前記第２の溝の側壁部のサイドウォール絶縁膜と
なる耐酸化性絶縁膜を形成する工程と、前記耐酸化性絶
縁膜を酸化マスクにして前記第２の溝底部の前記高濃度
層を選択的に熱酸化し熱酸化膜に変換するする工程と、
前記熱酸化膜上に絶縁膜を形成して前記第２の溝を充填
する工程とを有し、前記耐酸化性絶縁膜の充填された第
１の溝を前記浅い素子分離領域とし、前記熱酸化膜と前
記絶縁膜の充填された第２の溝を前記深い素子分離領域
とすることを特徴とする半導体装置の製造方法。
【請求項３】前記耐酸化性絶縁膜がシリコン窒化膜あ
るいはシリコンオキシナイトライド膜で構成されること
を特徴とする請求項１または請求項２記載の半導体装置
の製造方法。
【請求項４】前記半導体基板がＳＯＩ基板でありＳＯ
Ｉ層に前記高濃度層が形成されていることを特徴とする
請求項２または請求項３記載の半導体装置の製造方法。
【請求項５】前記高濃度層の不純物がリン不純物ある
いはヒ素不純物であることを特徴とする請求項２、請求
項３または請求項４記載の半導体装置の製造方法。