TW201711037A - 使用背面金屬層的高密度記憶體架構 - Google Patents

使用背面金屬層的高密度記憶體架構 Download PDF

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Abstract

本發明揭露了一種具有基材的背面上形成的金屬化層之微電子記憶體，其中背面上的該等金屬化層可被用於形成源極線及字線。此種組態可導致位元單元面積的減少、較高的記憶體陣列密度、以及較低的源極線及字線電阻。此外，此種組態亦可提供將邏輯及記憶體電路的互連性能獨立地最佳化之彈性。

Description

使用背面金屬層的高密度記憶體架構
本發明揭露之實施例係有關微電子裝置之領域，且尤係有關包含至少一背面金屬層(back side metal layer)的非揮發性微電子記憶體之製造。
諸如中央處理單元(Central Processing Unit；簡稱CPU)等的現代微電子處理器使用嵌入式快取記憶體，以便加速微電子處理器的效能，且/或符合諸如系統單晶片(System-on-Chip；簡稱SoC)裝置之記憶體頻寬要求。為了在最高等級的積體密度(integration density)下實施嵌入式快取記憶體，將儘量多的位元單元設置在嵌入式快取記憶體的每一位元線、源極線、及字線上。如熟悉此項技術者將可了解的，位元線及字線長度以與每一位元線及字線上的位元單元數成比例之方式增加。例如，在22奈米邏輯製程技術中，嵌入式快取記憶體中之位元線及字線的典型長度可能約為數十微米。然而，長位元線及字線的使用可能導致嵌入式快取記憶體的性能變得對互連電阻 (interconnect resistance)更為敏感，尤其當嵌入式快取記憶體的尺寸被微縮且位元線及字線的寬度減小時更是如此。此種電阻尤其可能對諸如自旋轉移力矩(Spin-Transfer Torque；簡稱STT)、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory；簡稱MRAM)、及電阻式隨機存取記憶體(Resistive Random Access Memory；簡稱ReRAM)等的基於電阻的記憶體技術造成問題，其中在最小的位元單元面積下減少源極線、位元線、及字線的電阻已成為這些基於電阻的記憶體技術的成功整合之一最大挑戰。因此，需要開發出用於基於電阻的記憶體之新記憶體架構，以便減輕高源極線及字線電阻導致的性能及密度限制，且適應位元線及字線的寬度之有限的間距微縮。
100,150‧‧‧微電子記憶體
S‧‧‧基材
MBT‧‧‧記憶體位元單元電晶體
PWL‧‧‧多晶矽字線
S/D‧‧‧源極/汲極結構
D0‧‧‧介電材料
M0,M1,M2,M4,M5,M-2‧‧‧金屬化層
SL‧‧‧源極線
SNC‧‧‧儲存節點接觸
VSL‧‧‧源極線導電通孔
VSNC‧‧‧儲存節點接觸通孔
D1,D2,D4,D5,D-1‧‧‧介電層
V0,V1,V3,V4,V-1‧‧‧通孔
TA‧‧‧陣列
T‧‧‧記憶單元電晶體
BL‧‧‧位元線
BC‧‧‧位元單元
BCH‧‧‧位元單元高度
P‧‧‧間距
F‧‧‧半間距
WSL‧‧‧源極線寬度
WSNC‧‧‧儲存節點接觸寬度
A‧‧‧位元單元面積
WL‧‧‧字線
WLstrap‧‧‧字線帶
DDC‧‧‧深擴散接觸
TWL‧‧‧厚度
200‧‧‧計算裝置
202‧‧‧電路板
204‧‧‧處理器
206A,206B‧‧‧通訊晶片
208‧‧‧揮發性記憶體
210‧‧‧非揮發性記憶體
212‧‧‧快閃記憶體
214‧‧‧圖形處理器
216‧‧‧晶片組
本說明書之結論部分中已特別指出且清楚地在申請專利範圍中要求本發明揭露之標的。若參閱前文中之說明及最後的申請專利範圍，且配合各圖式，將可對本發明揭露之前文所述的及其他的特徵有更完整的了解。我們應可了解：該等圖式只示出根據本發明揭露之數個實施例，且該等圖式因而將不被視為對本發明範圍的限制。前文中已利用該等圖式而在額外的具體性及細節下說明了本發明之揭露，因而可更易於確定本發明揭露之優點，在該等圖式中： 第1圖示出此項技術中習知的一微電子記憶體之側視橫斷面圖。
第2圖示出此項技術中習知的該微電子記憶體沿著第1圖的線2-2的源極線及儲存節點接觸之側視橫斷面圖。
第3圖示出此項技術中習知的該微電子記憶體沿著第1圖的線3-3之側視橫斷面圖。
第4圖示出根據本發明說明的一實施例而具有在接近一基材的背面處形成的至少一金屬化層的一微電子記憶體之側視橫斷面圖。
第5a及5b圖示出根據本發明說明的一實施例而具有在接近一基材的背面處形成的至少一金屬化層的該微電子記憶體沿著第4圖的線5-5檢視的源極線及儲存節點接觸之側視橫斷面圖。
第6圖示出根據本發明說明的一實施例的該微電子記憶體沿著第3圖的線6-6之側視橫斷面圖。
第7圖示出根據本發明說明的一實施例的該微電子記憶體沿著第6圖的線7-7檢視的一字線帶之側視橫斷面圖。
第8圖示出根據本發明說明的一實施例之一計算裝置。
【發明內容及實施方式】
在下文的詳細說明中，將參照以舉例方式示出可實施申請專利範圍之標的之特定實施例的圖式。將以使熟悉此 項技術者足以能夠實施該標的之細節說明這些實施例。我們當可了解：各實施例雖然是不同的，但不必然是互斥的。例如，可在不脫離申請專利範圍之標的之精神及範圍下，將本發明中以與一實施例有關之方式說明的一特定的特徵、結構、或特性實施於其他實施例中。在本說明書中提及"一個實施例"或"一實施"時，意指以與該實施例有關之方式述及的一特定的特徵、結構、或特性被包含在本說明內包含的至少一實施例中。因此，使用詞語"一實施"或"在一實施例中"時，不必然都參照到相同的實施例。此外，我們當可了解：可在不脫離申請專利範圍之標的之精神及範圍下，修改所揭露的每一實施例內之個別元件的位置或配置。因此，不應以限制之方式理解下文中之詳細說明，且只由被適當詮釋的最後之申請專利範圍以及該等最後之申請專利範圍應享有之完整等效物範圍界定該標的之範圍。在所有該等數個圖式中，相像的代號將參照到相同的或類似的功能，且該等圖式所示之元件不必然有相互一致的尺度，而是可能放大或縮小個別的元件，以便在本發明說明的上下文中更易於理解該等元件。
本說明書中使用之術語"在...之上"、"到"、"在...之間"、及"在...上"可意指一層或組件與其他層或組件有關的相對位置。"在"另一層/組件"之上"或"上"的一層/組件或被接合"到"另一層/組件的一層/組件可與該另一層/組件直接接觸，或可有一或多個中間層/組件。"在"一些層/組件"之間"的一層/組件可與該等層/組件直接接 觸，或可有一或多個中間層/組件。
我們應可了解：橫斷面圖嚴格說來可能不是完美的橫斷面圖，這是因為可能並未示出微電子記憶體的一些部分，以便不會擋住對一些組件的檢視，因而可了解相關組件的位置。此外，為了顧及清晰及簡潔，並未示出各種各樣的層、組件、及材料(例如，擴散阻障層(diffusion barrier)、黏著/潤濕層(wetting layer)、障壁襯墊、及導電填充材料等的層、組件、及材料)。
第1圖示出此項技術中習知的一微電子記憶體100的一部分之一橫斷面圖。微電子記憶體100可包含被示為第0、第1、第2、第3、及第4之複數個層。第0層可包含一基材S，該基材S有一前面Sf及一對面的背面Sb。可在該基材S的前面Sf上及/或中形成複數個記憶體位元單元電晶體(Memory Bitcell Transistor；簡稱MBT)。每一記憶體位元單元電晶體MBT包含作為該記憶體位元單元電晶體MBT的一部分之諸如一多晶矽字線(Polysilicon Word Line；簡稱PWL)等的一字線。可在該基材S中形成被用於該記憶體位元單元電晶體MBT的操作之複數個源極/汲極結構S/D。如熟悉此項技術者當可了解的，可藉由以一適當的n型或p型摻雜劑摻雜該基材S，而形成該等源極/汲極結構S/D。此類記憶體位元單元電晶體MBT之組件、結構、及工作是此項技術中習知的，且為了顧及簡潔及簡明，本說明書中將不說明該組件、結構、及工作。可在該基材前面Sf之上形成一介電 材料D0，且可在該介電材料D0上或中形成該記憶體位元單元電晶體MBT及一金屬化層M0，其中該金屬化層M0可被用於形成源極線SL及儲存節點接觸SNC以及其他信號佈線結構(圖中未示出)。可利用源極線導電通孔VSL將該等源極線SL連接到其各別的源極/汲極結構S/D，且可利用儲存節點接觸通孔VSNC將該等儲存節點接觸SNC連接到其各別的源極/汲極結構S/D。
如第1圖中進一步示出的，可在該第0層上分別形成圖中示為第1層及第2層之至少一額外的層。該第1層可包含一金屬化層M1(走線(trace)/線)，該金屬化層M1可經由延伸通過介電層D1之通孔V0而與各別的儲存節點接觸SNC通訊，且該第2層可包含一金屬化層M2(走線/線)，該金屬化層M2可經由延伸通過介電層D2之通孔V1而與各別的儲存節點接觸SNC通訊。
微電子記憶體100可包含在一陣列TA中之複數個記憶單元電晶體T(被示出為磁性穿隧接面電晶體(magnetic tunnel junction transistor))。該等記憶單元電晶體T被示出為在該第3層中形成，且可分別經由該第1層及該第2層之該等金屬化層M1及M2以及通孔V0及V1而被連接到儲存節點接觸SNC。
如第1圖中進一步示出的，可在該第3層上進一步形成第4層，其中該第4層可包含一包括一位元線BL之一金屬化層M4，其中該位元線BL經由延伸通過該第4層的一介電層D4之通孔V3而電連接到該等記憶單元電晶 體T。
第2圖示出第0層的該金屬化層M0之上橫斷面圖，圖中示出該等源極線SL及儲存節點接觸SNC，且以虛線示出位元單元BC之分隔線(請亦參閱第1圖)。如圖所示，在該金屬化層M0內形成該等源極線SL及儲存節點接觸SNC時，可限制每一位元單元BC的尺寸。如圖所示，位元單元高度BCH等於二乘以間距P(該等結構間之中心距離(center-to-center distance))或4F，其中F是該等結構之半間距(half pitch)P。因為該位元單元高度BCH被該間距P限制，所以可減少該等結構之寬度(亦即，源極線寬度WSL及儲存節點接觸寬度WSNC)，以便減少每一位元單元BC之面積A。然而，如熟悉此項技術者將可了解的，此種方式可能增加電阻且使性能降低。此外，藉由增加該結構之厚度而減少電阻可能不是傳統製程中之一選項，這是因為通常由記憶體區之外的邏輯電路之性能要求決定該等結構之尺寸。
第3圖示出微電子記憶體100沿著第1圖的線3-3之一橫斷面圖，其中在該第4層上形成了一額外的第5層，但是為了顧及清晰而並未示出第0層的所有結構。該第5層可包含一介電層D5及金屬化層M5，其中該金屬化層包含一字線WL。該字線WL可經由延伸通過該介電層D5之至少一通孔V4而電連接到該金屬化層M4。如第3圖所示，微電子記憶體100將有一字線帶WLstrap，該字線帶WLstrap將自第0層之該多晶矽字線PWL經由各金屬化 層(例如，M0、M1、M2、M3、及M4)及各通孔(例如，Vpoly、V0、V1、V2、V3、及V4)而延伸到第5層之該字線WL。如熟悉此項技術者將可了解的，該字線帶WLstrap的佈局(placement)中斷了第3層中之該記憶單元電晶體陣列TA，且由於為了減少字線電阻及延遲而將在該微電子記憶體內設有許多字線帶WLstrap，所以該等字線帶WLstrap可能對該記憶單元電晶體陣列TA的密度有顯著的影響。
該等介電層(例如，D0-D5)可以是任何適當的介電材料，其中包括但不限於二氧化矽(SiO2)、氮氧化矽(SiOxNy)、氮化矽(Si3N4)、碳化矽(SiC)、液晶聚合物、環氧樹脂、雙馬來醯亞胺三嗪樹脂(bismaleimide triazine resin)、及聚醯亞胺等的材料、以及包括但不限於碳摻雜介電質、氟摻雜介電質、多孔性介電質、有機聚合物介電質、及矽基聚合物介電質等的低k值及超低k值介電質(介電常數小於約3.6)，且可以其中包括但不限於化學氣相沉積、物理氣相沉積、塗佈(coating)、及積層(lamination)等的任何已知的技術形成該等介電層。
可以諸如微影及電鍍等的任何已知的技術製造該等金屬化層(例如，M0-M5)以及通孔(例如，Vpoly及V0-V4)，且該等金屬化層(例如，M0-M5)以及通孔(例如，Vpoly及V0-V4)可以是諸如其中包括但不限於銅、銀、鎳、金、鋁、鎢、鈷、以及以上各項之合金等的任何適當的導電材料。該基材S可以是其中包括但不限於含矽 基材之何適當的基材。
本發明說明之實施例係有關形成具有在基材的背面上形成的金屬化層之微電子記憶體，其中該等金屬化層可被用於形成源極線及字線。此種組態可導致位元單元面積的減少、較高的記憶體陣列密度、以及較低的源極線及字線電阻。此外，此種組態亦可提供將邏輯及記憶體電路的互連性能獨立地最佳化之彈性。
如第4圖所示，可利用接近第a-1層的一金屬化層M-1內之基材背面Sb之源極線SL形成一微電子記憶體150。藉由將該源極線SL自接近基材前面Sf的一位置移到接近基材背面Sb的一位置，可減少位元單元面積A(請參閱第5a及5b圖)，這是因為該等源極線SL不再需要(如第2圖所示的)在與儲存節點接觸SNC相同的金屬化層中，因而將能夠藉由減少電阻而實現較高的位元單元BC性能。
如第4圖進一步所示，該源極線SL可經由一深擴散接觸DDC而被連接到該等源極/汲極結構S/D。如熟悉此項技術者將可了解的，可將一n型摻雜劑或一p型摻雜劑植入該基材S，而形成該深擴散接觸DDC。
第5a及5b圖示出沿著第4圖的線5-5之一視圖，圖中只示出不含任何中間結構之該等源極線SL及該等儲存節點接觸SNC，因而可看到該等源極線SL及該等節點接觸SNC之相對位置及尺寸。如第5a圖所示，可針對高速應用而將源極線寬度WSL最佳化，其中可使該源極線寬度 WSL比第3圖之源極線寬度WSL增加高達3倍，且同時維持每一位元單元BC之相同的面積A，其中該等儲存節點接觸SNC被定位在該源極線SL的垂直正上方。如熟悉此項技術者將可了解的，源極線寬度WSL的增加可減少該源極線的電阻，且導致增加的讀取及寫入邊界(write margin)以及增加的速度。此外，可將源極線SL之厚度TSL(請參閱第4圖)進一步最佳化，以便減少基於電阻的記憶體之源極線電阻。
如第5b圖所示，可將源極線寬度WSL調整到其在高密度應用中之最小值，其中該等儲存節點接觸SNC可具有與源極線寬度WSL實質上相同的一儲存節點接觸寬度WSNC，且其中可將該等儲存節點接觸SNC定位在該源極線SL的垂直正上方。與第2圖的位元單元高度BCH比較時，此種組態可減少位元單元高度BCH多達兩倍。仍然可將源極線SL之厚度TSL(請參閱第4圖)進一步最佳化，以便減少基於電阻的記憶體之源極線電阻。
第6圖示出具有在第-1層上形成之一額外的第-2層的微電子記憶體150沿著第4圖的線6-6之一橫斷面圖。該第-1層可包含一介電層D-1，且該第-2層可包含一金屬化層M-2，其中該金屬化層包含字線WL。該字線WL可經由延伸通過該介電層D-1之至少一通孔V-1而電連接到該金屬化層M-1。可將字線WL之厚度TWL最佳化，以便減少字線延遲。
如第6圖所示，微電子記憶體150將有將延伸通過該 第0層、該第-1層、及該第-2層之字線帶WLstrap。係為沿著第5圖的線7-7的一橫斷面圖之第7圖在沒有介電層的情況下較詳細地示出該字線帶WLstrap。如第7圖所示，該字線帶WLstrap包含通過前文所述的結構(包括不佔用基材中之額外的面積之深擴散接觸DDC及源極/汲極結構S/D)的介於字線WL與多晶矽字線PWL間之一電氣路徑。此外，該字線帶WLstrap不再如前文所述地中斷該記憶單元電晶體陣列TA。
第8圖示出根據本發明說明的一實施例之一計算裝置200。計算裝置200中安裝了一電路板202。電路板可包含其中包括但不限於一處理器204、至少一通訊晶片206A、206B、揮發性記憶體208(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體210(例如，唯讀記憶體(ROM))、快閃記憶體212、一圖形處理器或CPU214、一數位信號處理器(圖中未示出)、一密碼處理器(圖中未示出)、一晶片組216、一天線、一顯示器(觸控式螢幕顯示器)、一觸控式螢幕控制器、一電池、一音訊編碼解碼器(圖中未示出)、一視訊編碼解碼器(圖中未示出)、一功率放大器(AMP)、一全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、一羅盤、一加速度計(圖中未示出)、一陀螺儀(圖中未示出)、一喇叭(圖中未示出)、一相機、以及一大量儲存裝置(圖中未示出)(諸如硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡 稱DVD)等的大量儲存裝置)之一些微電子組件。該等微電子組件中之任何微電子組件可在實體上及電氣上被耦合到電路板202。在某些實施例中，該等微電子組件中之至少一微電子組件可以是處理器204的一部分。
該通訊晶片能夠執行無線通訊，而將資料傳輸進出該計算裝置。術語"無線"及其派生詞可被用於描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。該通訊晶片可實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。該計算裝置可包含複數個通訊晶片。例如，一第一通訊晶片可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
術語"處理器"可意指用於處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及 /或記憶體的其他電子資料之任何裝置或裝置的一部分。
具有嵌入式記憶體的計算裝置200內之任何微電子組件可包含本發明所述的接近該嵌入式記憶體的基材背面之金屬化層。
在各實施例中，該計算裝置可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，該計算裝置可以是用於處理資料的任何其他電子裝置。
我們應可了解：本發明說明之標的不必然限於第1-8圖所示之特定應用。如熟悉此項技術者將可了解的，該標的可適用於其他的微電子裝置及總成應用。
下文中之例子係有關進一步的實施例，其中例子1是一種導電連接器，包含一微電子記憶體，該微電子記憶體包含有一前面及一對面的背面之一基材、接近該基材背面之一源極線、以及接近該基材前面之一記憶體位元單元電晶體。
在例子2中，例子1之標的在可供選擇採用之情形下可包含：該記憶體位元單元電晶體包含在該基材中形成之至少一源極/汲極結構，其中該源極線電連接到該至少一源極/汲極結構。
在例子3中，例子2之標的在可供選擇採用之情形下可包含：該源極線經由該基材內之一深擴散接觸而電連接到該至少一源極/汲極結構。
在例子4中，例子1至3中之任一例子之標的在可供選擇採用之情形下可包含在接近該基材背面處形成之一字線。
在例子5中，例子4之標的在可供選擇採用之情形下可包含一字線帶，該字線帶包含接近該基材背面之該字線，該字線電連接到一記憶體位元單元電晶體內之一字線。
在例子6中，例子5之標的在可供選擇採用之情形下可包含：接近該基材背面之該字線經由該基材內之一源極/汲極結構及一深擴散接觸而電連接到一記憶體位元單元電晶體內之一字線。
在例子7中，例子1至4中之任一例子之標的在可供選擇採用之情形下可包含接近該基材前面之一記憶單元電晶體陣列。
在例子8中，例子7之標的在可供選擇採用之情形下可包含：該記憶單元電晶體陣列包含複數個基於電阻的記憶體電晶體。
在例子9中，例子8之標的在可供選擇採用之情形下可包含：該複數個基於電阻的記憶體電晶體包含複數個自旋轉移力矩(STT)MRAM(磁阻式隨機存取記憶體)電晶體。
在例子10中，例子8之標的在可供選擇採用之情形下可包含：該複數個基於電阻的記憶體電晶體包含複數個ReRAM(電阻式隨機存取記憶體)。
下文中之例子係有關進一步的實施例，其中例子11是一種微電子記憶體，該微電子記憶體包含有一前面及一對面的背面之一基材、接近該基材背面之一字線、以及接近該基材前面之一記憶體位元單元電晶體。
在例子12中，例子11之標的在可供選擇採用之情形下可包含一字線帶，該字線帶包含接近該基材背面之該字線，該字線電連接到一記憶體位元單元電晶體內之一字線。
在例子13中，例子11之標的在可供選擇採用之情形下可包含：接近該基材背面之該字線經由該基材內之一源極/汲極結構及一深擴散接觸而電連接到一記憶體位元單元電晶體內之一字線。
在例子14中，例子11之標的在可供選擇採用之情形下可包含在接近該基材背面處形成之一源極線。
在例子15中，例子11之標的在可供選擇採用之情形下可包含：該記憶體位元單元電晶體包含在該基材中形成之至少一源極/汲極結構，其中該源極線電連接到該至少一源極/汲極結構。
在例子16中，例子15之標的在可供選擇採用之情形下可包含：該源極線經由該基材內之一深擴散接觸而電連接到該至少一源極/汲極結構。
在例子17中，例子11至16中之任一例子之標的在可供選擇採用之情形下可包含接近該基材前面之一電晶體陣列。
在例子18中，例子17之標的在可供選擇採用之情形下可包含：該電晶體陣列包含複數個基於電阻的記憶體電晶體。
在例子19中，例子18之標的在可供選擇採用之情形下可包含：該複數個基於電阻的記憶體電晶體包含複數個自旋轉移力矩(STT)MRAM(磁阻式隨機存取記憶體)電晶體。
在例子20中，例子18之標的在可供選擇採用之情形下可包含：該複數個基於電阻的記憶體電晶體包含複數個ReRAM(電阻式隨機存取記憶體)。
下文中之例子係有關進一步的實施例，其中例子21是一種電子系統，該電子系統包含一電路板以及被連接到該電路板的一微電子組件，其中該微電子組件包含一微電子記憶體，該微電子記憶體包含：有一前面及一對面的背面之一基材；接近該基材背面之一源極線；接近該基材前面之一記憶體位元單元電晶體，其中該記憶體位元單元電晶體包含在該基材中形成之至少一源極/汲極結構，其中該源極線電連接到該至少一源極/汲極結構；在接近該基材背面處形成之一字線；一字線帶，該字線帶包含接近該基材背面之該字線，該字線電連接到一記憶體位元單元電晶體內之一字線；以及接近該該基材前面之一記憶單元電 晶體。
在例子22中，例子21之標的在可供選擇採用之情形下可包含：該源極線經由該基材內之一深擴散接觸而電連接到該至少一源極/汲極結構。
在例子23中，例子21之標的在可供選擇採用之情形下可包含：接近該基材背面之該字線經由該基材內之一源極/汲極結構及一深擴散接觸而電連接到一記憶體位元單元電晶體內之一字線。
在例子24中，例子21之標的在可供選擇採用之情形下可包含：該記憶單元電晶體陣列包含複數個基於電阻的記憶體電晶體。
在例子25中，例子24之標的在可供選擇採用之情形下可包含：該複數個基於電阻的記憶體電晶體包含複數個自旋轉移力矩(STT)MRAM(磁阻式隨機存取記憶體)電晶體。
在例子26中，例子24之標的在可供選擇採用之情形下可包含：該複數個基於電阻的記憶體電晶體包含複數個ReRAM(電阻式隨機存取記憶體)。
至此已詳細說明了本發明說明之實施例，我們應可了解：最後的申請專利範圍界定之本發明說明將不限於前文說明中述及的特定細節，這是因為：在不脫離本發明說明之精神或範圍下，該等特定細節的許多顯而易見之變形是可能的。
100‧‧‧微電子記憶體

Claims (20)

  1. 一種微電子記憶體，包含：有一前面及一對面的背面之一基材；接近該基材背面之一源極線；以及接近該基材前面之一記憶體位元單元電晶體。
  2. 如申請專利範圍第1項之微電子記憶體，其中該記憶體位元單元電晶體包含在該基材中形成之至少一源極/汲極結構，其中該源極線電連接到該至少一源極/汲極結構。
  3. 如申請專利範圍第2項之微電子記憶體，其中該源極線經由該基材內之一深擴散接觸而電連接到該至少一源極/汲極結構。
  4. 如申請專利範圍第1項之微電子記憶體，進一步包含在接近該基材背面處形成之一字線。
  5. 如申請專利範圍第4項之微電子記憶體，進一步包含一字線帶，該字線帶包含接近該基材背面之該字線，該字線電連接到一記憶體位元單元電晶體內之一字線。
  6. 如申請專利範圍第5項之微電子記憶體，其中接近該基材背面之該字線經由該基材內之一源極/汲極結構及一深擴散接觸而電連接到一記憶體位元單元電晶體內之一字線。
  7. 如申請專利範圍第1項之微電子記憶體，進一步包含近該基材前面之一記憶單元電晶體陣列。
  8. 如申請專利範圍第7項之微電子記憶體，其中該 記憶單元電晶體陣列包含複數個基於電阻的記憶體電晶體。
  9. 一種微電子記憶體，包含：有一前面及一對面的背面之一基材；接近該基材背面之一字線；以及接近該基材前面之一記憶體位元單元電晶體。
  10. 如申請專利範圍第9項之微電子記憶體，進一步包含一字線帶，該字線帶包含接近該基材背面之該字線，該字線電連接到一記憶體位元單元電晶體內之一字線。
  11. 如申請專利範圍第9項之微電子記憶體，其中接近該基材背面之該字線經由該基材內之一源極/汲極結構及一深擴散接觸而電連接到一記憶體位元單元電晶體內之一字線。
  12. 如申請專利範圍第9項之微電子記憶體，進一步包含在接近該基材背面處形成之一源極線。
  13. 如申請專利範圍第12項之微電子記憶體，其中該記憶體位元單元電晶體包含在該基材中形成之至少一源極/汲極結構，其中該源極線電連接到該至少一源極/汲極結構。
  14. 如申請專利範圍第13項之微電子記憶體，其中該源極線經由該基材內之一深擴散接觸而電連接到該至少一源極/汲極結構。
  15. 如申請專利範圍第9項之微電子記憶體，進一步包含接近該基材前面之一電晶體陣列。
  16. 如申請專利範圍第15項之微電子記憶體，其中該電晶體陣列包含複數個基於電阻的記憶體電晶體。
  17. 一種電子系統，包含：一板；以及被連接到該板的一微電子組件，其中該微電子組件包含一微電子記憶體，該微電子記憶體包含：有一前面及一對面的背面之一基材；接近該基材背面之一源極線；接近該基材前面之一記憶體位元單元電晶體，其中該記憶體位元單元電晶體包含在該基材中形成之至少一源極/汲極結構，其中該源極線電連接到該至少一源極/汲極結構；在接近該基材背面處形成之一字線；一字線帶，該字線帶包含接近該基材背面之該字線，該字線電連接到一記憶體位元單元電晶體內之一字線；以及接近該該基材前面之一記憶單元電晶體陣列。
  18. 如申請專利範圍第17項之電子系統，其中該源極線經由該基材內之一深擴散接觸而電連接到該至少一源極/汲極結構。
  19. 如申請專利範圍第17項之電子系統，其中接近該基材背面之該字線經由該基材內之一源極/汲極結構及一深擴散接觸而電連接到一記憶體位元單元電晶體內之一字線。
  20. 如申請專利範圍第17項之電子系統，其中該記憶單元電晶體陣列包含複數個基於電阻的記憶體電晶體。
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