KR100491932B1 - 스태틱형 반도체 기억 장치 - Google Patents

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KR100491932B1
KR100491932B1 KR10-2003-0032522A KR20030032522A KR100491932B1 KR 100491932 B1 KR100491932 B1 KR 100491932B1 KR 20030032522 A KR20030032522 A KR 20030032522A KR 100491932 B1 KR100491932 B1 KR 100491932B1
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데이마코토
후지이야스히로
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미쓰비시덴키 가부시키가이샤
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Abstract

스태틱형 반도체 기억 장치의 메모리셀은 반도체 기판(1)의 주표면 상에 절연막(3)을 거쳐서 형성된 MOS 트랜지스터의 게이트 전극(2)과, 게이트 전극(2)을 덮는 층간 절연막(4)과, 층간 절연막(4)에 마련되어 게이트 전극(2)의 양측에 위치하는 소스 및 드레인에 도달하는 1조(粗)의 콘택트홀(9)과, 콘택트홀(9) 내에 각각 형성되는 플러그부(6)와, 플러그부(6) 상에 각각 형성되는 금속 배선(7)을 구비한다. 그리고, 층간 절연막(4) 내에 위치하는 콘택트홀(9) 사이의 간격 S1을 층간 절연막(4) 표면에서의 콘택트홀(9) 사이의 간격 S2보다도 작게 한다.

Description

스태틱형 반도체 기억 장치{STATIC TYPE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 스태틱형 반도체 기억 장치(SRAM : Static Random Access Memory)에 관한 것으로, 특히, SRAM에서의 도전층간 접속 구조에 관한 것이다.
SRAM의 메모리셀에는, 두 개의 액세스 MOS(Metal Oxide Semiconductor) 트랜지스터와, 두 개의 드라이버 MOS 트랜지스터와, 두 개의 로드 MOS 트랜지스터를 구비한 것이 있다. 이 경우, 두 개의 로드 MOS 트랜지스터와, 두 개의 드라이버 MOS 트랜지스터로 플립플롭 회로가 구성된다.
이 플립플롭 회로에 의해 크로스 커플링된 두 개의 기억 노드가 구성된다. 두 개의 기억 노드는, (H(high) 레벨, L(1ow) 레벨) 또는 (L 레벨, H 레벨)의 쌍(雙) 안정 상태를 갖는다. 이 쌍 안정 상태는 소정의 전원 전위가 인가되고 있는 한 유지된다.
통상, 상기한 각 MOS 트랜지스터의 소스나 드레인은 상층 배선과 접속된다. 해당 상층 배선과 소스나 드레인은, 콘택트홀을 거쳐서 접속할 수 있다. 이와 같이, 상층 배선과 기판 사이를 접속하는 콘택트홀의 형상에는, 종래부터 여러 가지의 것이 존재한다.
예컨대, 일본 특허 공개 평성 제1-256152호 공보에는, 층간 절연막에 저부로부터 표면을 향하여 좁아지는 측벽을 적어도 일부에 갖는 콘택트홀을 마련한 반도체 장치가 기재되어 있다.
또한, 일본 특허 공개 평성 제10-270555호 공보에는, 반도체 하지층 상에 형성되어 에칭율이 다른 복수의 층으로 이루어지는 층간 절연막과, 층간 절연막에 마련된 개구에 형성되어 반도체 하지층에 이르는 콘택트를 구비하고, 해당 콘택트가 층간 절연막 중 반도체 하지층에 인접한 부분에서 직경 방향으로 확대된 반도체 장치가 기재되어 있다.
또한, 일본 특허 공개 평성 제2-142161호 공보에는, 기판 상에 마련한 절연막의 일부를 선택적으로 제거하여 형성된 제거부의 측벽에 요철을 형성하고, 제거부에 마련한 금속막을 절연막과 계합시킨 반도체 장치가 기재되어 있다.
그런데, SRAM의 미세화, 동작 전압의 저하, 기억 노드 용량의 저하에 기인하여, α선에 의해 발생한 캐리어에 의해 기억 노드로부터 기판으로의 전하 유출이나 전하 주입에 의해 기억 반전하는 현상(이하, 이 현상을 「소프트 에러」라고 칭함)이 발생할 수 있다.
이 소프트 에러에 대한 대책으로서, 기억 노드에 용량을 부가하는 것이 생각된다. 예컨대, 기억 노드와 그라운드 사이나, 기억 노드와 전압 공급부 사이의 용량을 증대함으로써, α선에 의한 기억 노드에 대한 전하의 변화 비율을 상대적으로 감소시키게 되어, 소프트 에러를 감소시킬 수 있는 것이라고 생각된다.
그래서, 본 발명은 기억 노드에 용량을 부가함으로써 소프트 에러 내성에 우수한 스태틱형 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 스태틱형 반도체 기억 장치는, 메모리셀과, 해당 메모리셀 내에 형성되는 제 1 및 제 2 도체부와, 제 1 및 제 2 도체부를 덮는 층간 절연막과, 층간 절연막에 마련되어 제 1 및 제 2 도체부에 도달하는 제 1 및 제 2 접속 구멍과, 제 1 및 제 2 접속 구멍 내에 형성되는 제 1 및 제 2 플러그부와, 제 1 및 제 2 플러그부 상에 각각 형성되는 제 3 및 제 4 도체부를 구비한다. 그리고, 층간 절연막 내에 위치하는 제 1 및 제 2 접속 구멍 사이의 간격을, 층간 절연막 표면에서의 제 1 및 제 2 접속 구멍 사이의 간격보다도 작게 한다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 도 1 내지 도 31을 이용하여, 본 발명의 실시예에 대하여 설명한다. 이하의 설명에서는, 본 발명을 SRAM(스태틱형 반도체 기억 장치)에 적용한 경우의 예에 대하여 설명한다.
도 30은 본 실시예에 있어서의 SRAM의 메모리셀의 등가 회로도이다. SRAM은 메모리셀이 형성되는 메모리셀 어레이 영역과, 메모리셀의 동작 제어를 실행하는 주변 회로가 형성되는 주변 회로 영역을 구비한다.
메모리셀은, 도 30에 도시하는 바와 같이, 제 1 및 제 2 인버터와, 두 개의 액세스 MOS 트랜지스터 Q1, Q2를 갖는다. 제 1 인버터는 제 1 드라이버 MOS 트랜지스터 Q3과 제 1 로드 MOS 트랜지스터 Q5를 포함하고, 제 2 인버터는 제 2 드라이버 MOS 트랜지스터 Q4와 제 2 로드 MOS 트랜지스터 Q6을 포함한다.
제 1 인버터와 제 2 인버터는 서로의 입력과 출력을 접속한 플립플롭을 형성하고, 플립플롭의 제 1 기억 노드 N1에 제 1 액세스 MOS 트랜지스터 Q1의 소스가 접속되며, 플립플롭의 제 2 기억 노드 N2에 제 2 액세스 MOS 트랜지스터 Q2의 소스가 접속된다.
제 1 및 제 2 액세스 MOS 트랜지스터 Q1, Q2의 게이트는 워드선 WL에 접속되고, 제 1 및 제 2 액세스 MOS 트랜지스터 Q1, Q2의 소스는 비트선 BL과 접속된다. 또한, 제 1 및 제 2 로드 MOS 트랜지스터 Q5, Q6의 소스는 전원 VCC와 접속된다.
도 31에, 도 30에 있어서의 영역(30)의 확대 평면도, 즉 제 2 드라이버 MOS 트랜지스터 Q4의 평면 레이아웃을 나타낸다.
도 31에 도시하는 바와 같이, 제 2 드라이버 MOS 트랜지스터 Q4는 게이트 전극(2), 소스(24) 및 드레인(25)을 갖는다. 소스(24)는 콘택트부(27)를 거쳐서 접지되고, 드레인(25)은 콘택트부(28)를 거쳐서 제 2 기억 노드 N2와 접속된다. 소스(24) 및 드레인(25)은 소자 분리 영역(29)에 의해서 둘러싸여 있다. 메모리셀 내의 다른 MOS 트랜지스터도, 마찬가지로, 게이트 전극, 소스 및 드레인을 갖는다.
본 실시예에서는, 도 30에 있어서 점선으로 도시하는 바와 같이, 전원 VCC와 제 1 기억 노드 N1 사이, 전원 VCC와 제 2 기억 노드 N2 사이, 접지선 GND과 제 1 기억 노드 N1 사이, 접지선 GND과 제 2 기억 노드 N2 사이 중 적어도 1개소에, 용량을 부가한다.
상기한 개소에 용량을 형성하기 위해서는, 예컨대, 로드 MOS 트랜지스터 및/또는 드라이버 MOS 트랜지스터의 소스·드레인 사이에 용량을 부가하면 좋다. 구체적으로는, 제 1 및 제 2 로드 MOS 트랜지스터 Q5, Q6의 소스 상의 접속 구멍(콘택트홀)과 드레인 상의 접속 구멍(콘택트홀) 사이의 간격을 각각 작게 하거나, 제 1 및 제 2 드라이버 MOS 트랜지스터 Q3, Q4의 소스 상의 접속 구멍과 드레인 상의 접속 구멍 사이의 간격을 각각 작게 하면 좋다.
도 29에, 본 발명을 적용한 MOS 트랜지스터의 소스·드레인 및 그 근방의 구조예를 나타낸다. 도 29의 예에서는, MOS 트랜지스터의 소스(불순물 영역)(24) 및 드레인(불순물 영역)(25)과, 상층 배선 사이의 접속 구조를 나타내고 있다.
도 29에 도시하는 바와 같이, 반도체 기판(1)의 주표면에 간격을 두어, 도체부인 소스(24) 및 드레인(25)을 형성한다. 반도체 기판(1)의 주표면 상에 절연막(3)을 거쳐서 게이트 전극(2)을 형성한다. 이 게이트 전극(2)을 덮도록 층간 절연막(23)을 형성한다. 층간 절연막(23)은 1층의 절연막으로 구성되어도 좋고, 복수의 절연막을 적층하여 형성하여도 좋다.
층간 절연막(23)에, 소스(24) 및 드레인(25)에 도달하는 접속 구멍으로서의 1조의 콘택트홀(9)을 형성한다. 콘택트홀(9) 내에 도전 재료로 이루어지는 플러그부(6)를 형성하고, 플러그부(6) 상에 도체부인 금속 배선(7)을 형성한다.
도 29에 도시하는 바와 같이, 콘택트홀(9)은 층간 절연막(23) 내에서 가로 방향(반도체 기판의 주표면과 평행한 방향)으로 넓어지는 형상을 갖고 있다. 그 때문에, 층간 절연막(23) 내에 위치하는 콘택트홀(9) 사이의 간격(최소 간격) S1을, 층간 절연막(23) 표면에서의 콘택트홀(9) 사이의 간격(최소 간격) S2보다도 작게 할 수 있다. 또, 도 29의 예에서는, 간격 S1은 게이트 전극(2)의 폭(게이트 길이 방향의 폭) L0보다도 작게 되어 있다.
상기한 바와 같이, 간격 S1을 작게 함으로써, 플러그부(6) 사이의 간격을 작게 할 수 있다. 플러그부(6) 사이의 용량은 콘택트홀(9) 사이의 간격 S1, 즉 플러그부(6) 사이의 간격에 반비례하므로, 상기한 바와 같이, 간격 S1을 작게 함으로써, 플러그부(6) 사이의 용량을 증대시킬 수 있다. 그에 따라, MOS 트랜지스터의 소스·드레인 사이의 용량을 증대시킬 수 있다.
이 사상을, 제 1 및 제 2 드라이버 MOS 트랜지스터 Q3, Q4나 제 1 및 제 2 로드 MOS 트랜지스터 Q5, Q6에 적용함으로써, 이들 MOS 트랜지스터의 소스와 드레인 사이의 용량을 증대시킬 수 있다. 그에 따라, 도 30에 있어서, 점선으로 나타내는 개소에 용량을 부가한 것과 등가인 상태로 할 수 있다. 그 결과, α선에 의한 기억 노드 N1, N2에 대한 전하의 변화 비율을 상대적으로 감소시킬 수 있어, 소프트 에러를 저감할 수 있다.
또한, 콘택트홀(9) 사이의 간격 S2를 유지하면서 간격 S1을 작게 할 수 있으므로, 간격 S2를 더 작게 하는 것에 의해 미세화를 도모하면서 소프트 에러 내성을 향상시키는 것이 가능해진다.
도 29에 도시하는 바와 같이, 층간 절연막(23) 내에 위치하는 콘택트홀(9)의 폭(최대 폭) R1은 콘택트홀(9)의 저부(반도체 기판(1) 측의 단부)에 있어서의 폭 R0 및 콘택트홀(9)의 상단부(층간 절연막(23)의 표면)에 있어서의 폭 R2보다도 크게 되어 있다.
콘택트홀(9)이 이러한 형상을 갖는 것에 의해, 간격 S2를 유지하면서 간격 S1을 작게 할 수 있고, 상술한 바와 같이, 플러그부(6) 사이의 용량을 증대할 수 있다.
또, 본 실시예의 사상은, 도체부 사이를 접속하는 1조의 접속 구멍이면 적용 가능하다. 따라서, 상술한 바와 같이, 반도체 기판에 형성된 불순물 영역(도체부)과 배선 사이를 접속하는 접속 구멍뿐만 아니라, 배선끼리의 사이를 접속하는 접속 구멍에도 본 실시예의 사상을 적용할 수 있다.
(실시예 1)
다음에, 본 발명의 실시예 1의 구체적인 구조예에 대하여, 도 1 내지 도 4를 이용하여 설명한다. 도 1은 본 발명의 실시예 1에 있어서의 SRAM의 메모리셀의 부분 단면도이며, MOS 트랜지스터 부분의 단면 구조예를 나타내는 도면이다.
도 1에 도시하는 바와 같이, 실리콘 기판 등의 반도체 기판(1)의 주표면 상에, MOS 트랜지스터를 형성한다. MOS 트랜지스터는 드라이버 MOS 트랜지스터라도 좋고, 로드 MOS 트랜지스터라도 좋다. 반도체 기판(1)의 주표면 상에, 실리콘 산화막 등의 절연막(3)을 거쳐서 게이트 전극(2)을 형성한다. 게이트 전극(2)은, 예컨대, 불순물을 도핑한 폴리실리콘막으로 구성된다.
게이트 전극(2)을 덮도록 층간 절연막(4)을 형성하고, 해당 층간 절연막(4) 상에 층간 절연막(5)을 형성한다. 층간 절연막(4)은 층간 절연막(5)보다도 에칭 속도(전형적으로는 등방성 에칭의 에칭 속도)가 큰 재질로 구성한다. 예컨대, 층간 절연막(4)을 BPTEOS(Boro Phospho Tetra Etyle Ortho Silicate)로 형성한 경우, 층간 절연막(5)을 TEOS(Tetra Etyle Ortho Silicate)로 형성하면 좋다.
층간 절연막(4, 5)을 관통하여 반도체 기판(1)의 주표면에 형성된 소스 및 드레인에 도달하도록 1조의 콘택트홀(9)을 형성한다. 콘택트홀(9)은 층간 절연막(4) 내에서 가로 방향으로 넓어진 형상을 갖고 있다. 도 1의 예에서는, 콘택트홀(9)은 대략 통형의 형상을 갖고 있다. 그에 따라, 층간 절연막(4) 내에 위치하는 콘택트홀(9) 사이의 간격 S1을, 층간 절연막(5)의 표면에서의 콘택트홀(9) 사이의 간격 S2보다도 작게 할 수 있다.
콘택트홀(9) 내에는, 예컨대, 텅스텐 등의 금속으로 형성되는 플러그부(6)를 형성한다. 따라서, 층간 절연막(4) 내에서의 플러그부(6) 사이의 간격도 S1로 작아지게 되어, 플러그부(6) 사이의 용량을 증대할 수 있다.
또, 층간 절연막(4)의 두께는 층간 절연막(5)의 두께보다도 두껍게 하는 것이 바람직하다. 그에 따라, 간격 S1이 작게 되는 부분을 상하 방향으로 길게 할 수 있다. 이것도 플러그부(6) 사이의 용량 증대에 기여할 수 있다.
플러그부(6) 상에서 층간 절연막(5) 상으로 연장하도록, Al 합금 등으로 이루어지는 금속 배선(7)을 형성한다.
다음에, 도 2 내지 도 4를 이용하여, 도 1에 나타내는 SRAM의 메모리셀 내의 MOS 트랜지스터 및 그 근방의 제조 방법에 대하여 설명한다.
도 2에 도시하는 바와 같이, 반도체 기판(1)의 주표면 상에, 절연막(3)을 거쳐서 게이트 전극(2)을 형성한다. 그 후, 이온 주입법 등을 이용하여 반도체 기판(1)의 주표면에 소정의 불순물을 주입하고, 해당 불순물을 확산시켜, 게이트 전극(2)의 양측에 소스 및 드레인(불순물 영역)을 형성한다.
다음에, CVD(Chemical Vapor Deposition)법 등을 이용하여, 게이트 전극(2)을 덮도록 층간 절연막(4)을 형성한다. 이 층간 절연막(4)의 표면을 평탄화한 후, CVD법 등을 이용하여, 층간 절연막(4)을 덮도록 층간 절연막(5)을 형성한다.
다음에, 층간 절연막(5) 상전면(上全面)에 레지스트를 도포하여, 사진 제판 기술에 의해 레지스트를 소망하는 패턴 형상으로 하고, 콘택트홀 형성용 레지스트 패턴(8)을 얻는다. 이 레지스트 패턴(8)을 마스크로서 이방성 에칭을 행하여, 도 2에 도시하는 바와 같은 콘택트홀(9)을 형성한다.
다음에, 레지스트 패턴(8)을 제거하여, 등방성 에칭을 실행한다. 예컨대, 불소산이나 암모니아과수(APM)를 이용한 습식 에칭이나 건식 에칭을 채용할 수 있다. 이와 같이 등방성 에칭을 실행함으로써, 에칭 속도가 큰 층간 절연막(4)이 층간 절연막(5)보다도 많이 에칭되어, 도 3에 도시하는 바와 같이, 콘택트홀(9)을 통 형태로 할 수 있다.
이 때, 층간 절연막(5)의 두께 T2는 상기한 등방성 에칭 시의 층간 절연막(5)의 에칭량 X보다도 크게 하여 둔다. 그에 따라, 에칭 속도가 작은 층간 절연막(5)을 남길 수 있어, 도 3에 도시하는 바와 같이, 층간 절연막(4) 내에서의 콘택트홀(9)의 폭을, 콘택트홀(9)의 상단 폭보다도 크게 할 수 있다.
또한, 등방성 에칭 전의 콘택트홀(9)과 게이트 전극(2) 사이의 간격 S0을, 등방성 에칭 시의 층간 절연막(4)의 에칭량 Y보다도 두껍게 해 둔다. 그에 따라, 콘택트홀(9)이 게이트 전극(2)에 도달하는 것을 저지할 수 있다.
그 후, CVD법이나, 스퍼터링 후에 열 처리를 실행하는 리플로우 스퍼터링법 등의 피복성에 우수한 성막 방법을 이용하여, 전면에 금속막(60)을 퇴적한다. 그에 따라, 도 4에 도시하는 바와 같이, 콘택트홀(9) 내에 금속막(60)을 설치한다.
다음에, 에치백 법이나 CMP(Chemical Mechanical Polishing)를 이용하여, 층간 절연막(5)의 표면을 노출시켜, 도 1에 도시하는 바와 같이, 플러그부(6)를 형성한다. 그 후, 플러그부(6) 상에 금속 배선(7)을 형성한다. 이상의 공정을 거쳐, 도 1에 나타내는 구조가 얻어진다.
(실시예 2)
다음에, 도 5 내지 도 11을 이용하여, 본 발명의 실시예 2와 그 변형예에 대하여 설명한다. 실시예 1에서는, 층간 절연막을 2층의 층간 절연막을 형성한 경우에 대해서 설명했지만, 층간 절연막을 3층의 층간 절연막으로 형성하여도 좋다.
이 경우, 중간에 위치하는 층간 절연막(제 2 층간 절연막)을, 그 상하에 위치하는 층간 절연막(제 1 및 제 3 층간 절연막)보다도 에칭 속도가 큰 재질로 구성하는 것이 바람직하다. 그에 따라, 층간 절연막에 콘택트홀을 형성할 때에, 제 2 층간 절연막을, 제 1 및 제 3 층간 절연막보다도 많이 에칭할 수 있어, 제 2 층간 절연막 내에서의 콘택트홀 사이의 간격을 작게 할 수 있다.
또한, 하층 배선을 덮는 제 1 층간 절연막을, 제 2 층간 절연막보다도 에칭 속도가 작은 재질로 구성하고 있으므로, 콘택트홀 형성 시에, 제 2 층간 절연막의 에칭량을 많게 하는 한편, 하층 배선과 콘택트홀 사이의 단락을 회피할 수 있다. 따라서, 콘택트홀 사이의 간격을 또한 작게 할 수 있다. 예컨대, 콘택트홀 사이의 간격을 하층 배선의 폭보다도 작게 할 수 있다. 그에 따라, 플러그부 사이의 용량을 또한 증대할 수 있다.
또, 제 2 층간 절연막의 두께를, 제 1 및 제 3 층간 절연막의 두께보다도 두껍게 하는 것이 바람직하다. 이것도 플러그부 사이의 용량을 증대하는 것에 기여할 수 있다.
도 5에 나타내는 예에서는, 3층의 층간 절연막(10, 4, 5)을 적층하여, 중간에 위치하는 층간 절연막(4)의 에칭 속도를 층간 절연막(5, 10)의 에칭 속도보다도 크게 하고 있다. 층간 절연막(5, 10)으로서는, 예컨대, TEOS, 층간 절연막(4)으로서는, 예컨대, BPTEOS를 사용할 수 있다. 또한, 층간 절연막(4)의 두께를 층간 절연막(5, 10)의 두께보다도 크게 하는 것이 바람직하다.
하층 배선인 게이트 전극(2)을 덮는 층간 절연막(10)의 에칭 속도는 층간 절연막(4)의 에칭 속도보다도 작으므로, 콘택트홀(9)의 형상은 높이 방향의 중앙부에서 크게 가로 방향으로 넓어지게 된다. 따라서, 콘택트홀(9)과 게이트 전극(2) 사이의 절연성을 확보하면서, 콘택트홀(9) 사이의 간격 S1을 실시예 1의 경우보다도 더 작게 할 수 있다.
상기 이외의 구성에 대해서는, 실시예 1의 경우와 거의 마찬가지이다.
다음에, 도 6 내지 도 8을 이용하여, 도 5에 나타내는 SRAM의 메모리셀 내의 MOS 트랜지스터 및 그 근방의 제조 방법에 대하여 설명한다.
도 6에 도시하는 바와 같이, 실시예 1과 마찬가지의 공정을 거쳐, 절연막(3), 게이트 전극(2), 소스 및 드레인(불순물 영역)을 형성한다. 그리고, 게이트 전극(2)을 덮도록 CVD법 등에 의해 층간 절연막(10)을 형성한다. 이 층간 절연막(10)의 표면을 평탄화한 후, 본 실시예 1과 마찬가지의 수법으로, 층간 절연막(4, 5)을 순서대로 형성한다.
또한, 실시예 1과 마찬가지의 수법으로 층간 절연막(5) 상에 레지스트 패턴(11)을 형성하고, 이 레지스트 패턴(11)을 마스크로서 층간 절연막(5), 층간 절연막(4) 및 층간 절연막(10)에 순서대로 이방성 에칭을 실시한다. 그에 따라, 도 6에 도시하는 바와 같이 콘택트홀(9)을 형성한다.
다음에, 실시예 1과 마찬가지로 등방성 에칭을 행하고, 콘택트홀(9)을 대략 통 형태로 한다. 이 때, 층간 절연막(5, 10)의 에칭 속도는 층간 절연막(4)의 에칭 속도보다도 작기 때문에, 도 7에 도시하는 바와 같이, 층간 절연막(4)이 대부분 에칭되고, 콘택트홀(9)의 형상은 높이 방향의 중앙부가 극단적으로 가로 방향으로 넓어지게 된다. 그 후, 레지스트 패턴(11)을 제거한다. 또, 층간 절연막(5)의 두께를, 층간 절연막(5)의 등방성 에칭 시의 에칭량 이상의 두께로 한 경우에는, 레지스트 패턴(11)을 제거한 후에 상기한 등방성 에칭을 실행하여도 좋다.
그 이후에는, 실시예 1과 마찬가지의 공정을 거쳐, 도 8에 도시하는 바와 같이, 금속막(60)을 형성하고, 에치백이나 CMP를 실행하여 플러그부(6)를 형성하고, 또한 금속 배선(7)을 형성함으로써 도 5의 구조가 얻어진다.
다음에, 본 실시예 2의 변형예에 대하여, 도 9 내지 도 11을 이용하여 설명한다. 본 변형예에서는, 콘택트홀의 내표면 상에 보호 절연막을 형성하고, 해당 보호 절연막 상에 플러그부를 형성한다. 그에 따라, 핀 홀에 의한 콘택트홀간의 접속을 억제할 수 있다.
상기 보호 절연막을, 층간 절연막보다도 유전율이 높은 재질로 구성하는 것이 바람직하다. 이 경우에는, 플러그부 사이에 유전율이 높은 절연막을 형성할 수 있으므로, 플러그부 사이의 용량을 더욱 증대할 수 있다.
도 9에 도시하는 바와 같이, 본 변형예에서는, 콘택트홀(9)의 내표면 상에 유전체막(12)을 형성하고 있다. 여기서, 유전체막(12)은 콘택트홀(9) 사이에 위치하는 층간 절연막(4)보다도 유전율이 높은 재질로 구성되는 막을 말하고, 예컨대, 층간 절연막(4)이 BPTEOS로 구성되는 경우, 유전체막(12)을 실리콘 질화막으로 구성하면 좋다. 이외의 구성에 대해서는, 도 5의 예와 거의 마찬가지이다.
다음에, 도 10과 도 11을 이용하여, 본 변형예의 제조 방법에 대하여 설명한다.
상술한 예와 마찬가지의 공정을 거쳐 도 7의 구조를 얻은 후, 도 10에 도시하는 바와 같이, CVD법 등을 이용하여 유전체막(12)을 형성한다. 그 후, 유전체막(12)에 이방성 에칭을 실시하여, 도 11에 도시하는 바와 같이, 콘택트홀(9)의 저부에 위치하는 반도체 기판(1)의 주표면을 노출시키고, 또한 층간 절연막(5)의 표면을 노출시킨다. 그 이후에는 상술한 예와 마찬가지의 공정을 거쳐 플러그부(6)와 금속 배선(7)을 형성하여, 도 9에 나타내는 구조가 얻어진다.
(실시예 3)
다음에, 도 12 내지 도 16을 이용하여, 본 발명의 실시예 3에 대하여 설명한다. 상술한 실시예 2에서는, 층간 절연막을 절연막의 3층 구조로 구성했지만, 최하층의 층간 절연막(제 1 층간 절연막)의 에칭 속도와, 중간에 위치하는 층간 절연막(제 2 층간 절연막)의 에칭 속도와의 차이를 크게 하여, 해당 제 1 및 제 2 층간 절연막의 에칭 선택비를 크게 하도록 하여도 좋다.
이 경우에는, 제 1 층간 절연막에서 에칭을 멈출 수 있어, 콘택트부를 소위 SAC(Self Alignment Contact:자기 정합성 콘택트) 구조로 할 수 있다. 그에 따라, 콘택트홀간의 간격을 더 작게 할 수 있다.
구체적으로는, 하층 배선의 폭보다도 콘택트홀 사이의 간격을 작게 할 수 있다. 그에 따라, 하층 배선의 폭에 관계없이 플러그부 사이의 용량을 증대시킬 수 있다. 또한, 높이 방향으로 콘택트홀 사이의 간격이 작은 부분을 증가시킬 수도 있다. 이것은 제 2 층간 절연막의 두께가 제 1 및 제 3 층간 절연막의 두께보다도 큰 경우에 더 현저해진다. 또, 제 1 층간 절연막의 에칭 속도를 제 3 층간 절연막의 에칭 속도보다도 작게 하는 것이 바람직하다.
도 12의 예에서는, 게이트 전극(2)의 측벽 및 상면을 덮도록 실리콘 질화막(13, 14)을 형성하고, 이 실리콘 질화막(13, 14) 상에 층간 절연막(4, 5)을 형성하고 있다. 그리고, 콘택트홀(9)의 한쪽 측벽이 서로 접근하여, 게이트 전극(2)의 측단부와 겹치도록 실리콘 질화막(13, 14)에 도달하고 있다. 그에 따라, 콘택트홀(9)간의 간격 S1을 더 작게 할 수 있다. 이외의 구성은 실시예 2와 거의 마찬가지이다.
다음에, 도 13 내지 도 16을 이용하여, 도 12에 나타내는 SRAM의 메모리셀 내의 MOS 트랜지스터 및 그 근방의 제조 방법에 대하여 설명한다.
도 13에 도시하는 바와 같이, 실시예 1과 마찬가지의 공정을 거쳐, 절연막(3), 게이트 전극(2), 소스 및 드레인(불순물 영역)을 형성한다. 다음에, CVD법 등을 이용하여, 게이트 전극(2)을 덮도록 실리콘 질화막(13)을 형성한다. 이 실리콘 질화막(13)에 이방성 에칭을 실시하여, 도 14에 도시하는 바와 같이, 게이트 전극(2)의 측벽 상에 사이드월 형상의 실리콘 질화막(13)을 남긴다.
다음에, 도 14에 도시하는 바와 같이, CVD법 등을 이용하여 실리콘 질화막(14)을 형성한다. 이 실리콘 질화막(14) 상에, 실시예 1과 마찬가지의 수법으로, 상대적으로 에칭 속도가 큰 층간 절연막(4)을 형성하고, 평탄화를 행하여, 층간 절연막(4)보다도 에칭 속도가 작은 층간 절연막(5)을 형성한다.
층간 절연막(5) 상에, 실시예 1과 마찬가지의 수법으로 레지스트 패턴(15)을 형성하고, 도 15에 도시하는 바와 같이, 이방성 에칭을 행하여 콘택트홀(9)을 형성한다. 이 때, 이방성 에칭은 각종 절연막을 선택적으로 에칭하기 위해서, 층간 절연막마다 조건을 변경하여 2단계 이상으로 나누어 행하여도 좋다.
그 후, 실시예 1과 마찬가지로 등방성 에칭을 행하여, 도 16에 도시하는 바와 같이, 콘택트홀(9)을 통 형태로 한다. 이 때, 도 15에 있어서의 콘택트홀(9)과 게이트 전극(2) 사이에 위치하는 실리콘 질화막(13, 14)의 두께를, 실리콘 질화막(13, 14)의 등방성 에칭량보다도 두껍게 함으로써, 게이트 전극(2)과 콘택트홀(9) 사이의 단락을 회피할 수 있다.
또한, 도 16에 도시하는 바와 같이, 레지스트 패턴(15)을 남긴 채로 상기한 등방성 에칭을 행하는 것이 바람직하다. 그에 따라, 등방성 에칭 시의 층간 절연막(5)의 막 감소를 억제할 수 있어, 층간 절연막(5) 표면의 면내 균일성이 향상된다.
다음에, 실시예 1과 마찬가지의 수법으로 플러그부(6) 및 금속 배선(7)을 형성하여, 도 12의 구조가 얻어진다.
(실시예 4)
다음에, 도 17 내지 도 20을 이용하여, 본 발명의 실시예 4에 대하여 설명한다. 상술한 실시예 1 내지 3에서는, 에칭에 의해 콘택트홀 사이의 간격을 작게 했지만, 본 실시예 4에서는, 열 처리에 의해서 콘택트홀 사이의 간격을 작게 한다. 예컨대, 층간 절연막이, 하층 배선을 덮는 제 1 층간 절연막과, 해당 제 1층간 절연막을 덮는 제 2 층간 절연막을 포함하는 경우, 제 1 층간 절연막을 제 2 층간 절연막보다도 열 수축률이 큰 재질로 구성한다.
이 경우에는, 콘택트홀 형성 후에 열 처리를 실시하는 것으로 제 1 층간 절연막을 제 2 층간 절연막보다도 수축시킬 수 있어, 제 1 층간 절연막 내에 위치하는 콘택트홀의 폭을 넓힐 수 있다. 그에 따라, 콘택트홀 사이를 접근시킬 수 있어, 콘택트홀 사이의 간격을 작게 할 수 있다.
또한, 상기한 열 수축률의 조건에 더하여, 제 1 층간 절연막으로서 제 2 층간 절연막보다도 에칭 속도가 큰 재질을 선택하여, 상기한 열 처리와 동시에 등방성 에칭을 실행하도록 하여도 좋다. 이 경우에는, 또한 콘택트홀의 폭을 넓힐 수 있어, 콘택트홀 사이의 간격을 작게 할 수 있다.
도 17의 예에서는, 하층의 층간 절연막(4)으로서 열 수축률이 상대적으로 큰 재질을 사용하고, 상층의 층간 절연막(5)으로서 열 수축률이 상대적으로 작은 재질을 사용하고 있다. 구체적으로는, 층간 절연막(4)으로서 P-TEOS, BPTEOS, BPSG(Boro Phospho Silicate Glass)를 채용할 수 있고, 층간 절연막(5)으로서 TE0S, NSG(Non-doped Silicate Glass)를 채용할 수 있다.
또한, 층간 절연막(4)에 대한 층간 절연막(5)의 두께를 실시예 1의 경우보다도 크게 하고 있다. 이와 같이, 층간 절연막(5)의 두께를 비교적 두껍게 함으로써, 층간 절연막(4, 5)의 열 수축에 기인하여 콘택트홀(9)의 상단 개구가 필요 이상으로 넓어지는 것을 억제할 수 있다. 그 이외의 구성은 실시예 1과 거의 마찬가지이다.
다음에, 도 18 내지 도 20을 이용하여, 도 17에 나타내는 SRAM의 메모리셀 내의 MOS 트랜지스터 및 그 근방의 제조 방법에 대하여 설명한다.
도 18에 도시하는 바와 같이, 실시예 1과 마찬가지의 공정을 거쳐, 절연막(3), 게이트 전극(2), 소스 및 드레인(불순물 영역)을 형성한다. 다음에, CVD법 등을 이용하여, 층간 절연막(4)과 층간 절연막(5)을 형성한다. 이 때, 층간 절연막(4)의 표면을 평탄화함과 동시에, 층간 절연막(4)의 두께 T1을 층간 절연막(5)의 두께 T2보다도 크게 하여 둔다.
다음에, 실시예 1과 마찬가지의 수법으로, 층간 절연막(5) 상에 레지스트 패턴(16)을 형성하고, 해당 레지스트 패턴(16)을 마스크로 해서 이방성 에칭을 행하여, 도 18에 도시하는 바와 같이, 콘택트홀(9)을 형성한다.
다음에, 열 처리를 실행한다. 예컨대, RTA(Rapid Thermal Annealing) 또는 열 확산 화로를 이용하여 700℃ 이상의 온도로 열 처리를 실행한다. 그에 따라, 층간 절연막(4)과 층간 절연막(5)을 열 수축시킬 수 있다.
이 때, 층간 절연막(4)의 열 수축률이 층간 절연막(5)의 열 수축률보다도 크므로, 도 19에 도시하는 바와 같이, 층간 절연막(4)의 열 수축량이 커져, 층간 절연막(4) 내에서 콘택트홀(9)을 가로 방향으로 넓힐 수 있다. 한편, 층간 절연막(5)의 두께를 어느 정도 확보하는 것에 의해, 콘택트홀(9)의 상단 개구가 필요 이상으로 넓어지는 것을 억제할 수 있다. 따라서, 콘택트홀(9)을 통 형태로 하는 한편으로, 간격 S2를 적절한 값으로 할 수 있다.
또, 층간 절연막(4)으로서 층간 절연막(5)보다도 에칭 속도가 큰 재질을 선택하고, 상기 열 처리 후에 등방성 에칭을 행하여 층간 절연막(4) 내에서 콘택트홀(9)을 또한 가로 방향으로 넓어지도록 하여도 좋다.
그 후, 실시예 1과 마찬가지의 수법으로, 도 20에 도시하는 바와 같이, 전면에 금속막(60)을 퇴적하고 콘택트홀(9) 내에 금속막(60)을 형성하고, 에치백이나 CMP를 실행하여 플러그부(6)를 형성하며, 플러그부(6) 상에 금속 배선(7)을 형성한다. 이상의 공정을 거쳐 도 17의 구조가 얻어진다.
(실시예 5)
다음에, 도 21 내지 도 23을 이용하여, 본 발명의 실시예 5에 대하여 설명한다. 본 실시예 5에서는, 콘택트홀의 내표면 상에 보호 절연막(유전체막)을 형성하고, 이 보호 절연막 상에 플러그부를 형성한다. 이와 같이 콘택트홀의 내표면 상에 보호 절연막을 형성함으로써, 콘택트홀 사이에 핀 홀(pin hole)이 생성되어 콘택트홀 사이가 접속되는 것을 억제할 수 있다. 그에 따라, 장치의 신뢰성을 향상할 수 있다. 또한, 보호 절연막의 유전율을 층간 절연막의 그것보다도 크게 함으로써, 플러그부 사이의 용량을 증대할 수도 있다.
도 21의 예에서는, 콘택트홀(9)의 내표면 상에 층간 절연막(4)보다도 유전율이 높은 유전체막(18)을 형성하고 있다. 유전체막(18)으로는, 예컨대, 실리콘 질화막을 들 수 있다. 이 유전체막(18) 상에 플러그부(6)를 형성한다. 그 이외의 구성은 실시예 1과 거의 마찬가지이다.
상기한 바와 같이, 콘택트홀(9)의 내표면 상에 유전체막(18)을 형성함으로써, 핀 홀에 의한 콘택트홀(9) 사이의 접속을 억제할 수 있고, 또한 플러그부(6)간의 용량을 증대할 수도 있다.
다음에, 도 22 및 도 23을 이용하여, 도 21에 나타내는 SRAM의 메모리셀 내의 MOS 트랜지스터 및 그 근방의 제조 방법에 대하여 설명한다.
도 22에 도시하는 바와 같이, 실시예 1과 마찬가지의 공정을 거쳐, 절연막(3), 게이트 전극(2), 소스 및 드레인(불순물 영역), 층간 절연막(4, 5), 레지스트 패턴(17)을 형성한다. 그 후, 실시예 1과 마찬가지의 수법으로, 레지스트 패턴(17)을 마스크로 하여 이방성 에칭을 실행해서 콘택트홀(9)을 형성하고, 또한 해당 콘택트홀(9)에 등방성 에칭을 실시한다. 그에 따라, 도 23에 도시하는 바와 같이, 콘택트홀(9)을 통 형태로 한다.
다음에, 도 23에 도시하는 바와 같이, CVD법 등에 의해 콘택트홀(9)의 내표면 상을 덮도록 실리콘 질화막 등의 유전체막(18)을 형성한다. 그 후, 유전체막(18)에 이방성 에칭을 실시하여, 콘택트홀(9) 저부의 반도체 기판(1)을 노출시킨다.
그 이후는, 실시예 1과 마찬가지의 공정을 거쳐, 플러그부(6) 및 금속 배선(7)을 형성한다. 그에 따라, 도 21에 나타내는 구조가 얻어진다.
(실시예 6)
다음에, 도 24 내지 도 28을 이용하여, 본 발명의 실시예 6에 대하여 설명한다. 상술한 각 실시예에서는, 콘택트홀 상으로부터 층간 절연막 상으로 연장하도록 상층 배선인 금속 배선을 형성하는 예에 대하여 설명했다. 그러나, 해당 금속 배선을 층간 절연막 내에 설치하여도 좋다. 예컨대, 콘택트홀에 도달하도록 층간 절연막의 표면에 트랜치를 형성하여, 해당 트랜치 내에 금속 배선을 매립한다.
금속 배선을 층간 절연막 내에 매립할 때에, 본 실시예 6에서는, 소위 다마스커스 배선(Damascene Disconnection)을 채용한다. 그리고, 해당 다마스커스 배선용 트랜치에 대하여 본 발명을 적용한다. 즉, 다마스커스 배선용 트랜치를 가로 방향으로 넓히고 있다. 그에 따라, 플러그부간의 용량뿐만 아니라 금속 배선 사이의 용량도 증대시킬 수 있다.
또, 다마스커스 배선용 트랜치만을 가로 방향으로 넓히더라도 좋다. 또한, 배선 사이를 접속하는 1조의 접속 구멍에 본 발명을 적용하는 경우에는, 해당 1조의 접속 구멍을 가로 방향으로 넓히고, 해당 1조의 접속 구멍 사이의 간격을 작게 하면 좋다.
도 24에, 상술한 실시예 1에 있어서의 콘택트홀(9) 및 플러그부(6)의 평면도를 나타낸다. 이 플러그부(6) 상으로부터 층간 절연막(5) 상에 금속 배선(12)이 연장되는 것으로 된다.
그것에 대하여, 본 실시예 6에서는, 예컨대, 도 25에 도시하는 바와 같이, 층간 절연막(5)의 표면에 개구하는 트랜치(19)를 형성하고, 트랜치(19) 내에 금속 배선(7)을 매립하고 있다. 트랜치(19)의 아래쪽에 콘택트홀(9)을 형성하고, 해당 콘택트홀(9)은 트랜치(19)와 접속되어 있다. 따라서, 콘택트홀(9) 내의 플러그부(6)와, 트랜치(19) 내의 금속 배선(7)은 전기적으로 접속되는 것으로 된다.
도 26에, 본 실시예 6에 있어서의 MOS 트랜지스터와 그 근방의 단면 구조예를 나타낸다. 도 26에 도시하는 바와 같이, 콘택트홀(9)이 형성되어 있는 개소에서는, 콘택트홀(9) 상에 연속하여 트랜치(19)가 형성되고, 콘택트홀(9)의 상단과 트랜치(19)의 저부가 접속된다.
도 26의 예에서, 트랜치(19)는 상층의 층간 절연막(5)을 관통하여 하층의 층간 절연막(4)에 도달하고, 또한 층간 절연막(4) 내에서 가로 방향으로 넓어지고 있다. 또한, 콘택트홀(9)도 층간 절연막(4) 내에서 가로 방향으로 넓어지고 있다. 따라서, 플러그부(6)간의 간격 S1뿐만 아니라 금속 배선(7) 사이의 간격도 작게 할 수 있고, 플러그부(6)간의 용량을 증대시킬 수 있고, 또한 금속 배선(7)간의 용량도 증대시킬 수 있다. 그 결과, 상술한 각 실시예의 경우보다도 많은 용량을 트랜지스터의 소스와 드레인 사이에 부가할 수 있다. 이외의 구성에 대해서는, 실시예 1과 거의 마찬가지이다.
다음에, 도 27(a), (b) 및 도 28(a), (b)를 이용하여, 도 26에 나타내는 SRAM의 메모리셀 내의 MOS 트랜지스터 및 그 근방의 제조 방법에 대하여 설명한다.
도 27(a)에 도시하는 바와 같이, 실시예 1과 마찬가지의 공정을 거쳐, 절연막(3), 게이트 전극(2), 소스 및 드레인(불순물 영역), 층간 절연막(4, 5)을 형성한다. 그리고, 층간 절연막(5) 상에, 도 27(b)에 도시하는 바와 같이, 후에 형성되는 콘택트홀(9)에 대응한 위치에 개구(관통 구멍)를 갖는 레지스트 패턴(21)을 형성한다.
이 레지스트 패턴(21)을 마스크로 하여 이방성 에칭을 행하여, 오목부(20)를 형성한다. 도 27(a)의 예에서는, 이방성 에칭을 층간 절연막(4)의 도중에서 멈춰, 층간 절연막(4) 내에 저면을 갖는 오목부(20)를 형성하고 있다.
레지스트 패턴(21)을 제거한 후, 또한 층간 절연막(5) 상에 레지스트 패턴(22)을 형성한다. 레지스트 패턴(22)은 후에 형성되는 트랜치(19)에 대응한 위치에 개구(관통 구멍)를 갖는다. 이 레지스트 패턴(22)을 마스크로 하여 이방성 에칭을 실행한다. 그에 따라, 도 28(a), (b)에 도시하는 바와 같이, 오목부(20)가 형성되어 있지 않은 개소에서는 층간 절연막(5)을 관통하여 층간 절연막(4)에 도달하는 트랜치(19)가 형성되고, 오목부(20)가 형성되어 있는 개소에서는 오목부(20)의 저면이 또한 에칭되어 반도체 기판(1)의 주표면에 도달하는 콘택트홀(9)이 형성된다. 그 결과, 콘택트홀(9)과 연결되어, 층간 절연막(5)의 표면으로 개구하는 트랜치(19)를 형성할 수 있다.
그 후, 실시예 1과 마찬가지로, 등방성 에칭을 실행한다. 그에 따라, 도 26에 도시하는 바와 같이, 트랜치(19)의 하단부를 층간 절연막(4) 내에서 가로 방향으로 넓힘과 동시에, 콘택트홀(9)도 층간 절연막(4) 내에서 가로 방향으로 넓힐 수 있다.
이 상태로 CVD법이나, CVD법과 도금법을 조합시킨 방법 등을 이용하여, 콘택트홀(9) 내와 트랜치(19) 내에 도전 재료를 매립한다. 그 후, CMP 등에 의해서 도전 재료의 표면을 연마한다. 그에 따라, 도 26에 도시하는 바와 같이, 콘택트홀(9) 내에 플러그부(6)를 형성하고, 또한 트랜치(19) 내에 금속 배선(7)을 매립할 수 있다. 또, 도 26의 예에서는 플러그부(6)와 금속 배선(7)의 재질을 다르게 하고 있지만, 이들을 동일 재질로 구성하는 것도 가능하다.
플러그부(6)와 금속 배선(7)의 재질을 다르게 한 경우, 플러그부(6)로서 텅스텐 등의 콘택트홀(9) 내로 충전하기 쉬운 재질을 선택하고, 금속 배선(7)으로서는 저저항인 동이나 동 합금 등을 선택하는 것이 생각된다. 한편, 플러그부(6)와 금속 배선(7)의 재질을 동일한 재질로 하는 경우, 텅스텐 등으로 플러그부(6)와 금속 배선(7)을 구성하는 것이 생각된다.
또, 상술한 실시예에서는, 배선층과 기판 사이의 접속부에 본 발명을 적용한 경우에 대하여 설명했지만, 도체부 사이를 접속하는 1조의 접속부이면 본 발명을 적용할 수 있다. 예컨대, 배선 끼리를 접속하는 접속부에 본 발명을 적용하는 것도 가능하다. 또한, 접속 구멍의 일례로서 콘택트홀을 들었지만, 스루홀에도 본 발명을 적용할 수 있다. 또한, 접속 구멍을 가로 방향으로 넓히기 위한 등방성 에칭은 이방성 에칭의 마스크로서 사용한 레지스트 패턴을 남긴 채로 실행하여도 좋다.
이상과 같이, 본 발명의 실시예에 대하여 설명을 실행했지만, 상술한 각 실시예의 특징을 적절히 조합하는 것도 당초부터 예정되어 있다.
본 발명에 따르면, 층간 절연막 내에 위치하는 제 1 및 제 2 접속 구멍 사이의 간격을, 층간 절연막 표면에서의 제 1 및 제 2 접속 구멍 사이의 간격보다도 작게 하고 있으므로, 층간 절연막 내에 형성되는 제 1 및 제 2 플러그부 사이의 간격을 작게 할 수 있다. 그에 따라, 메모리셀 내의 소망하는 제 1 및 제 2 플러그부 사이의 용량을 증대시킬 수 있고, 결과로서 기억 노드에 용량을 부가할 수 있다. 따라서, 소프트 에러 내성을 향상시킬 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
도 1은 본 발명의 실시예 1에 있어서의 SRAM의 메모리셀의 부분 단면도,
도 2 내지 도 4는 도 1에 나타내는 SRAM의 메모리셀의 제조 공정에서의 제 1 내지 제 3 공정을 나타내는 단면도,
도 5는 본 발명의 실시예 2에 있어서의 SRAM의 메모리셀의 부분 단면도,
도 6 내지 도 8은 도 5에 나타내는 SRAM의 메모리셀의 제조 공정에서의 제 1 내지 제 3 공정을 나타내는 단면도,
도 9는 실시예 2의 변형예에 있어서의 SRAM의 메모리셀의 부분 단면도,
도 10 및 도 11은 도 9에 나타내는 SRAM의 메모리셀의 제조 공정에서의 제 1 및 제 2 공정을 나타내는 단면도,
도 12는 본 발명의 실시예 3에 있어서의 SRAM의 메모리셀의 부분 단면도,
도 13 내지 도 16은 도 12에 나타내는 SRAM의 메모리셀의 제조 공정에서의 제 1 내지 제 4 공정을 나타내는 단면도,
도 17은 본 발명의 실시예 4에 있어서의 SRAM의 메모리셀의 부분 단면도,
도 18 내지 도 20은 도 17에 나타내는 SRAM의 메모리셀의 제조 공정에서의 제 1 내지 제 3 공정을 나타내는 단면도,
도 21은 본 발명의 실시예 5에 있어서의 SRAM의 메모리셀의 부분 단면도,
도 22 및 도 23은 도 21에 나타내는 SRAM의 메모리셀의 제조 공정에서의 제 1 및 제 2 공정을 나타내는 단면도,
도 24는 본 발명의 실시예 1에 있어서의 플러그부 및 콘택트홀의 구조예를 나타내는 평면도,
도 25는 본 발명의 실시예 6에 있어서의 SRAM의 메모리셀의 부분 평면도,
도 26은 본 발명의 실시예 6에 있어서의 SRAM의 메모리셀의 부분 단면도,
도 27(a)는 도 26에 나타내는 SRAM의 메모리셀의 제조 공정에서의 제 1 공정을 나타내는 단면도이며, 도 27(b)는 그 평면도,
도 28(a)는 도 26에 나타내는 SRAM의 메모리셀의 제조 공정에서의 제 2 공정을 나타내는 단면도이며, 도 28(b)는 그 평면도,
도 29는 본 발명의 실시예에 있어서의 대표적인 SRAM의 메모리셀의 구조예를 나타내는 부분 단면도,
도 30은 본 발명의 일 실시예에 있어서의 SRAM의 메모리셀의 등가 회로도,
도 31은 본 발명의 일 실시예에 있어서의 SRAM의 메모리셀의 부분 확대 평면도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 전극
3, 13, 14 : 절연막 4, 5, 10, 23 : 층간 절연막
6 : 플러그부 7 : 금속 배선
8, 11, 15, 16, 17, 21, 22 : 레지스트 패턴
9 : 콘택트홀 12, 18 : 유전체막
13, 14 : 실리콘 질화막 19 : 트랜치
20 : 오목부 24 : 소스
25 : 드레인 27, 28 : 콘택트부
29 : 소자 분리 영역 30 : 영역
60 : 금속막
Q1 : 제 1 액세스 MOS 트랜지스터
Q2 : 제 2 액세스 MOS 트랜지스터
Q3 : 제 1 드라이버 MOS 트랜지스터
Q4 : 제 2 드라이버 MOS 트랜지스터
Q5 : 제 1 로드 MOS 트랜지스터
Q6 : 제 2 로드 MOS 트랜지스터

Claims (3)

  1. 메모리셀과,
    상기 메모리셀 내에 형성되는 제 1 및 제 2 도체부와,
    상기 제 1 및 제 2 도체부를 덮는 층간 절연막과,
    상기 층간 절연막에 마련되어, 상기 제 1 및 제 2 도체부에 도달하는 제 1 및 제 2 접속 구멍과,
    상기 제 1 및 제 2 접속 구멍 내에 형성되는 제 1 및 제 2 플러그부와,
    상기 제 1 및 제 2 플러그부 상에 각각 형성되는 제 3 및 제 4 도체부를 구비하되,
    상기 층간 절연막 내에 위치하는 상기 제 1 및 제 2 접속 구멍 사이의 간격을, 상기 층간 절연막 표면에서의 상기 제 1 및 제 2 접속 구멍 사이의 간격보다도 작게 한
    스태틱형 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 층간 절연막 내에서의 상기 제 1 및 제 2 접속 구멍의 폭은, 상기 층간 절연막 표면에서의 상기 제 1 및 제 2 접속 구멍의 폭보다도 큰 스태틱형 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 도체부는 반도체 기판의 주표면에 형성된 1조의 불순물 영역을 포함하고, 상기 제 3 및 제 4 도체부는 배선을 포함하며,
    상기 1조의 불순물 영역 사이에 위치하는 반도체 기판의 주표면 상에 절연막을 거쳐서 형성된 게이트 전극을 더 구비한
    스태틱형 반도체 기억 장치.
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