KR100417561B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

제1 절연층을 형성하고, 이 제1 절연층 내에 에치 스토퍼 및 상기 제1 절연층의 대향면들을 가로질러 상기 제1 절연층을 관통하여 연장되는 제1 콘택트 플러그를 형성함으로써 상기 에치 스토퍼가 상기 제1 콘택트 플러그의 단부를 둘러싸도록 함으로써 반도체 장치가 제조된다. 상기 제1 절연층 상에 제2 절연층을 형성하고, 상기 제2 절연층을 선택적으로 에칭하여 상기 제1 콘택트 플러그의 단부까지 아래로 연장되는 스루홀을 형성한다. 상기 스루홀 내에 제2 콘택트 플러그를 형성하여 상기 제1 콘택트 플러그와의 직접적인 전기 접속을 확립한다. 에치 스토퍼의 존재로 인해, 스루홀은 허용 마진이 증가되어 정렬될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING SAME}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 하부 및 상부 콘택트 플러그들이 서로 정렬되고 직접 접속되는 반도체 장치를 제조하는 방법에 관한 것이다.
다이내믹 랜덤 액세스 메모리들은 공간 절약 특성으로 인해 많은 애플리케이션에 사용된다. 이는 1비트의 정보를 보유하기 위한 하나의 커패시터와 판독/기입 동작용 스위칭 게이트로서의 하나의 트랜지스터만을 필요로 하는 메모리 셀들에 의해 달성된다. 다이내믹 랜덤 액세스 메모리들에 대한 최근 기술은 적층(stacked) 커패시터로서 알려진, 적층(layered) 구조로 제조함으로써 커패시터의 공간을 더욱 감소시키는 추세이다. 이 적층 커패시터는 핀(fin)형과 실리더형의 2가지 타입이 있다. 실린더형의 적층 커패시터는 LSI 칩에 집적되는 4메가비트 이상의 메모리에 특히 적합하다. 이들의 실리더 구조로 인해, 원하는 커패시턴스의 메모리들은 수직 치수를 증가시킴으로써 간단하게 구해질 수 있다. 그러나, 상호접속되어야 하는 상부 및 하부층들간의 절연 두께가 증가되어 연장된 층간 접속을 가지게 된다. 층간 접속을 형성하기 위한 한가지 방법은 절연체를 통해 하나의 홀을 에칭하고 이 홀을 콘택트 플러그로 채우는 것이다. 이 기술은 절연체 전체를 에칭하는 데는 긴 시간을 필요로 한다. 중간층이 상부 및 하부층 사이에 부가적으로 제공되고 스루홀이 상호접속 스루홀의 에칭과 동시에 중간층에 에칭되어야 한다면, 중간층에 대해 과도한 에칭이 발생한다. 이러한 문제를 방지하기 위하여, 2개의 콘택트 플러그, 하나는 중간층 상에 그리고 다른 하나는 그 하부에 사용하여 증간층을 통해 이들 플러그를 접속시키는 것이 통상적인 실시예이다.
그러나, 상부 및 하부층들 간의 중간 콘택트 포인트로서의 중간층의 사용은 상호접속의 전체 길이를 증가시키고 이에 따라 저항값 및 전파 지연이 증가하게 된다. 이것은 고속 동작이 중요한 곳에서는 적합하지 않다. 이 문제는 상부 및 하부 콘택트 플러그들을 수직하게 배열하고 이들을 중간층을 통해 함께 접속함으로써 제거할 수 있다고 할지라도, 그러한 중간층과 다른 중간층간의 절연을 위해 여전히 충분한 공간을 제공할 필요가 있다.
또한, 대규모 집적 및 고속 동작을 위해 상부 및 하부층들 간의 직접적인 상호접속을 여전히 생성할 필요가 있다. 직접적인 상호접속은 하부 콘택트 플러그와의 상부 콘택트 플러그의 정확한 정렬을 필요로 한다. 만일 하부 콘택트 플러그 상에 홀을 생성하기 위한 상부 절연층의 에칭 공정 동안 미스얼라인먼트가 발생한다면, 상부 절연층의 에칭과 동시에 수행되는 중간 배선(알루미늄)층의 과도한 에칭을 제공할 필요성 때문에 하부 콘택트 플러그의 상단에 홀이 도달된 후에 하부 절연층과 하부 콘택트 플러그가 에칭되는 경향이 있는 상이한 레이트로 인해 하부 콘택트 플러그의 상부 에지 주위에 보이드(void)가 발생될 수 있다. 이는 절연 재료의 에치 레이트와 알루미늄의 에치 레이트 사이의 큰 차로 인해 발생한다. 이러한 보이드의 발생은 문제의 소지가 있다. 상부 콘택트 홀이 금속화되면, 폐기물이 이 보이드에 포획되어 콘택트 플러그의 분리 또는 부식의 잠재적인 원인으로서 작용한다. 만일 오정렬된 상부 콘택트 플러그의 형성 중에 하부 절연층이 과도하게 에칭되면, 하부 절연층 내의 상당한 깊이까지 아래로 연장하는 보이드가 발생할 것이고 그러한 보이드 내에 포획된 물질은 인접 도전층과의 단락 회로를 생성할 것이다.
그러므로 본 발명의 목적은 종래에 하부 콘택트 플러그 상에 상부 콘택트 플러그가 형성될 때 발생하였을 보이드가 없는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
본 발명의 제1 국면에 따르면, 반도체 장치를 제조하는 방법으로서, 제1 절연층을 형성하는 단계와, 상기 제1 절연층 내에 에치 스토퍼 및 상기 제1 절연층의 대향면들 사이에 상기 제1 절연층을 관통하여 연장되는 제1 콘택트 플러그를 형성하되 상기 에치 스토퍼가 상기 제1 콘택트 플러그의 단부를 둘러싸도록 하는 단계와, 상기 제1 절연층 상에 제2 절연층을 형성하는 단계와, 상기 제2 절연층을 선택적으로 에칭하여 상기 제1 콘택트 플러그의 단부까지 연장되는 스루홀을 형성하는 단계와, 상기 스루홀 내에 제2 콘택트 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
제2 국면에 따르면, 본 발명은, 반도체 장치를 제조하는 방법으로서, 제1 절연층을 형성하는 단계와, 상기 제1 절연층 내에 제1 콘택트 플러그를 형성하는 단계와, 상기 제1 콘택트 플러그의 단부가 외부에 노출될 때까지 상기 제1 절연층을 에칭하는 단계와, 상기 제1 절연층 상에 에치 스톱층을 형성하여 상기 제1 콘택트 플러그의 노출 부분이 상기 에치 스톱층 내에 매립되도록 하는 단계와, 상기 제1 콘택트 플러그의 단부를 둘러싸는 상기 에치 스톱층의 부분이 남고 상기 제1 절연층이 외부에 노출되도록 상기 에치 스톱층을 이방성 에칭하는 단계와, 상기 노출된 제1 절연층 상에 제2 절연층을 형성하되 상기 제1 콘택트 플러그의 단부와 상기 둘러싸는 에치 스톱층 부분이 상기 제2 절연층 내에 매립되도록 하는 단계와, 상기 제1 콘택트 플러그의 단부, 상기 에치 스톱층의 둘러싸는 부분 및 상기 제2 절연층이 평탄화된 표면을 드러내고 상기 에치 스톱층의 둘러싸는 부분이 소망의 폭을 달성할 때까지 상기 제2 절연층을 연마하는 단계와, 상기 평탄화된 표면 상에 제3 절연층을 형성하는 단계와, 상기 제3 절연층을 선택적으로 에칭하여 상기 제1 콘택트 플러그까지 연장되는 스루홀을 형성하는 단계와, 상기 스루홀 내에 제2 콘택트 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
제3 국면에 따르면, 본 발명은, 반도체 장치를 제조하는 방법으로서, 제1 절연층을 형성하는 단계와, 상기 제1 절연층 내에 에치 스톱층을 형성하는 단계와, 상기 에치 스톱층의 내부를 선택적으로 에칭하여 상기 제1 절연층 내에 스루홀을 형성하되 상기 에치 스톱층의 외부가 남아서 상기 스루홀의 단부를 둘러싸도록 하는 단계와, 상기 제1 스루홀 내에 제1 콘택트 플러그를 형성하는 단계와, 상기 제1 콘택트 플러그의 단부, 상기 에치 스톱층의 외부 및 상기 제1 절연층이 평탄화된 표면을 형성할 때까지 상기 제1 절연층을 연마하는 단계와, 상기 평탄화된 표면 상에 제2 절연층을 형성하는 단계와, 상기 제2 절연층을 선택적으로 에칭하여 상기 제1 콘택트 플러그까지 연장되는 스루홀을 형성하는 단계와, 상기 스루홀 내에 제2 콘택트 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
제4 국면에 따르면, 본 발명은, 반도체 장치로서, 하부 절연층과, 상기 하부 절연층의 대향면들을 가로질러 연장되는 제1 콘택트 플러그와, 상기 제1 콘택트 플러그의 단부를 둘러싸는 에치 스토퍼와, 상기 하부 절연층 상의 상부 절연층과, 상기 상부 절연층 내의 제2 콘택트 플러그 -상기 제2 콘택트 플러그는 상기 제1 콘택트 플러그의 단부로부터 상기 상부 절연층의 상면까지 연장됨- 를 포함하는 반도체 장치를 제공한다.
제5 국면에 따르면, 본 발명은, 반도체 메모리 장치로서, 기판의 제1 영역 상에 형성된 주변 회로와 상기 기판의 제2 영역 상에 형성된 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 제공한다. 상기 주변 회로는 상기 기판 상의 하부 절연층과, 상기 하부 절연층 상의 상부 절연층과, 상기 상부 절연층 상의 배선층과, 상기 기판으로부터 상기 상부 절연층까지 연장되는 상기 하부 절연층 내의 하부 콘택트 플러그와, 상기 하부 콘택트 플러그 내의 에치 스토퍼 -상기 에치 스토퍼는 상기 상부 절연층에 인접한 상기 하부 콘택트 플러그의 단부를 둘러쌈- 와, 상기 하부 콘택트 플러그와 상기 배선층 사이의 전기 접속을 확립하기 위한 상기 상부 절연층 내의 상부 콘택트 플러그를 포함한다. 상기 메모리 셀들 각각은 2진수를 유지하기 위한 커패시터 및 상기 커패시터를 상기 주변 회로에 결합하기 위한 스위칭 트랜지스터를 포함한다.
도 1a 내지 1i는 본 발명의 제1 실시예에 따른 반도체 장치의 제조에 관한 연속적인 단계를 나타내는 단면도.
도 2는 종래 기술에 따라 제조된 반도체 장치와 본 발명을 비교 목적에 따라 도시한 단면도.
도 3a 내지 3e는 본 발명의 제2 실시예에 따른 반도체 장치의 제조에 관한 연속적인 단계를 나타내는 단면도.
도 4는 본 발명의 반도체 메모리 장치의 평면도.
도 5는 도 4의 5-5선을 따라 절취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
10A : 하부 배선층
11 : 실리콘 산화물층
12 : 실리콘 질화물층
13 : 실리콘 산화물층
14 : 실리콘 질화물막
15 : 장벽층
17 : 실리콘 질화물층
18 : 에치 스토퍼
19 : 실리콘 산화물층
20 : 중간 배선층
21 : 실리콘 산화물층
22 : 스루홀
23 : 실리콘 질화물막
24 : 장벽층
25 : 상부 콘택트 플러그
이하, 본 발명의 제1 실시예에 따른 콘택트 플러그를 형성하는 공정을 도 1a 내지 도 1i에 도시한다.
도 1a에 도시된 바와 같이, 하부 배선층(10A)이 확산에 의해서 실리콘 기판(10) 상에 형성되고, 실리콘 산화물(SiO2)층(11)이 CVD(화학적 기상 증착)방법에 의해서 상기 기판의 상부면에 증착된다. 상기 실리콘 산화물층 위에는 실리콘 산화물층(13)이 증착된 실리콘 질화물(Si3N4)의 박막층(12)이 형성된다. 실리콘 질화물층(12)은 0.02 내지 0.03㎛의 두께이며, 상기 층(11, 12, 13)의 전체 두께는 대략 2㎛이다.
이어서, 실리콘 산화물층(13)을 도시 생략된 포토레지스트 마스크로 도포하고, 층(13, 12, 11)을 하부 배선층(10A)까지 순차 아래로 에칭하여 원통형 스루홀 또는 0.25㎛의 직경을 가진 하부 콘택트홀(10B)을 형성한다(도 1b).
도 1c에서, 웨이퍼를 CVD 처리하여 홀(10B)의 내부 측벽 및 하부를 0.02 내지 0.04㎛ 두께의 실리콘 질화물막으로 피복하고 하부에 퇴적된 재료를 제거하여 측벽 상에 실리콘 질화물막(14)을 남긴다. 이 측벽막(14)의 작용은 만에 하나 스루홀(10B)의 부근에 존재할 수 있는 배선층으로부터 충분한 절연성을 확보하기 위한 것이다. 이어서, 장벽층(15)을 CVD 또는 스퍼터링 방법에 의해서 0.05 내지 0.1㎛ 두께로 홀 내에 퇴적한다. 장벽층(15)의 적절한 재료는 티타늄 질화물(TiN)인데, 그 이유는 티타늄 질화물이 하부 배선층(10A)에 대하여 친화성이 높고, 저항률이 낮고 그리고 우수한 성막 특성을 갖기 때문이다. CVD 공정에 있어서, WF6가스 분위기에 웨이퍼를 배치하고 이어서 웨이퍼에 대하여 SiH4또는 H2가스가 400℃의 상승 온도에서 가열되는 리덕션(reduction) 공정을 실시함으로써 홀 내에 텅스텐이 퇴적된다. 이어서, 화학적 기계적 연마(CMP)로서 알려진 방법을 사용하여 실리콘 산화물층(13)의 상부면을 연마하여 불필요하게 퇴적된 재료를 제거한다. 이러한 방식으로, 하부 배선층(10A) 상에 원통형 구조의 하부 콘택트 플러그(16)를 형성한다.
이어서, 하부 콘택트 플러그의 상부 부분이 도 1d에 도시한 바와 같이 실리콘 산화물층(13) 위로 연장되도록 실리콘 질화물층(12)을 외부에 노출시키는 습식 에칭을 사용하여 실리콘 산화물층(13)을 제거한다.
0.05㎛ 두께의 실리콘 질화물층(17)을, 하부 콘택트 플러그의 상부 연장 부분이 도 1e에 도시된 바와 같이 실리콘 질화물층(17)에 매립되도록 CVD법을 사용하여 웨이퍼 상에 형성한다.
실리콘 질화물층(17, 12)을 실리콘 산화물층(11)까지 이방성 에칭한다. 결국, 하부 콘택트 플러그의 상부 부분의 측벽 주위에 퇴적된 실리콘 질화물이 도 1f에 도시된 바와 같이 링(18)의 형태로 남겨진다. 이러한 링은 후속 공정 단계 동안 에칭액으로부터 하부 콘택트 플러그의 직접적인 외부 영역을 보호하는 에치 스토퍼로서 작용한다.
도 1g에서, 실리콘 산화물의 층(19)이 웨이퍼 상에 성장되며, CMP 방법이 링(18)의 폭이 0.05㎛가 될 때까지 실리콘 산화물층의 상부면을 연마하는데 사용된다. 실리콘 산화물층(11, 19)은 중간 배선층(20)이 TiN, Al, 및 W로 형성되는 하부 절연층을 형성한다.
도 1h에서, 실리콘 산화물층(21)이 하부 절연층 상에 성장된다. 이 실리콘 산화물층은 상부 절연층으로서 작용하며 각각 0.25㎛의 직경을 가진 스루홀(22a,22b)을 각각 하부 콘택트 플러그 및 중간 배선층(20)까지 형성하도록 포토마스크를 사용하여 선택적으로 에칭된다.
도 1i에서는 도 1c와 관련하여 설명된 것과 유사한 공정이 행해진다. 결국, 각 스루홀(22)의 내부 측벽은 0.02 내지 0.04㎛ 두께의 실리콘 질화물막(23)으로 피복되어 인접한 배선층으로부터의 절연을 확보하게 된다. 피복부(23)의 측벽은 0.05 내지 0.1㎛ 두께의 장벽층(24)으로 피복되고, 홀은 텅스텐으로 충전된다. 실리콘 산화물층(21)의 상부면을 연마하여 불필요하게 퇴적된 재료를 제거한다. 이러한 방식으로, 상부 콘택트 플러그(25)는 하부 콘택트 플러그(16) 상에 형성되고, 유사한 콘택트 플러그는 중간 배선층(20) 상에 형성된다. 상부 배선층(26)은 상부 콘택트 플러그(25) 상에 형성된다.
에치 스토퍼(18)는 하부 콘택트 플러그의 상부 표면적을 실효적으로 확대하고 상부와 하부 콘택트 플러그 간에 여분의 정렬 허용 범위를 제공하고 있음을 알 수 있다. 이러한 확대된 영역은 표면과 유사한 스루홀(22a)을 형성하는데 사용되는 에칭액에 에칭되지 않는 면을 제공하므로, 배선층(20)은 스루홀(22b)을 형성할 때 사용되는 동일한 에칭액에 제공한다. 상부 콘택트홀(22a)이 하부 콘택트 플러그와 오정렬되는 경우, 홀(22a)이 에치 스토퍼의 주위내에 있는 경우에 이러한 오정렬이 허용될 수 있다. 따라서, 하부 콘택트 플러그의 중심축으로부터의 홀(22a)의 오프셋이 에치 스토퍼(18)의 링폭보다 작으면 하부 절연층 상에서는 어떠한 과도 에칭도 발생하지 않는다. 따라서, 본 발명은 상부 및 하부 콘택트 플러그가 서로 직접 결합되는 경우에 발생하는, 보이드의 발생을 방지한. 따라서, 콘택트 플러그와 인접한 배선층간의 단락이 방지된다.
또한, 본 발명은 중간 배선층을 통해서 상부 및 하부 콘택트 플러그가 결합되어 있는 종래의 기술과 상당히 비교된다. 도 2는 종래 기술과 본 발명을 비교하기 위해서 도시되었다. 상부 및 하부 콘택트 플러그(30, 31)가 제1의 중간 배선층(32)을 통해서 서로 결합되어 있고, 0.2㎛의 폭을 가진 제2 중간 배선층(33)이 제1 배선층(32)으로부터 0.25㎛의 공간을 두고 제공되는 것으로 가정한다. 이러한 예에서는 일반적으로 배선층(32)과 상부 콘택트 플러그(30)의 가능한 오정렬에 단지 0.05㎛의 오프셋 오차가 허용되고 있고, 제2 배선층(33)은 하부 콘택트 플러그(31)로부터 0.3㎛ 간격을 두고 공간 이격되어야 한다. 본 발명의 에치 스토퍼(34)가 중간층(32)의 오차 마진에 대응하는 0.05㎛의 링폭을 가진 경우, 인접한 중간 배선층(33)은 상부 콘택트 플러그(30)에 대하여 0.01㎛ 정도로 가깝게 배치될 수 있다.
본 발명의 또 다른 특징은 에치 스토퍼(18)가 화학적 기계적 연마 공정으로 연마되기 때문에, 스루홀이 세정될 때에 불필요한 폐기물의 장애로서 스루홀 상에 어떠한 뾰족한 에지로 남지 않는다는 것이다.
에치 스토퍼의 재료는 실리콘 질화물이 선택되는 것을 언급하였으나, 폴리실리콘 또는 텅스텐과 같은 다른 재료도 동일하게 사용될 수 있다. 에치 스토퍼에 대하여 도전성 재료를 사용하는 것은 상부와 하부 콘택트 플러그 간의 오정렬이 콘택트 저항의 실질적인 변화를 제공하지 않으므로 유리하다.
본 발명의 제조 공정은 이전의 실시예의 것에 대응하는 부분들이 동일한 번호로 표시된 도 3a 내지 3e에 도시된 바와 같이 간단화될 수 있다. 하부 절연층(40)은 CVD법을 사용하여 실리콘 산화물을 2㎛의 두께로 퇴적함으로써 실리콘 기판(10) 상에 형성된다(도 3a). 실리콘 산화물층(40)을 도시 생략된 포토마스크를 사용하여 0.05 내지 0.06㎛의 깊이로 선택 에칭하여 0.35㎛의 직경을 가진 리세스(41)를 형성한다.
도 3b에 도시된 바와 같이, 실리콘 질화물을 0.05 내지 0.06㎛의 두께로 실리콘 산화물층(40)에 피착하여 Si3N4층(42)을 형성한다. 따라서, 리세스(41)의 주위는 실리콘 질화물로 채워진다. CMP 공정에 있어서, 실리콘 질화물층(42)이 하부 실리콘 산화물층(40)이 노출될 때까지 제거되기 때문에, 도 3c에 도시된 바와 같이 에치 스토퍼(43)로서 리세스(41) 내에 실리콘 질화물을 남긴다.
도 3d에서, 포토레지스트가 웨이퍼의 연마된 표면 상에 퇴적되고 패터닝되어 개구(45)를 가진 포토마스크(44)를 형성하고 이 포토마스크를 통해서 에치 스톱층(42) 및 실리콘 산화물층(40)이 하부 배선층(10A)까지 성공적으로 에칭된다. 0.25㎛의 직경을 가진 콘택트홀(46)이 하부 배선층(10A) 상에 형성되고, 에치 스톱층은 스루홀(46)의 상부 부분 주위에 링(47)형상으로 성형된다.
도 3e에 도시된 바와 같이, 상술한 바와 유사한 공정으로 포토마스크가 제거되고 하부 콘택트 플러그가 스루홀(46) 내에 형성된다. 특히, 콘택트홀(46)의 내부 측벽을 0.02 내지 0.04㎛두께의 실리콘 질화물막(48)으로 도포하여 인접한 배선층으로부터 절연성을 확보한다. 측벽층(48)의 측벽은 0.05 내지 0.1㎛두께의 TiN 장벽층(49)으로 피복되며, 홀은 텅스텐(50)으로 충전된다. 마지막으로, 실리콘 산화물층(40)의 상부면은 연마된다.
상술한 실시예에서는 에치 스토퍼가 하부 콘택트 플러그로부터 제한된 범위 내에 한정된다. 그 이유는 반도체 장치에 대하여 최종적으로 수소 어닐링 처리를 실시하여 수소 분자를 반도체 장치 기판 까지 확산하기 위함이며, 수소의 감소는 플라즈마 에칭 및 이온 주입에 의해서 발생되는 불필요한 댕글링 결합(dangling bond)을 파괴시키는데 사용된다. 수소 분자는 어닐링 처리 동안 에치 스토퍼에 의해서 방해를 받지 않으므로, 불필요한 부산물이 완전히 제거될 수 있다.
도 4 및 5는 본 발명의 다이내믹 랜덤 액세스 메모리를 도시한다. 도 4에도시된 바와 같이, 메모리는 메모리 셀 어레이(60) 및 주변 회로(61)를 포함한다. 각각의 메모리 셀(60)은 2진수를 유지하기 위한 커패시터 및 이 커패시터를 주변 회로(61)에 결합하기 위한 트랜지스터로 이루어진다.
도 5에 도시된 바와 같이, 메모리 장치는 실리콘 기판(70), 하부 절연층(71), 상부 절연층(72) 및 보호층(73)으로 이루어진 적층 구조로 제조된다. 주변 회로는 장치의 제1 영역(74) 상에 형성되고 메모리 어레이는 제2 영역(75) 상에 형성된다. 주변 회로는 실리콘 기판(70) 상의 확산 영역(80)과 메모리 어레이에 전력을 공급하기 위한 전원선 용도의 보호층(73) 내의 배선층(81)으로 구성된다. 확산 영역(80) 및 배선층(81)은 하부 및 상부 절연층(71 및 72) 내에 각각 형성된 하부 콘택트 플러그(82) 및 상부 콘택트 플러그(84)에 의해 상호 접속된다. 실리콘 질화물 에치 스토퍼(83)가 하부 콘택트 플러그(82)의 상부 단부를 둘러싼다.
메모리 어레이에서는, 기판(70) 내에 확산 영역(90 및 91)이 제공된다. 게이트 전극(92)이 하부 절연층 내에 형성되고, 상기 전극(92)은 도시되지 않은 워드선에 접속된다. 상부 및 하부 전극(93 및 94)이 하부 절연층(71) 내에 제공되어 커패시터를 구성한다. 하부 전극(94)은 확산 영역(90)에 접속된다. 콘택트 플러그(95)가 하부 절연층(71) 내에 형성되어 확산 영역(91)을 상부 절연층(72) 내에 형성된 중간 배선층(96)에 결합한다.
메모리 장치가 수소 어닐링될 때, 수소 분자들이 메모리 셀들에 존재하는 불필요한 댕글링 결합을 근절시킨다. 주변 회로(61)에서는, 메모리 셀에 대한 전원선 및 어드레스 디코더의 트랜지스터들이 제공된다. 이들 트랜지스터는 그 특성을 향상시키기 위해 수소 어닐링되어야 한다. 그러나, 수소 어닐링은 전원선에 대해서는 필요하지 않다. 에치 스토퍼는 수소 분자가 장치 내로 침입하는 것을 방지하는 장벽으로서 작용하기 때문에, 주변 회로의 전원선이 제공되는 영역에만 형성된다. 만일 에치 스토퍼가 메모리 어레이의 영역에 제공되면, 수소 분자의 확산이 차단될 것이다. 이로 인해, 트랜지스터 내의 누설 전류가 커져서, 커패시터에 저장된 에너지가 소실될 것이다.
본 발명에 따르면, 종래에 하부 콘택트 플러그 상에 상부 콘택트 플러그가 형성될 때 발생하였을 보이드가 없는 반도체 장치 및 그 제조 방법이 제공된다.

Claims (11)

  1. 반도체 장치를 제조하는 방법에 있어서,
    제1 절연층(11, 19; 40)을 형성하는 단계;
    상기 제1 절연층 내에 에치 스토퍼(18; 47), 및 상기 제1 절연층의 대향면들 사이에 상기 제1 절연층을 관통하여 연장되는 제1 콘택트 플러그(14-16; 48-50)를 형성하여, 상기 에치 스토퍼가 상기 제1 콘택트 플러그의 단부를 둘러싸도록 하는 단계;
    상기 제1 절연층 상에 제2 절연층(21)을 형성하는 단계;
    상기 제2 절연층을 선택적으로 에칭하여 상기 제1 콘택트 플러그의 단부까지 연장되는 스루홀(22a)을 형성하는 단계; 및
    상기 스루홀(22a) 내에 제2 콘택트 플러그(23-25)를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 반도체 장치를 제조하는 방법에 있어서,
    제1 절연층(11-13)을 형성하는 단계;
    상기 제1 절연층(11-13) 내에 제1 콘택트 플러그(14-16)를 형성하는 단계;
    상기 제1 콘택트 플러그의 단부가 외부에 노출될 때까지 상기 제1 절연층을 에칭하는 단계;
    상기 제1 절연층 상에 에치 스톱층(17)을 형성하여 상기 제1 콘택트 플러그의 노출 부분이 상기 에치 스톱층 내에 매립되도록 하는 단계;
    상기 제1 콘택트 플러그의 단부를 둘러싸는 상기 에치 스톱층의 부분(18)이 남고 상기 제1 절연층(11)이 외부에 노출되도록 상기 에치 스톱층(17)을 이방성 에칭하는 단계;
    상기 노출된 제1 절연층 상에 제2 절연층(19)을 형성하여 상기 제1 콘택트 플러그의 단부와 상기 둘러싸는 에치 스톱층 부분이 상기 제2 절연층 내에 매립되도록 하는 단계;
    상기 제1 콘택트 플러그의 단부, 상기 에치 스톱층의 둘러싸는 부분 및 상기 제2 절연층이 평탄화된 표면을 나타내고 상기 에치 스톱층의 둘러싸는 부분(18)이 소망의 폭을 달성할 때까지 상기 제2 절연층(19)을 연마하는 단계;
    상기 평탄화된 표면 상에 제3 절연층(21)을 형성하는 단계;
    상기 제3 절연층을 선택적으로 에칭하여 상기 제1 콘택트 플러그까지 연장되는 스루홀(22a)을 형성하는 단계; 및
    상기 스루홀 내에 제2 콘택트 플러그(23-25)를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  3. 반도체 장치를 제조하는 방법에 있어서,
    제1 층(11)으로서 절연층을 형성하는 단계;
    상기 제1 층 상에 제2 층(12)으로서 에치 스톱층을 형성하는 단계;
    상기 제2 층 상에 제3 층(13)으로서 절연층을 형성하는 단계;
    상기 제1, 제2 및 제3 층을 선택적으로 에칭하여 스루홀(10B)을 형성하는 단계;
    상기 스루홀 내에 제1 콘택트 플러그(14-16)를 형성하는 단계;
    상기 제3 층(13)을 제거하여 상기 제1 콘택트 플러그의 단부 및 상기 제2 층(12)을 노출시키는 단계;
    상기 노출된 제2 층(12) 상에 제4 층(17)으로서 에치 스톱층을 형성하여 상기 제1 콘택트 플러그의 단부가 상기 제4 층(17) 내에 매립되도록 하는 단계;
    상기 제1 콘택트 플러그의 상기 단부를 둘러싸는 상기 제4 층의 부분(18)이 남고 상기 제1 층(11)이 외부에 노출되도록 상기 제4 층(17)을 이방성 에칭하는 단계;
    상기 노출된 제3 층(13) 상에 제5 층(19)으로서 절연층을 형성하여 상기 제1 콘택트 플러그의 단부 및 상기 둘러싸는 제4 층 부분이 상기 제5 층(19) 내에 매립되도록 하는 단계;
    상기 제1 콘택트 플러그의 단부, 상기 제4 층의 둘러싸는 부분(18) 및 제5 층(19)이 평탄화된 표면을 드러내고 상기 둘러싸는 부분(18)이 소망의 폭을 달성할 때까지 상기 제5 층(19)을 연마하는 단계;
    상기 평탄화된 표면 상에 제6 층(21)으로서 절연층을 형성하는 단계;
    상기 제6 층(21)을 선택적으로 에칭하여 상기 제1 콘택트 플러그까지 연장되는 스루홀(22a)을 형성하는 단계; 및
    상기 스루홀(22a) 내에 제2 콘택트 플러그(23-25)를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  4. 반도체 장치를 제조하는 방법에 있어서,
    제1 절연층(40)을 형성하는 단계;
    상기 제1 절연층(40) 내에 에치 스톱층(43)을 형성하는 단계;
    상기 에치 스톱층의 내부를 선택적으로 에칭하여 상기 제1 절연층(40) 내에 스루홀(46)을 형성함으로써 상기 에치 스톱층의 외부(47)가 남아서 상기 스루홀의 단부를 둘러싸도록 하는 단계;
    상기 스루홀 내에 제1 콘택트 플러그(48-50)를 형성하는 단계;
    상기 제1 콘택트 플러그의 단부, 상기 에치 스톱층의 상기 외부 및 상기 제1 절연층이 평탄화된 표면을 형성할 때까지 상기 제1 절연층(40)을 연마하는 단계;
    상기 평탄화된 표면 상에 제2 절연층(21)을 형성하는 단계;
    상기 제2 절연층(21)을 선택적으로 에칭하여 상기 제1 콘택트 플러그까지 연장되는 스루홀(22a)을 형성하는 단계; 및
    상기 스루홀(22a) 내에 제2 콘택트 플러그(23-25)를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  5. 반도체 장치에 있어서,
    하부 절연층(11, 19; 40);
    상기 하부 절연층의 대향면들에 걸쳐 연장되는 제1 콘택트 플러그(14-16; 48-50);
    상기 제1 콘택트 플러그의 단부를 둘러싸는 에치 스토퍼(18; 47);
    상기 하부 절연층 상의 상부 절연층(21); 및
    상기 상부 절연층 내의 제2 콘택트 플러그(48-50) - 상기 제2 콘택트 플러그는 상기 제1 콘택트 플러그의 단부로부터 상기 상부 절연층의 상면까지 연장됨 -
    를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 에치 스토퍼는 배선층의 에칭 내성(etch-resistive characteristic)에 필적하는 에칭 내성을 갖는 절연 재료를 포함하는 반도체 장치.
  7. 제5항에 있어서,
    상기 에치 스토퍼는 실리콘 질화물을 포함하는 반도체 장치.
  8. 제5항에 있어서,
    상기 에치 스토퍼는 도전성 재료를 포함하는 반도체 장치.
  9. 제5항에 있어서,
    상기 에치 스토퍼는 폴리실리콘을 포함하는 반도체 장치.
  10. 제5항에 있어서,
    상기 에치 스토퍼는 텅스텐을 포함하는 반도체 장치.
  11. 반도체 메모리 장치에 있어서,
    기판(70)의 제1 영역(74) 상에 형성되며,
    상기 기판 상의 하부 절연층(71);
    상기 하부 절연층 상의 상부 절연층(72);
    상기 상부 절연층 상의 배선층(81);
    상기 기판으로부터 상기 상부 절연층까지 연장되는 상기 하부 절연층 내의 하부 콘택트 플러그(82);
    상기 하부 절연층 내의 에치 스토퍼(83) - 상기 에치 스토퍼는 상기 상부 절연층에 인접한 상기 하부 콘택트 플러그의 단부를 둘러쌈 -; 및
    상기 하부 콘택트 플러그와 상기 배선층 사이의 전기 접속을 확립하기 위한 상기 상부 절연층 내의 상부 콘택트 플러그(84)
    를 포함하는 주변 회로(61); 및
    상기 기판의 제2 영역(75) 상에 형성된 메모리 셀 어레이(60) - 상기 메모리 셀들 각각은 2진수를 보유하기 위한 커패시터 및 상기 커패시터를 상기 주변 회로에 결합하기 위한 스위칭 트랜지스터를 포함함 -
    를 포함하는 반도체 메모리 장치.
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