KR20050031524A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
공정 불량이 감소되는 커패시터를 포함하는 반도체 장치의 제조 방법이 개시되어 있다. 기판 상에 콘택 형성 영역과 접속하는 콘택들을 포함하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 상기 제1 콘택들 중 일부의 제1 콘택들과 접속하는 제2 콘택들을 포함하는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성한다. 상기 제2 및 제3 층간 절연막 내에 상기 제2 콘택들이 형성되어 있지 않은 상기 제1 콘택들과 전기적으로 접속하는 실린더형의 커패시터들을 형성한다. 상기 실린터형 커패시터를 매몰하는 제4 층간 절연막을 형성한다. 상기 제2 콘택들과 접속하는 제3 콘택들을 형성한다. 상기 제4 절연막 상에 제3 콘택을 경유하는 비트 라인을 형성한다. 따라서, 비트 라인 콘택 형성 시에 1회의 식각 공정시에 콘택홀의 형성 깊이가 감소되므로, 공정 불량을 최소화할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 비트 라인 아래로 실린더형의 커패시터가 형성되는 반도체 장치의 제조 방법에 관한 것이다.
메모리 셀 영역의 축소에 따라 셀 내에 구비되는 커패시터의 셀 커패시턴스가 감소하게 된다. 상기 셀 커패시턴스의 감소는 메모리 셀의 데이터 독출 능력(readability)을 열화시키고 소프트 에러율(soft error rate)을 증가시키며, 반도체 메모리 장치가 저전압에서 동작하는 것을 어렵게 한다. 이에 따라, 셀이 차지하는 면적에 영향을 미치지 않으면서 셀 커패시턴스를 증가시키기 위한 여러 가지 기술들이 개발되고 있다.
한정된 셀 영역 내에서 커패시턴스를 증가시키기 위한 구조적인 방법으로는 커패시터의 하부 전극을 실린더 형상으로 형성하여 커패시터의 유효 면적을 증가시키는 방법을 사용하고 있다.
도 1은 종래의 실린더형의 커패시터를 포함하는 반도체 장치를 나타내는 단면도이다.
도 1에 도시된 실린더형의 커패시터(20)는 상기 커패시터의 하부 전극(20a)의 높이를 최대한 증가시켜 커패시터의 커패시턴스를 증가시킨다. 그러나, 커패시터(20)상에 비트 라인(24)이 형성되는 CUB(Capacitor Under Bitline)구조를 가지는 반도체 장치의 경우 상기 커패시터(20)의 높이를 증가시키는데 제약을 받게된다. 즉, 상기 커패시터(20) 상에 형성되는 비트 라인(24)은 기판(10) 표면의 소오스 영역(12b)과 전기적으로 접속되어야 하므로, 상기 비트 라인(24)과 상기 소오스 영역(12b)을 연결시키는 콘택이 구비되어야 한다. 그러나, 상기 커패시터(20)의 용량 증가를 위해 커패시터(20)의 하부 전극 높이가 증가되는 만큼, 상기 비트 라인(24)이 수직적으로 높은 위치에 형성되므로, 상기 비트 라인(24)과 접속하는 콘택(22)의 높이도 함께 증가된다. 때문에, 상기 비트 라인 콘택(22)을 형성하기 위하여 수행하는 식각 공정 및 금속 필링 공정등을 수행하기가 매우 어려워진다.
특히, 90㎚ 이하의 디자인룰을 갖는 반도체 장치를 형성하는 경우에는 셀 사이즈의 축소에 의하여 커패시터(20)의 수평 면적이 감소되므로 동일한 커패시턴스를 수득하기 위해 상기 커패시터(20)의 높이는 더욱 증가될 것이 요구된다. 그러나, 이 때 비트 라인 콘택(22)의 사이즈도 감소되어야 하기 때문에, 사이즈가 작으면서 깊이가 깊은 콘택홀을 형성하는 공정을 수행하기가 어려워 상기 공정 시에 불량이 발생될 소지가 크다.
본 발명의 목적은 공정 불량을 최소화하면서 커패시턴스가 증가된 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은,
콘택 형성 영역이 형성되어 있는 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
상기 제1 층간 절연막 내에 상기 콘택 형성 영역들과 접속하는 제1 콘택들을 형성하는 단계;
상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
상기 제2 층간 절연막 내에 상기 제1 콘택들 중 일부의 제1 콘택들과 접속하는 제2 콘택들을 형성하는 단계;
상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계;
상기 제2 및 제3 층간 절연막 내에 상기 제2 콘택들이 형성되어 있지 않은 상기 제1 콘택들과 전기적으로 접속하도록 실린더형의 커패시터들을 형성하는 단계;
상기 실린터형 커패시터를 매몰하는 제4 층간 절연막을 형성하는 단계;
상기 제4 층간 절연막 내에 상기 제2 콘택들과 접속하는 제3 콘택들을 형성하는 단계; 및
상기 제4 절연막 상에 제3 콘택을 경유하는 비트 라인을 형성하는 단계를 포함하여 반도체 장치를 제조한다.
상기 방법에 의하면, 상기 커패시터보다 높은 위치에 형성되는 비트 라인과 상기 일부의 제1 콘택까지 전기적으로 연결되는 제2 콘택 및 제3 콘택은 별도의 공정을 통해 각각 형성할 수 있다. 상기와 같이, 제1 콘택과 전기적으로 연결되는 콘택을 형성하기 위해 콘택 형성 공정을 1회 더 추가함으로서 콘택 형성 공정이 매우 용이해진다. 따라서, 상기 커패시터의 높이가 증가되더라도, 상기 커패시터보다 높은 위치의 비트 라인과 상기 일부의 제1 콘택이 전기적으로 연결되는 콘택이 낫오픈되는 불량등을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도2h는 본 발명의 일실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(100) 상에 통상의 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(100a)을 구분한다. 상기 기판(100) 상에 형성되는 칩 영역에는 셀 영역 및 페리/ 로직 영역으로 구분되어 있다.
이어서, 상기 기판(100) 상에 게이트 및 소오스/드레인을 포함하는 MOS 트렌지스터를 형성한다. 구체적으로, 게이트 산화막 패턴(102a), 게이트 전극막 패턴 (102b)및 하드 마스크막 패턴(102c)으로 구성되는 게이트(102)를 형성한다. 이어서, 상기 게이트(102) 양측 기판 아래로 불순물 이온을 주입하여 소오스/드레인(104a, 104b)을 형성한다. 상기 소오스/드레인(104a, 104b)은 커패시터 접속 영역 또는 비트 라인 접속 영역이 된다. 본 실시예에서는, 소오스(104a)는 비트 라인 접속 영역으로 정의하고, 드레인(104b)은 커패시터 접속 영역으로 정의하여 설명한다. 상기 비트 라인 접속 영역에 해당되는 소오스는 페리 로직 영역에도 구비되어 있다.
이어서, 상기 MOS 트렌지스터를 매몰하는 제1 층간 절연막(106)을 형성한다. 상기 제1 층간 절연막(106)은 실리콘 산화물을 증착시켜 형성한다. 상기 제1 층간 절연막(106)을 형성한 이 후에 상기 제1 층간 절연막(106)의 상부면을 연마하여 표면을 평탄화시킨다.
도 2b를 참조하면, 상기 제1 층간 절연막(106)의 소정 부위를 식각하여 상기 소오스 및 드레인(104a, 104b) 표면을 노출하는 제1 콘택홀을 형성한다. 이어서, 상기 제1 콘택홀 내부 및 제1 층간 절연막 상부에 도전 물질을 증착하고, 상기 제1 콘택홀 내부에만 상기 도전 물질이 남도록 화학 기계적 연마 공정을 수행한다. 상기 도전 물질은 금속 물질 및 폴리실리콘 물질을 포함한다. 구체적으로, 상기 도전 물질로는 텅스텐을 사용할 수 있다. 상기 공정에 의해, 상기 소오스 및 드레인(104a, 104b)과 접속하는 제1 콘택(108)이 형성된다.
이어서, 상기 제1 콘택(108) 및 제1 층간 절연막(106) 상에 식각 저지막(110)을 형성한다. 상기 식각 저지막(110)은 실리콘 산화물과 식각 선택비가 높은 물질로 형성할 수 있다. 구체적으로, 상기 식각 저지막(110)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다.
도 2c를 참조하면, 상기 식각 저지막(110) 상에 제2 층간 절연막(112)을 형성한다. 상기 제2 층간 절연막(112)은 실리콘 산화물을 증착시켜 형성한다. 상기 제2 층간 절연막(112)은 형성하고자하는 커패시터의 높이보다 얇은 두께로 형성하여야 한다. 바람직하게는, 상기 제2 층간 절연막(112)은 상기 형성하고자하는 커패시터의 높이의 30% 이상의 두께를 갖도록 형성한다.
도 2d를 참조하면, 상기 제2 층간 절연막(112)의 소정 부위를 식각하고, 순차적으로 식각 저지막(110)을 식각하여 상기 제1 콘택(108)들 중에서 상기 소오스와 접속하고 있는 제1 콘택(108a)의 상부면을 노출시키는 제2 콘택홀을 형성한다.
이어서, 상기 제2 콘택홀 내부 및 제2 층간 절연막(112) 상부에 도전 물질을 증착하고, 상기 제2 콘택홀 내부에만 상기 도전 물질이 남도록 화학 기계적 연마 공정을 수행한다. 상기 도전 물질은 금속 물질 및 폴리실리콘 물질을 포함한다. 바람직하게는, 상기 도전 물질로는 텅스텐 또는 구리를 사용할 수 있다. 상기 공정에 의해, 상기 소오스와 접속하고 있는 제1 콘택(108a)과 전기적으로 연결되는 제2 콘택(114)이 형성된다.
도 2e를 참조하면, 상기 제2 콘택(114) 및 제2 층간 절연막(112) 상에 제3 층간 절연막(116)을 형성한다. 상기 제3 층간 절연막(116)은 상기 제2 층간 절연막과 상기 제3 층간 절연막의 두께의 합이 형성하고자하는 커패시터의 높이보다는 두껍게 되도록 형성한다.
도 2f를 참조하면, 상기 제2 및 제3 층간 절연막(112, 116)의 소정 부위를 식각하여 상기 드레인 영역과 접속하고 있는 제1 콘택(108a)을 노출하는 커패시터를 형성용 개구부를 형성한다. 상기 커패시터는 셀 영역에 형성되므로, 상기 셀 영역에 형성되어 있으면서 상기 드레인 영역과 접속하고 있는 제1 콘택(108a)을 노출하도록 상기 개구부를 형성한다.
이어서, 상기 개구부의 내부 표면 및 상기 제3 층간 절연막(116) 표면 상에 하부 전극막을 형성한다. 상기 하부 전극막은 금속막 또는 폴리실리콘막으로 형성할 수 있다. 이어서, 상기 개구부의 내부 표면에만 상기 하부 전극용 금속막이 남아있도록 패터닝하여, 개구부 내부 표면에 실린더형의 커패시터 하부 전극(120)을 형성한다.
이어서, 상기 커패시터 하부 전극(120) 및 상기 제3 층간 절연막(116) 상에 유전막을 형성하고, 순차적으로 상기 유전막 상에 커패시터 상부 전극막을 형성한다. 상기 유전막은 고유전율을 갖는 하프늄 옥사이드막으로 형성할 수 있다. 상기 하부 전극막은 금속막 또는 폴리실리콘막으로 형성할 수 있다.
이어서, 후속 공정에서 비트 라인 콘택이 형성될 영역에 위치하는 상부 전극막 및 유전막을 순차적으로 식각하여 유전막 패턴(122) 및 상부 전극(124)을 형성한다. 상기 공정에 의해 상기 드레인(104b)과 전기적으로 접속하는 커패시터가 형성된다. 특히, 상기 하부 전극(120) 및 상부 전극(124)을 금속 물질로 형성하는 경우에는 금속, 유전막 및 금속으로 이루어지는 커패시터(MIM capacitor)가 형성된다.
도 2g를 참조하면, 상기 커패시터를 매몰하도록 제4 층간 절연막(128)을 증착하고, 화학 기계적 연마 공정에 의해 평탄화한다.
이어서, 상기 제4 층간 절연막(128)의 소정 부위를 식각하여 상기 커패시터의 상부 전극(124)의 일부 표면 및 상기 제2 콘택(114)의 상부면과 접속하는 제3 콘택홀을 형성한다. 이어서, 상기 제3 콘택홀 내에 도전 물질을 증착하고 화학 기계적 연마 공정을 수행하여, 상기 커패시터 상부 전극(124) 및 제2 콘택(114)과 접속하는 제3 콘택(130)을 형성한다.
도 2h를 참조하면, 상기 상부 전극(124) 및 제3 콘택(130)을 경유하는 비트 라인(132)을 형성한다. 상기 비트 라인(132)은 금속 물질로 형성할 수 있다.
상기 설명한 바에 의하면, 상기 비트 라인과 트렌지스터의 소오스 영역을 전기적으로 연결시키기 위하여 콘택을 형성하는 공정을 2회에 걸쳐 진행한다. 상기와 같이 콘택을 2회에 걸쳐 진행하므로, 상기 비트 라인이 높은 위치에 형성되어 있더라도 콘택 형성 시에 한번에 식각되는 층간 절연막의 두께가 감소하게 되어 콘택 낫오픈 등의 공정 불량을 최소화할 수 있다.
상술한 바와 같이 본 발명에 의하면, 커패시턴스가 증가되는 커패시터를 형성하면서도 비트 라인 콘택의 불량 발생이 최소화되는 반도체 장치를 제조할 수 있다. 따라서, 반도체 장치의 성능 향상 및 제조 수율 향상의 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 실린더형의 커패시터를 포함하는 반도체 장치를 나타내는 단면도이다.
도 2a 내지 도2h는 본 발명의 일실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 게이트
104a : 소오스 104b : 드레인
106 : 제1 층간 절연막 108 : 제1 콘택
110 : 식각 저지막 112 : 제2 층간 절연막
114 : 제2 콘택 116 : 제3 층간 절연막
120 : 하부 전극 122 : 유전막 패턴
124 : 상부 전극 128 : 제4 층간 절연막
130 : 제3 콘택 132 : 비트 라인
Claims (7)
- 콘택 형성 영역이 구비되어 있는 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 내에 상기 콘택 형성 영역들과 접속하는 제1 콘택들을 형성하는 단계;상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;상기 제2 층간 절연막 내에 상기 제1 콘택들 중 일부의 제1 콘택들과 접속하는 제2 콘택들을 형성하는 단계;상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계;상기 제2 및 제3 층간 절연막 내에 상기 제2 콘택들이 형성되어 있지 않은 상기 제1 콘택들과 전기적으로 접속하는 실린더형의 커패시터들을 형성하는 단계;상기 실린터형 커패시터 및 제3 층간 절연막을 매몰하는 제4 층간 절연막을 형성하는 단계;상기 제4 층간 절연막 내에 상기 제2 콘택들과 접속하는 제3 콘택들을 형성하는 단계; 및상기 제3 콘택을 경유하는 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 콘택 형성 영역은 커패시터 접속 영역 및 비트 라인 접속 영역으로 구분되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 제2 콘택은 상기 비트 라인 접속 영역과 접속하고 있는 제1 콘택과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 층간절연막은 형성하고자 하는 커패시 터 높이의 50% 이상의 두께를 갖도록 증착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 층간 절연막을 형성하기 이전에 모오스 트렌지스터를 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 콘택 형성 영역은 상기 모오스 트렌지스터의 소오스 및 드레인 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 층간 절연막 및 제2 층간 절연막 사이 계면에 식각 저지막을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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| KR1020030067690A KR20050031524A (ko) | 2003-09-30 | 2003-09-30 | 반도체 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050031524A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8247304B2 (en) | 2009-02-27 | 2012-08-21 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device having capacitor under bit line structure |
-
2003
- 2003-09-30 KR KR1020030067690A patent/KR20050031524A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8247304B2 (en) | 2009-02-27 | 2012-08-21 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device having capacitor under bit line structure |
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