KR20040079685A - 반도체 장치의 케패시터 제조 방법 - Google Patents

반도체 장치의 케패시터 제조 방법 Download PDF

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KR20040079685A
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박동균
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Abstract

반도체 장치에서 축적 용량이 증가되는 케패시터의 제조 방법이 개시되어 있다. 반도체 기판 상에, 케패시터 형성 영역과 전기적으로 접촉하도록 실린더형의 하부 전극을 형성한다. 상기 캐패시터 하부 전극의 표면에 고유전율을 갖는 금속 산화막으로 이루어지는 유전막을 형성한다. 이어서 상기 유전막 상에, 상기 티타늄 질화막(TiN) 및 상기 티타늄 질화막보다 두꺼운 텅스텐 실리콘 질화막(WSiN)을 순차적으로 적층시켜 케패시터 상부 전극을 형성한다. 상기 상부 전극은 유전막의 특성을 열화시키지 않을 정도의 낮은 온도로 형성되므로, 상기 케패시터의 특성이 향상되는 효과가 있다.

Description

반도체 장치의 케패시터 제조 방법{Method for manufacturing a capacitor in semiconductor device}
본 발명은 반도체 장치의 케패시터 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 축적 용량이 증가되는 케패시터의 제조 방법에 관한 것이다.
메모리 셀 영역의 축소에 따른 셀 캐패시턴스의 감소는 반도체 메모리 장치의 집적도 증가를 어렵게 한다. 상기 셀 캐패시턴스의 감소는 메모리 셀의 데이터 독출 능력(readability)을 열화시키고 소프트 에러율(soft error rate)을 증가시키며, 반도체 메모리 장치가 저전압에서 동작하는 것을 어렵게 한다. 이에 따라, 셀이 차지하는 면적에 영향을 미치지 않으면서 셀 캐패시턴스를 증가시키기 위한 여러 가지 기술들이 개발되고 있다.
한정된 셀 영역 내에서 캐패시턴스를 증가시키기 위하여 캐패시터의 유전막을 박막화하는 방법, 또는 실린더나 핀(fin) 구조를 갖는 캐패시터 하부 전극을 형성하여 캐패시터의 유효 면적을 증가시키는 방법이 제안되었다. 그러나, 고도로 집적된 메모리 장치에서 상기 방법들로 충분히 높은 캐패시턴스를 얻기가 어렵다.
이러한 문제를 해결하기 위하여 높은 유전 상수(κ)를 갖는 유전막, 예를 들어 Al2O3, Ta2O5, HfO2막 등을 캐패시터의 유전막으로 사용하는 방법이 활발히 연구되고 있다.
그런데, 상기 고유전 상수를 갖는 유전막을 형성하는 경우, 후속 공정에 의해 상기 유전막에 열이 가해지면 상기 유전막은 유전율이 저하되는 등의 특성 변화가 발생된다. 때문에, 상기 유전막 상에 증착되는 케패시터의 상부 전극은 종래와 같이 약 600℃ 정도의 고온 공정을 요구하는 폴리실리콘막으로 형성하기는 어려운 실정이다.
따라서, 상기 유전막을 형성한 이 후의 공정들은 상기 유전막의 특성 변화가 거의 발생하지 않을 정도의 낮은 온도로 진행되어야 한다. 특히, 상기 유전막을 형성한 이 후에 수행되는 상부 전극 형성 공정은 상기 유전막의 특성 변화에 매우 지배적으로 작용하므로 상기 상부 전극 형성 공정을 저온으로 진행하는 방법이 강력히 요구되고 있다.
상기 폴리실리콘막을 대체할 수 있고 저온으로 형성할 수 있는 금속막은 CVD 또는 ALD 방식으로 형성되는 TiN막을 예로 들 수 있다. 그러나, 상기 TiN막은 약 500Å이상의 두께로 형성되는 경우 크랙이 발생하기 때문에 상기 상부 전극으로 사용하는데는 문제가 있다.
따라서, 본 발명의 목적은 후속 공정에 의한 유전막의 특성 변화를 최소화시켜 높은 케패시턴스를 갖는 반도체 장치의 케패시터를 제공하는데 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 DRAM장치의 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 콘택 패드
114 : 비트 라인 122 : 노드 콘택 플러그
128 : 제1 개구부 132 : 케패시터 하부 전극
134 : 유전막 136a : 티타늄 질화막
136b :텅스텐 실리콘 질화막 140 : 배선용 콘택홀
142 : 웨팅층 144 : 콘택
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에, 케패시터 형성 영역과 전기적으로 접촉하도록 실린더형의 하부 전극을 형성한다. 상기 캐패시터 하부 전극의 표면에 고유전율을 갖는 금속 산화막으로 이루어지는 유전막을 형성한다. 이어서 상기 유전막 상에, 상기 티타늄 질화막(TiN) 및 상기 티타늄 질화막보다 두꺼운 텅스텐 실리콘 질화막(WSiN)을 순차적으로 적층시켜 케패시터 상부 전극을 형성한다.
상기 티타늄 질화막 및 상기 텅스텐 실리콘 질화막은 400 내지 500℃의 온도에서 증착한다.
또한, 상기 티타늄 질화막 및 텅스텐 실리콘 질화막은 CVD방식 또는 ALD방식에 의해 증착한다.
상기 케패시터 상부 전극막을 티타늄 질화막/텅스텐 실리콘 질화막의 복합막으로 사용함으로서 상부 전극 형성시의 공정 온도를 감소시켜 유전막의 특성 저하를 최소화시킬 수 있다. 이로 인해, 케패시터의 축적 용량이 증가되는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 DRAM장치의 형성 방법을 설명하기 위한 단면도들이다. 각 도에서 좌측 부분은 셀 영역을 나타내고 우측 부분은 주변 회로 영역을 나타낸다.
도 1a를 참조하면, 반도체 기판(100)에 통상의 소자 분리 공정을 수행하여 액티브 및 필드 영역(100a)을 구분한다. 상기 기판(100) 상에 게이트 산화막(102), 게이트 전극(104) 및 소오스/드레인(106a, 106b)을 포함하는 트랜지스터를 형성한다. 이 후에, 상기 게이트 전극(104)들을 매몰하는 제1 절연막(108)을 형성한다. 상기 제1 절연막(108)의 소정 부위에는 상기 소오스/드레인 영역(106a, 106b)과 접촉하는 콘택 패드(110)를 형성한다. 상기 콘택 패드(110)는 통상적으로 셀프 얼라인 방식으로 형성할 수 있다.
이어서, 상기 콘택 패드(110)를 포함하는 제1 절연막(108) 상에 제2 절연막(112)을 형성한다. 상기 제2 절연막(112) 상에, 상기 드레인 영역(106b)과 접촉하는 콘택 패드(110)와 전기적으로 연결되도록 비트 라인(114)을 형성한다. 상기 비트 라인(114)의 상부에는 질화물로 이루어지는 하드 마스크막(116)이 형성된다. 상기 셀 영역에 비트 라인이 형성될 때 주변 회로 영역에도 도전성 패턴(118)이 동시에 형성된다.
이어서, 상기 비트 라인(114), 도전성 패턴(118) 및 제2 절연막(112) 상에 제3 절연막(120)을 형성한다. 상기 제3 절연막(120)의 소정 부위에, 상기 비트 라인(114)과는 접촉되지 않으면서 상기 소오스 영역(106a)과 접촉되는 콘택 패드(110)와는 전기적으로 연결되는 노드 콘택 플러그(122)를 형성한다.
이어서, 상기 노드 콘택 플러그(122)를 포함하는 제3 절연막(120) 상에 실리콘 질화물로 형성되는 식각 저지막(124)을 형성한다.
도 1b를 참조하면, 상기 식각 저지막(124)상에 제4 절연막(126)을 형성한다. 상기 제4 절연막(126)은 케패시터의 하부 전극을 패터닝하기 위해 형성되는 막이므로, 형성하고자 하는 케패시터의 높이보다 더 높게 형성하여야 한다.
이어서, 상기 제4 절연막(126)의 소정 부위를 식각하고 순차적으로 식각 저지막(124)을 식각하여 상기 노드 콘택 플러그(122)를 노출하는 전극 형성용 제1 개구부(128)를 형성한다.
도 1c를 참조하면, 상기 제1 개구부(128)의 측벽, 저면 및 상기 제4 절연층(126)의 상부면의 프로파일을 따라 케패시터 하부 전극막(130)을 형성한다. 상기 케패시터 하부 전극막(130)은 폴리실리콘막으로 형성하거나 또는 스텝 커버러지가 양호한 금속막으로 형성한다. 상기 금속막은 CVD 또는 ALD 방식으로 형성되는 티타늄 질화막(TiN)을 포함한다.
도 1d를 참조하면, 상기 케패시터 하부 전극막(130)이 형성되어 있는 상기 제1 개구부(128)내부를 매몰하도록 제5 절연막(도시안함)을 형성한다. 이어서, 상기 제5 절연막(도시안함) 및 상기 제4 절연막(126)의 상부면에 형성되어 있는 케패시터 하부 전극막(130)을 CMP 공정 또는 에치백 공정을 수행하여 제거한다. 상기 공정에 의해, 상기 실린더형의 케패시터 하부 전극(132)이 형성된다.
이어서, 상기 제4 절연막(126) 및 제5 절연막(도시안함)을 제거하여 상기 실린더형의 케패시터 하부 전극(132)의 내부 및 외부 측면이 노출되도록 한다.
도 1e를 참조하면, 상기 캐패시터 하부 전극(132)의 표면 및 노출된 저지막 (124)표면에, 고유전율을 갖는 금속 산화물로 이루어지는 유전막(134)을 형성한다. 상기 유전막(134)은 예컨대 하프늄 옥사이드(HfO2)막 또는 알루미늄 옥사이드(Al2O3)막 및 하프늄 옥사이드막의 복합막으로 형성할 수 있다.
상기 하프늄 옥사이드막은 종래의 유전막으로 흔히 사용되던 실리콘 산화막에 비해 높은 유전율을 갖고 있으므로, 상기 하프늄 옥사이드막을 사용함으로서 케패시터의 축적 용량을 증가시킬 수 있다.
종래에는, 고유전막으로 Ta2O5막을 사용하기도 하였으나 상기 Ta2O5막은 하부 전극과의 산화 반응에 의해 Ta2O5막의 도포성이 좋지 않아서, 어스펙트비가 큰 실린더형 캐패시터의 유전막으로 사용하는데는 매우 불리하다.
도 1f를 참조하면, 상기 유전막(134) 상에 상기 티타늄 질화막(136a, TiN) 및 상기 티타늄 질화막(136a)보다 두꺼운 텅스텐 실리콘 질화막(136b, WSiN)을 순차적으로 케패시터 상부 전극(136)을 형성한다. 상기 티타늄 질화막(136a) 및 텅스텐 실리콘 질화막(136b)은 종래의 폴리실리콘막보다 낮은 온도에서 증착할 수 있는 도전막으로서 선택된 것이다. 따라서, 상기 폴리실리콘막으로 케패시터 하부 전극을 형성할 때 열적 버짓에 의해 상기 유전막(134)의 특성이 열화되는 것을 최소화할 수 있다. 또한, 상기 티타늄 질화막(136a)에 비해 저항이 낮은 텅스텐 실리콘 질화막(136b)을 더 두껍게 형성하는 것이 바람직하다.
구체적으로, 상기 티타늄 질화막(136a)은 상기 유전막(134)의 프로파일을 따라 약 100 내지 400Å의 두께로 형성한다. 상기 티타늄 질화막(136a)은 화학 기상 증착 방법 또는 원자층 적층 방법으로 증착한다. 이 때, 상기 티타늄 질화막(136a)은 400 내지 500℃ 온도하에서 증착한다.
이어서 상기 티타늄 질화막(136a) 상에, 상기 전극 형성용 제1 개구부(128) 내를 매몰할 수 있는 정도의 두께로 텅스텐 실리콘 질화막(136b)을 형성한다. 상기 텅스텐 실리콘 질화막(136b)은 구체적으로 1500 내지 2000Å의 정도의 두께로 형성한다. 상기 텅스턴 실리콘 질화막(136b)은 화학 기상 증착 방법 또는 원자층 적층 방법으로 증착한다. 이 때, 상기 텅스텐 실리콘 질화막(136b)은 400 내지 500℃ 온도하에서 증착한다.
상기 티타늄 질화막(136a) 형성 공정 및 텅스텐 실리콘 질화막(136b) 형성 공정은 익스시튜(ex-situ)로 진행할 수도 있고, 인시튜(in-situ)로 진행할 수도 있다. 그리고, 상기 티타늄 질화막(136a) 형성 공정 및 텅스텐 실리콘 질화막(136b) 형성 공정은 스텝 커버러지 특성을 고려할 때 원자층 적층 방법으로 증착하는 것이더 바람직하다.
상기 공정에 의해, 하부 전극(132), 유전막(134) 및 상부전극(136)으로 구성되는 케패시터가 제조된다.
이 후에는, 상기 케패시터 상부 전극(136)들과 연결되는 배선들을 형성하는 방법을 간략하게 설명한다.
도 1g를 참조하면, 상기 케패시터 상부 전극(136)으로 제공되는 티타늄 질화막(136a) 및 텅스텐 실리콘 질화막(136b)을 패터닝한다. 도시하지는 않았으나, 주변 회로 영역에 증착되어 있는 티타늄 질화막(136a) 및 텅스텐 실리콘 질화막(136b)에서 상기 티타늄 질화막(136a) 및 텅스텐 실리콘 질화막(136b)의 일부는 저항으로 사용되도록 패터닝하고 나머지는 제거한다. 이어서, 상기 케패시터 상부 전극(136)을 매몰하는 제6 절연막(138)을 형성한 후 평탄화한다.
이어서, 상기 제6 절연막(138)의 소정 부위를 식각하여 상기 케패시터 상부 전극(136)과 전기적으로 연결시키기 위한 배선용 콘택홀(140)들을 형성한다. 이 때, 상기 배선용 콘택홀(140)들 중 일부는 주변 회로 영역의 도전성 패턴(118)과 연결된다.
도 1h를 참조하면, 상기 배선용 콘택홀(140) 내에 금속 질화물로 형성되는 웨팅층(142)을 형성한다. 예컨대, 상기 웨팅층은 WN막 또는 TiN막으로 형성한다.
상기 배선용 콘택홀(140)에 금속 물질을 매몰할 때, 종래에는 상기 상부 전극(136)으로 폴리실리콘막을 사용하였기 때문에 상기 폴리실리콘막과의 접촉 특성을 향상시키기 위한 베리어막이 반드시 필요하였다. 그러나, 상기 상부 전극으로티타늄 질화막(136a) 및 텅스텐 실리콘 질화막(136b)의 복합막을 사용함에 따라 상기 베리어막을 형성하지 않아도 되므로 공정이 단순화된다. 또한, 상기 베리어막으로 일반적으로 사용되는 티타늄막은 증착 온도가 약 600℃이상이기 때문에 상기 베리어막 형성 공정 시에 유전막의 특성이 열화된다. 그러나, 상기 베리어막 증착 공정을 생략함으로서 케패시터의 열적 버짓이 감소되어, 상기 케패시터 유전막(134)의 특성 변화가 감소되어 케패시터의 축적 용량이 증가하는 효과가 있다.
도 1i를 참조하면, 상기 웨팅층(142) 상에 상기 배선용 콘택홀 내부를 매몰하도록 금속층을 증착시킨다. 상기 금속층은 예컨대 텅스텐 또는 알루미늄을 포함한다.
이어서, 상기 제6 절연막(138) 상에 형성된 웨팅층(142) 및 금속층을 제거하여 상기 케패시터 상부 전극과 연결되는 콘택(144)을 형성한다.
상기 공정에 의해 형성되는 DRAM장치는 케패시터의 축적 용량이 증가되고, 공정이 단순화되는 장점이 있다.
상술한 바와 같이 본 발명에 의하면, 상부 전극 형성시의 공정 온도를 감소시켜 유전막의 특성 저하를 최소화함으로서 케패시터의 축적 용량을 증가시킬수 있다. 또한, 이 후의 공정이 단순화되는 장점이 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. i)반도체 기판 상에, 케패시터 형성 영역과 전기적으로 접촉하도록 실린더형의 하부 전극을 형성하는 단계;
    ii)상기 캐패시터 하부 전극의 표면에 고유전율을 갖는 금속 산화막으로 이루어지는 유전막을 형성하는 단계; 및
    iii)상기 유전막 상에, 상기 티타늄 질화막(TiN) 및 상기 티타늄 질화막보다 두꺼운 텅스텐 실리콘 질화막(WSiN)을 순차적으로 적층시켜 케패시터 상부 전극을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  2. 제1항에 있어서, 상기 고유전율을 갖는 금속 산화막은 하프늄 옥사이드(HfO2)막 또는 알루미늄 옥사이드(Al2O3)막 및 하프늄 옥사이드막의 복합막으로 형성되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  3. 제1항에 있어서, 상기 티타늄 질화막 및 상기 텅스텐 실리콘 질화막은 400 내지 500℃의 온도에서 증착하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  4. 제1항에 있어서, 상기 티타늄 질화막 및 상기 텅스텐 실리콘 질화막은 화학기상 증착 방법 또는 원자층 적층 방법으로 증착하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  5. 제1항에 있어서, 상기 티타늄 질화막은 100 내지 400Å의 두께로 형성하고 상기 텅스텐 실리콘 질화막은 상기 전극 형성용 개구부 내를 매몰할 수 있는 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  6. 제1항에 있어서, 상기 iv)단계를 수행한 이 후에,
    상기 케패시터 상부 전극을 매몰하는 층간 절연층을 형성하는 단계;
    상기 층간 절연층의 소정 부위를 식각하여 상기 케패시터 상부 전극과 연결되는 배선용 콘택홀을 형성하는 단계;
    상기 배선용 콘택홀 내에 금속 질화물로 이루어지는 웨팅층을 형성하는 단계; 및
    상기 웨팅층 상에 상기 배선용 콘택홀 내부에 금속 물질을 매몰하여 콘택을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  7. 제1항에 있어서, 상기 i)단계는.
    기판 상에, 케패시터 형성 영역과 접촉하는 도전성 플러그를 내부에 포함하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 상부에 제2 절연층을 형성하는 단계;
    상기 제2 절연층의 소정 부분을 식각하여 상기 도전성 구조물의 상부면을 노출하는 전극 형성용 개구부를 형성하는 단계;
    상기 전극 형성용 개구부의 측벽 및 저면, 상기 제2 절연층의 상부면에 연속적으로 캐패시터 하부 전극막을 형성하는 단계;
    싱기 전극 형성용 개구부의 측벽 및 저면에만 상기 케패시터 하부 전극막이 남도록 상기 하부 전극막을 부분적으로 제거하는 단계; 및
    상기 실린더형 하부 전극의 내부면 및 외부면이 노출되도록 상기 제2 절연층을 제거하는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
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