JPH11289062A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH11289062A JPH11289062A JP10089822A JP8982298A JPH11289062A JP H11289062 A JPH11289062 A JP H11289062A JP 10089822 A JP10089822 A JP 10089822A JP 8982298 A JP8982298 A JP 8982298A JP H11289062 A JPH11289062 A JP H11289062A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- lower electrode
- capacitor
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 264
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 94
- 238000003860 storage Methods 0.000 title claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 214
- 238000000034 method Methods 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 239000011229 interlayer Substances 0.000 claims abstract description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 100
- 229910052710 silicon Inorganic materials 0.000 claims description 100
- 239000010703 silicon Substances 0.000 claims description 100
- 239000010410 layer Substances 0.000 claims description 94
- 229910052751 metal Inorganic materials 0.000 claims description 79
- 239000002184 metal Substances 0.000 claims description 79
- 238000006243 chemical reaction Methods 0.000 claims description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 45
- 238000000151 deposition Methods 0.000 claims description 30
- 230000004888 barrier function Effects 0.000 claims description 29
- 229910044991 metal oxide Inorganic materials 0.000 claims description 12
- 150000004706 metal oxides Chemical class 0.000 claims description 12
- 238000007747 plating Methods 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 8
- 238000007772 electroless plating Methods 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 128
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 103
- 229920005591 polysilicon Polymers 0.000 description 102
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 21
- 229910052707 ruthenium Inorganic materials 0.000 description 21
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 20
- 238000010586 diagram Methods 0.000 description 19
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 13
- 238000005530 etching Methods 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 229910052697 platinum Inorganic materials 0.000 description 9
- 238000000137 annealing Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000007788 roughening Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 239000003638 chemical reducing agent Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 244000228957 Ferula foetida Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910010252 TiO3 Inorganic materials 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229940057857 capsin Drugs 0.000 description 1
- JBFKSLZFABCEAI-UHFFFAOYSA-N capsin Natural products CC(C)(O)C1CCC(C)(O1)C2CCC3(CO)C2C(O)CC4C5(C)CCC(OC6OC(CO)C(O)C(O)C6O)C(C)(C)C5CCC34C JBFKSLZFABCEAI-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データ保持用のキャパシタの電極面積を改善
するキャパシタ構造を有する半導体記憶装置およびその
製造方法を提供すること。 【解決手段】 半導体基板（図示なし）上に、コンタク
トプラグ３が形成された層間絶縁膜２を介してデータ保
持用のキャパシタＣが設けられる。このキャパシタＣ
は、互いに表裏関係にある一方の面の形状が他方の面の
形状に沿うように表面が凹凸状に加工された下部電極７
と、この下部電極７の表面を覆うように設けられた誘電
体膜８と、この誘電体膜８を介して下部電極７を覆うよ
うに設けられた上部電極とを有する。この下部電極７
は、上端が開放した筒型に形成され、コンタクトプラグ
３を介してセルトランジスタに接続される。
するキャパシタ構造を有する半導体記憶装置およびその
製造方法を提供すること。 【解決手段】 半導体基板（図示なし）上に、コンタク
トプラグ３が形成された層間絶縁膜２を介してデータ保
持用のキャパシタＣが設けられる。このキャパシタＣ
は、互いに表裏関係にある一方の面の形状が他方の面の
形状に沿うように表面が凹凸状に加工された下部電極７
と、この下部電極７の表面を覆うように設けられた誘電
体膜８と、この誘電体膜８を介して下部電極７を覆うよ
うに設けられた上部電極とを有する。この下部電極７
は、上端が開放した筒型に形成され、コンタクトプラグ
３を介してセルトランジスタに接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、スタックト・キ
ャパシタ構造を有する高密度な半導体記憶装置及びその
製造方法に関するものである。
ャパシタ構造を有する高密度な半導体記憶装置及びその
製造方法に関するものである。
【０００２】
【従来の技術】データを保持するためのキャパシタを有
するＤＲＡＭ(Dynamic RAM) の分野では、微細化に伴う
セル面積の減少に対して、データの蓄積電荷量を確保す
るための種々の技術が開発されてきた。そのひとつとし
て、例えば文献「An AdvancedFabrication Technology
of Hemispherical Grained(HSG) Poly-Si for High Cap
acitance Strage Electrodes, Extended Abstracts of
the 1991 International Conference on SSDM, pp.478-
480, 1991, H.Watanabe et al」に開示されているよう
に、キャパシタの電極となるポリシリコンを真空中でア
ニールすることにより、その表面に微少な半球状の突起
（Hemispherical-Grain ）を形成するいわゆる粗面化技
術（以下、「ＨＳＧ技術」と記す）がある。また、この
ＨＳＧ技術をＤＲＡＭに応用した例が、例えば文献「A
Capacitor-Over-Bitline(COB) Cellwith A Hemispheric
al Grain Strage Node for 64Mb DRAMs, IEDM90 Techni
calDigest, pp.655-658, 1990 」や、「Method of Form
ing A Capacitor, USP5,444,013 」等に開示されてい
る。
するＤＲＡＭ(Dynamic RAM) の分野では、微細化に伴う
セル面積の減少に対して、データの蓄積電荷量を確保す
るための種々の技術が開発されてきた。そのひとつとし
て、例えば文献「An AdvancedFabrication Technology
of Hemispherical Grained(HSG) Poly-Si for High Cap
acitance Strage Electrodes, Extended Abstracts of
the 1991 International Conference on SSDM, pp.478-
480, 1991, H.Watanabe et al」に開示されているよう
に、キャパシタの電極となるポリシリコンを真空中でア
ニールすることにより、その表面に微少な半球状の突起
（Hemispherical-Grain ）を形成するいわゆる粗面化技
術（以下、「ＨＳＧ技術」と記す）がある。また、この
ＨＳＧ技術をＤＲＡＭに応用した例が、例えば文献「A
Capacitor-Over-Bitline(COB) Cellwith A Hemispheric
al Grain Strage Node for 64Mb DRAMs, IEDM90 Techni
calDigest, pp.655-658, 1990 」や、「Method of Form
ing A Capacitor, USP5,444,013 」等に開示されてい
る。
【０００３】ＨＳＧ技術によれば、キャパシタの電極と
なるポリシリコンの表面積が増える結果、データを記憶
する上で必要とされるキャパシタンスが増大し、蓄積電
荷量を確保することができる。キャパシタの誘電体膜と
してシリコン窒化膜を用いる場合、通常、ポリシリコン
が電極材料として用いられる。ＨＳＧ技術は、ポリシリ
コンを電極材料とする場合に、キャパシタの電極面積を
大きくするための技術として有用である。
なるポリシリコンの表面積が増える結果、データを記憶
する上で必要とされるキャパシタンスが増大し、蓄積電
荷量を確保することができる。キャパシタの誘電体膜と
してシリコン窒化膜を用いる場合、通常、ポリシリコン
が電極材料として用いられる。ＨＳＧ技術は、ポリシリ
コンを電極材料とする場合に、キャパシタの電極面積を
大きくするための技術として有用である。
【０００４】ここで、ＨＧＳ技術を用いて、キャパシタ
の下部電極（ストレージ電極）を構成するポリシリコン
の表面を凹凸状に加工する工程の一例を簡単に説明す
る。図３９に示すように、半導体基板（図示なし）上に
層間絶縁膜２を形成した後、半導体基板上の素子領域に
接続されるコンタクトプラグ３を形成しておく。続い
て、例えば減圧ＣＶＤ法によりポリシリコンを５５０℃
にて堆積した後、通常のリソグラフィ法およびＲＩＥ法
によりパターニングして、キャパシタの下部電極となる
ポリシリコン６０１を形成する。続いて、図４０に示す
ように、希釈ＨＦ溶液で自然酸化膜を除去した後、真空
中でアニールを施すと、表面が凹凸状に加工されたポリ
シリコン６０２を得る。これにより、キャパシタの電極
面積が増大し、キャパシタンスが改善される。
の下部電極（ストレージ電極）を構成するポリシリコン
の表面を凹凸状に加工する工程の一例を簡単に説明す
る。図３９に示すように、半導体基板（図示なし）上に
層間絶縁膜２を形成した後、半導体基板上の素子領域に
接続されるコンタクトプラグ３を形成しておく。続い
て、例えば減圧ＣＶＤ法によりポリシリコンを５５０℃
にて堆積した後、通常のリソグラフィ法およびＲＩＥ法
によりパターニングして、キャパシタの下部電極となる
ポリシリコン６０１を形成する。続いて、図４０に示す
ように、希釈ＨＦ溶液で自然酸化膜を除去した後、真空
中でアニールを施すと、表面が凹凸状に加工されたポリ
シリコン６０２を得る。これにより、キャパシタの電極
面積が増大し、キャパシタンスが改善される。
【０００５】一方、キャパシタンスを改善してデータの
蓄積電荷量を確保するための他の技術として、例えば文
献「Giga-bit Scale DRAM Cell with New Simple Ru/(B
a,Sr)TiO3/Ru Stacked Capacitors Using X-ray Lithog
raphy, IEDM95 Technical Digest, pp.903-906, 1995」
に開示されているように、キャパシタの誘電体膜とし
て、高い誘電率を有する（Ｂａ，Ｓｒ）ＴｉＯ3（以
下、「ＢＳＴＯ」と記す）等の高誘電体膜を利用する技
術も開発されている。今後、さらに微細化が進むと、キ
ャパシタの電極面積と誘電体膜の誘電率の双方を改善す
る必要が生じ、表面が凹凸状の電極と高誘電体膜とを組
み合わせてキャパシタを形成する必要が生じるようにな
る。
蓄積電荷量を確保するための他の技術として、例えば文
献「Giga-bit Scale DRAM Cell with New Simple Ru/(B
a,Sr)TiO3/Ru Stacked Capacitors Using X-ray Lithog
raphy, IEDM95 Technical Digest, pp.903-906, 1995」
に開示されているように、キャパシタの誘電体膜とし
て、高い誘電率を有する（Ｂａ，Ｓｒ）ＴｉＯ3（以
下、「ＢＳＴＯ」と記す）等の高誘電体膜を利用する技
術も開発されている。今後、さらに微細化が進むと、キ
ャパシタの電極面積と誘電体膜の誘電率の双方を改善す
る必要が生じ、表面が凹凸状の電極と高誘電体膜とを組
み合わせてキャパシタを形成する必要が生じるようにな
る。
【０００６】
【発明が解決しようとする課題】ところで、ＢＳＴＯ等
の高誘電体膜は金属酸化膜であり、堆積中に活性な酸素
を雰囲気中に含む。このため、例えばキャパシタの電極
にポリシリコンを用い、誘電体膜としてＢＳＴＯを用い
た場合、ＢＳＴＯの堆積中にポリシリコン表面が酸化さ
れて低誘電率のＳｉＯ2膜等が形成される結果、キャパ
シタンスが低下する。したがって、ＢＳＴＯ等の金属酸
化物をキャパシタの誘電体膜として使用する場合、プラ
チナ（Ｐｔ）やルテニウム（Ｒｕ）などの金属を電極材
料として用いる必要がある。
の高誘電体膜は金属酸化膜であり、堆積中に活性な酸素
を雰囲気中に含む。このため、例えばキャパシタの電極
にポリシリコンを用い、誘電体膜としてＢＳＴＯを用い
た場合、ＢＳＴＯの堆積中にポリシリコン表面が酸化さ
れて低誘電率のＳｉＯ2膜等が形成される結果、キャパ
シタンスが低下する。したがって、ＢＳＴＯ等の金属酸
化物をキャパシタの誘電体膜として使用する場合、プラ
チナ（Ｐｔ）やルテニウム（Ｒｕ）などの金属を電極材
料として用いる必要がある。
【０００７】しかし、上述のＨＳＧ技術によれば、ポリ
シリコン表面に凹凸を形成することはできても、金属表
面に凹凸を直接形成することはできない。このため、プ
ラチナやルテニウムなどの金属をキャパシタの電極材料
として用いる場合、電極面積を改善することが困難とな
る。
シリコン表面に凹凸を形成することはできても、金属表
面に凹凸を直接形成することはできない。このため、プ
ラチナやルテニウムなどの金属をキャパシタの電極材料
として用いる場合、電極面積を改善することが困難とな
る。
【０００８】この発明は、前記事情に鑑みてなされたも
のであり、キャパシタの電極となる金属の表面に凹凸を
形成して、キャパシタの電極面積を増大することのでき
るキャパシタ構造を有する半導体記憶装置およびその製
造方法を提供することを目的とする。
のであり、キャパシタの電極となる金属の表面に凹凸を
形成して、キャパシタの電極面積を増大することのでき
るキャパシタ構造を有する半導体記憶装置およびその製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体記憶装
置は、データ保持用のキャパシタを有する半導体記憶装
置において、前記キャパシタが、上端が開放した筒型に
加工され、その表面が凹凸状に加工された下部電極と、
この下部電極の内外面を覆うように設けられた誘電体膜
と、この誘電体膜上であって前記下部電極の内外面に対
向するように設けられた上部電極と、を有することを特
徴とする。
置は、データ保持用のキャパシタを有する半導体記憶装
置において、前記キャパシタが、上端が開放した筒型に
加工され、その表面が凹凸状に加工された下部電極と、
この下部電極の内外面を覆うように設けられた誘電体膜
と、この誘電体膜上であって前記下部電極の内外面に対
向するように設けられた上部電極と、を有することを特
徴とする。
【００１０】この半導体記憶装置によれば、下部電極
が、互いに表裏関係にある一方の面の形状が他方の面の
形状に沿うように凹凸状に加工されている。換言すれ
ば、互いに表裏関係にある一面の凹部の裏側に他面の凸
部が位置するように凹凸を有する。このため、キャパシ
タンスの下部電極と上部電極の表面積が増加し、これら
下部電極と上部電極との対向面積が改善される。しか
も、下部電極の両面にキャパシタが形成される。したが
って、データを保持するためのキャパシタンスを改善す
ることができ、セル面積を縮小することができる。
が、互いに表裏関係にある一方の面の形状が他方の面の
形状に沿うように凹凸状に加工されている。換言すれ
ば、互いに表裏関係にある一面の凹部の裏側に他面の凸
部が位置するように凹凸を有する。このため、キャパシ
タンスの下部電極と上部電極の表面積が増加し、これら
下部電極と上部電極との対向面積が改善される。しか
も、下部電極の両面にキャパシタが形成される。したが
って、データを保持するためのキャパシタンスを改善す
ることができ、セル面積を縮小することができる。
【００１１】また、この発明の半導体記憶装置は、デー
タ保持用のキャパシタを有する半導体記憶装置におい
て、前記キャパシタが、凹凸状に加工されたシリコン半
導体膜の表面に金属膜を形成してなる下部電極と、この
下部電極の表面を覆うように設けられた誘電体膜と、こ
の誘電体膜上であって前記下部電極に対向するように設
けられた上部電極と、を有することを特徴とする。
タ保持用のキャパシタを有する半導体記憶装置におい
て、前記キャパシタが、凹凸状に加工されたシリコン半
導体膜の表面に金属膜を形成してなる下部電極と、この
下部電極の表面を覆うように設けられた誘電体膜と、こ
の誘電体膜上であって前記下部電極に対向するように設
けられた上部電極と、を有することを特徴とする。
【００１２】この半導体記憶装置によれば、下部電極
が、その表面に凹凸を有するので、キャパシタの電極面
積が大きくなる。したがって、そのキャパシタンスを改
善することができ、セル面積を縮小することができる。
が、その表面に凹凸を有するので、キャパシタの電極面
積が大きくなる。したがって、そのキャパシタンスを改
善することができ、セル面積を縮小することができる。
【００１３】また、この発明の半導体記憶装置は、デー
タ保持用のキャパシタを有する半導体記憶装置におい
て、半導体基板上に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソースまたはドレインの一方
に接続されたキャパシタと、を有し、前記キャパシタ
が、上端が開放した筒型に加工され、その表面が凹凸状
に加工された下部電極と、この下部電極の内外面を覆う
ように設けられた誘電体膜と、この誘電体膜上であって
前記下部電極の内外面に対向するように設けられた上部
電極と、を有することを特徴とする。
タ保持用のキャパシタを有する半導体記憶装置におい
て、半導体基板上に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソースまたはドレインの一方
に接続されたキャパシタと、を有し、前記キャパシタ
が、上端が開放した筒型に加工され、その表面が凹凸状
に加工された下部電極と、この下部電極の内外面を覆う
ように設けられた誘電体膜と、この誘電体膜上であって
前記下部電極の内外面に対向するように設けられた上部
電極と、を有することを特徴とする。
【００１４】また、この発明の半導体記憶装置は、デー
タ保持用のキャパシタを有する半導体記憶装置におい
て、半導体基板上に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソースまたはドレインの一方
に接続されたキャパシタと、を有し、上記キャパシタ
が、上端が開放した筒型に加工され、内面が凹凸状に加
工されたシリコン半導体膜と、このシリコン半導体膜の
内面にその凹凸を表面に反映させて形成されて、前記シ
リコン半導体膜と共に下部電極として用いられる金属膜
と、この金属膜の表面を覆うように設けられた誘電体膜
と、この誘電体膜上であって前記下部電極に対向するよ
うに設けられた上部電極と、を有することを特徴とす
る。前記金属膜は、例えば、凹凸状に加工された前記シ
リコン半導体膜の表面にメッキにより形成される。
タ保持用のキャパシタを有する半導体記憶装置におい
て、半導体基板上に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソースまたはドレインの一方
に接続されたキャパシタと、を有し、上記キャパシタ
が、上端が開放した筒型に加工され、内面が凹凸状に加
工されたシリコン半導体膜と、このシリコン半導体膜の
内面にその凹凸を表面に反映させて形成されて、前記シ
リコン半導体膜と共に下部電極として用いられる金属膜
と、この金属膜の表面を覆うように設けられた誘電体膜
と、この誘電体膜上であって前記下部電極に対向するよ
うに設けられた上部電極と、を有することを特徴とす
る。前記金属膜は、例えば、凹凸状に加工された前記シ
リコン半導体膜の表面にメッキにより形成される。
【００１５】この半導体記憶装置によれば、下部電極と
上部電極との対向面は、一方の面の形状が他方の面の形
状に沿うように凹凸状に形成されている。このため、キ
ャパシタの電極面積が大きくなり、そのキャパシタンス
が改善される。したがって、セル面積を縮小することが
可能となり、高密度に集積されたＤＲＡＭを得ることが
できる。
上部電極との対向面は、一方の面の形状が他方の面の形
状に沿うように凹凸状に形成されている。このため、キ
ャパシタの電極面積が大きくなり、そのキャパシタンス
が改善される。したがって、セル面積を縮小することが
可能となり、高密度に集積されたＤＲＡＭを得ることが
できる。
【００１６】また、この発明の半導体記憶装置は、半導
体基板上に、データ保持用のキャパシタが形成された半
導体記憶装置において、前記キャパシタが、表面が金属
でメッキされた下部電極と、この下部電極の表面を覆う
ように設けられた誘電体膜と、この誘電体膜上であって
前記下部電極の内外面に対向するように設けられた上部
電極と、を有することを特徴とする。この半導体記憶装
置によれば、下部電極の表面がメッキされているので、
この下部電極と誘電体膜との間の化学反応を抑制するこ
とが可能となり、この化学反応（例えば酸化反応）の生
成物に起因したキャパシタンスの低下を防ぐことができ
る。
体基板上に、データ保持用のキャパシタが形成された半
導体記憶装置において、前記キャパシタが、表面が金属
でメッキされた下部電極と、この下部電極の表面を覆う
ように設けられた誘電体膜と、この誘電体膜上であって
前記下部電極の内外面に対向するように設けられた上部
電極と、を有することを特徴とする。この半導体記憶装
置によれば、下部電極の表面がメッキされているので、
この下部電極と誘電体膜との間の化学反応を抑制するこ
とが可能となり、この化学反応（例えば酸化反応）の生
成物に起因したキャパシタンスの低下を防ぐことができ
る。
【００１７】また、前記シリコン半導体膜と前記金属膜
との間に、前記シリコン半導体膜と前記金属膜との間の
化学反応（例えばシリサイド反応）を抑制するための反
応バリアー層を設けてもよい。これにより、誘電体膜の
品質を良好に維持することができ、高品質な半導体記憶
装置を得ることができる。
との間に、前記シリコン半導体膜と前記金属膜との間の
化学反応（例えばシリサイド反応）を抑制するための反
応バリアー層を設けてもよい。これにより、誘電体膜の
品質を良好に維持することができ、高品質な半導体記憶
装置を得ることができる。
【００１８】次に、この発明の半導体記憶装置の製造方
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記キャパ
シタの製造工程が、粗面化されたダミー膜を形成する工
程と、前記ダミー膜の凹凸を表面に反映させるように導
電膜を堆積し、下部電極を形成する工程と、前記ダミー
膜を除去する工程と、前記下部電極の内外面を覆うよう
に誘電体膜を形成する工程と、前記誘電体膜上であって
前記下部電極に対向するように上部電極を形成する工程
と、を有することを特徴とする。前記ダミー膜は、例え
ばシリコン半導体膜からなる。
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記キャパ
シタの製造工程が、粗面化されたダミー膜を形成する工
程と、前記ダミー膜の凹凸を表面に反映させるように導
電膜を堆積し、下部電極を形成する工程と、前記ダミー
膜を除去する工程と、前記下部電極の内外面を覆うよう
に誘電体膜を形成する工程と、前記誘電体膜上であって
前記下部電極に対向するように上部電極を形成する工程
と、を有することを特徴とする。前記ダミー膜は、例え
ばシリコン半導体膜からなる。
【００１９】すなわち、半導体基板上にデータ保持用の
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記キャパシタの製造工程は、シリコン半導体膜
を堆積し、前記シリコン半導体膜に開孔部を形成する工
程と、前記シリコン半導体膜の表面を凹凸状に加工した
後、前記シリコン半導体膜の表面に絶縁膜を形成する工
程と、酸化された前記シリコン半導体膜の表面と前記開
孔部の底面とを覆うように前記シリコン半導体膜の凹凸
を表面に反映させた第１の導電膜を形成し、前記シリコ
ン半導体膜上部の前記第１の導電膜を除去して、各キャ
パシタ領域ごとに分離された筒型の下部電極を形成する
工程と、前記シリコン半導体膜の酸化部分および未酸化
部分を除去する工程と、前記下部電極の内外面を覆うよ
うに誘電体膜を形成する工程と、前記誘電体膜上であっ
て前記下部電極に対向するように上部電極を形成する工
程と、を有する。
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記キャパシタの製造工程は、シリコン半導体膜
を堆積し、前記シリコン半導体膜に開孔部を形成する工
程と、前記シリコン半導体膜の表面を凹凸状に加工した
後、前記シリコン半導体膜の表面に絶縁膜を形成する工
程と、酸化された前記シリコン半導体膜の表面と前記開
孔部の底面とを覆うように前記シリコン半導体膜の凹凸
を表面に反映させた第１の導電膜を形成し、前記シリコ
ン半導体膜上部の前記第１の導電膜を除去して、各キャ
パシタ領域ごとに分離された筒型の下部電極を形成する
工程と、前記シリコン半導体膜の酸化部分および未酸化
部分を除去する工程と、前記下部電極の内外面を覆うよ
うに誘電体膜を形成する工程と、前記誘電体膜上であっ
て前記下部電極に対向するように上部電極を形成する工
程と、を有する。
【００２０】この半導体記憶装置の製造方法によれば、
シリコン半導体膜の開孔部表面に凹凸を形成し、このシ
リコン半導体膜を鋳型として下部電極を形成するように
したので、粗面化が困難な金属からなる下部電極の表面
に凹凸を形成することが可能となる。また、この下部電
極の表面は、外面の凹部および凸部に対応して内面に凸
部および凹部が形成されるように凹凸状に加工され、キ
ャパシタの電極面積が増大する。また、キャパシタの誘
電体膜として金属酸化物を用いることが可能となる。し
たがって、データ保持用のキャパシタンスを大きくする
ことができ、セル面積が縮小されて高密度に集積された
半導体記憶装置を得ることができる。
シリコン半導体膜の開孔部表面に凹凸を形成し、このシ
リコン半導体膜を鋳型として下部電極を形成するように
したので、粗面化が困難な金属からなる下部電極の表面
に凹凸を形成することが可能となる。また、この下部電
極の表面は、外面の凹部および凸部に対応して内面に凸
部および凹部が形成されるように凹凸状に加工され、キ
ャパシタの電極面積が増大する。また、キャパシタの誘
電体膜として金属酸化物を用いることが可能となる。し
たがって、データ保持用のキャパシタンスを大きくする
ことができ、セル面積が縮小されて高密度に集積された
半導体記憶装置を得ることができる。
【００２１】また、この発明の半導体記憶装置の製造方
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記キャパ
シタの製造工程が、第１および第２の絶縁層を順次積層
し、前記第２の絶縁層に開孔部を形成する工程と、前記
第２の絶縁層に形成された開孔部の側壁面にシリコン半
導体膜を形成する工程と、前記シリコン半導体膜の表面
を凹凸状に加工する工程と、前記シリコン半導体膜を酸
化してシリコン酸化膜に変化させる工程と、前記開孔部
の底面の前記第１の絶縁層を除去した後、前記シリコン
酸化膜の表面と前記開口部の底面を覆うように前記シリ
コン酸化膜の凹凸を表面に反映させた第１の導電膜を形
成して、各キャパシタ領域ごとに分離された筒型の下部
電極を形成する工程と、前記第１および第２の絶縁層な
らびに前記シリコン酸化膜を除去する工程と、前記下部
電極の表面を覆うように誘電体膜を形成する工程と、前
記誘電体膜上であって前記下部電極に対向するように上
部電極を形成する工程と、を有することを特徴とする。
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記キャパ
シタの製造工程が、第１および第２の絶縁層を順次積層
し、前記第２の絶縁層に開孔部を形成する工程と、前記
第２の絶縁層に形成された開孔部の側壁面にシリコン半
導体膜を形成する工程と、前記シリコン半導体膜の表面
を凹凸状に加工する工程と、前記シリコン半導体膜を酸
化してシリコン酸化膜に変化させる工程と、前記開孔部
の底面の前記第１の絶縁層を除去した後、前記シリコン
酸化膜の表面と前記開口部の底面を覆うように前記シリ
コン酸化膜の凹凸を表面に反映させた第１の導電膜を形
成して、各キャパシタ領域ごとに分離された筒型の下部
電極を形成する工程と、前記第１および第２の絶縁層な
らびに前記シリコン酸化膜を除去する工程と、前記下部
電極の表面を覆うように誘電体膜を形成する工程と、前
記誘電体膜上であって前記下部電極に対向するように上
部電極を形成する工程と、を有することを特徴とする。
【００２２】この半導体記憶装置の製造方法によれば、
互いに表裏関係にある一方の面の形状が他方の面の形状
に沿うように、下部電極の表面が凹凸状に加工される。
このため、キャパシタンスの電極面積が大きくなり、キ
ャパシタンスが改善される。したがって、セル面積が縮
小されて高密度に集積された半導体記憶装置を得ること
ができる。また、第２の絶縁層と共にシリコン酸化膜が
除去され、工程数を減らすことができる。さらに、第１
の絶縁層と第２の絶縁層とのエッチングレートの違いに
より、第２の絶縁層を除去する際のエッチングの深さを
精度よく制御することができる。
互いに表裏関係にある一方の面の形状が他方の面の形状
に沿うように、下部電極の表面が凹凸状に加工される。
このため、キャパシタンスの電極面積が大きくなり、キ
ャパシタンスが改善される。したがって、セル面積が縮
小されて高密度に集積された半導体記憶装置を得ること
ができる。また、第２の絶縁層と共にシリコン酸化膜が
除去され、工程数を減らすことができる。さらに、第１
の絶縁層と第２の絶縁層とのエッチングレートの違いに
より、第２の絶縁層を除去する際のエッチングの深さを
精度よく制御することができる。
【００２３】また、この発明の半導体記憶装置の製造方
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記キャパ
シタの製造工程が、粗面化された第１の導電膜を形成す
る工程と、前記第１の導電膜の凹凸を表面に反映させる
ように第２の導電膜を堆積し、下部電極を形成する工程
と、前記下部電極の表面を覆うように誘電体膜を形成す
る工程と、前記誘電体膜上であって前記下部電極に対向
するように上部電極を形成する工程と、を有することを
特徴とする。前記第１の導電膜は、例えばシリコン半導
体膜からなる。
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記キャパ
シタの製造工程が、粗面化された第１の導電膜を形成す
る工程と、前記第１の導電膜の凹凸を表面に反映させる
ように第２の導電膜を堆積し、下部電極を形成する工程
と、前記下部電極の表面を覆うように誘電体膜を形成す
る工程と、前記誘電体膜上であって前記下部電極に対向
するように上部電極を形成する工程と、を有することを
特徴とする。前記第１の導電膜は、例えばシリコン半導
体膜からなる。
【００２４】すなわち、半導体基板上にデータ保持用の
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記キャパシタの製造工程は、絶縁層を堆積し、
前記絶縁層に開孔部を形成する工程と、前記絶縁層の表
面と前記開孔部の底面を覆うように、表面が凹凸状に加
工されたシリコン半導体膜を形成する工程と、前記シリ
コン半導体膜の表面に、前記シリコン半導体膜の凹凸を
その表面に反映させた第１の導電膜を形成した後、前記
絶縁層上部の前記第１の導電膜と前記シリコン半導体膜
とを除去し、各キャパシタ領域ごとに分離された筒型の
下部電極を形成する工程と、前記下部電極の表面を覆う
ように誘電体膜を形成する工程と、前記誘電体膜上であ
って前記下部電極に対向するように上部電極を形成する
工程と、を有する。
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記キャパシタの製造工程は、絶縁層を堆積し、
前記絶縁層に開孔部を形成する工程と、前記絶縁層の表
面と前記開孔部の底面を覆うように、表面が凹凸状に加
工されたシリコン半導体膜を形成する工程と、前記シリ
コン半導体膜の表面に、前記シリコン半導体膜の凹凸を
その表面に反映させた第１の導電膜を形成した後、前記
絶縁層上部の前記第１の導電膜と前記シリコン半導体膜
とを除去し、各キャパシタ領域ごとに分離された筒型の
下部電極を形成する工程と、前記下部電極の表面を覆う
ように誘電体膜を形成する工程と、前記誘電体膜上であ
って前記下部電極に対向するように上部電極を形成する
工程と、を有する。
【００２５】この半導体記憶装置の製造方法によれば、
凹凸状に加工されたシリコン半導体膜の表面に第１の導
電膜を形成してなる下部電極を得ることができる。これ
により、キャパシタの電極面積が大きくなり、キャパシ
タンスが改善される。また、キャパシタが絶縁層に埋め
込まれるように形成されるので、キャパシタ形成後の平
坦化が容易になり、その後の工程での微細化が容易にな
る。したがって、セル面積が縮小されて高密度に集積さ
れた半導体記憶装置を得ることができる。
凹凸状に加工されたシリコン半導体膜の表面に第１の導
電膜を形成してなる下部電極を得ることができる。これ
により、キャパシタの電極面積が大きくなり、キャパシ
タンスが改善される。また、キャパシタが絶縁層に埋め
込まれるように形成されるので、キャパシタ形成後の平
坦化が容易になり、その後の工程での微細化が容易にな
る。したがって、セル面積が縮小されて高密度に集積さ
れた半導体記憶装置を得ることができる。
【００２６】また、この発明の半導体記憶装置の製造方
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記半導体
基板上に行列状に複数のＭＯＳトランジスタを形成する
工程と、前記複数のＭＯＳトランジスタのゲート電極を
行方向に連結するようにワード線を形成する工程と、前
記複数のＭＯＳトランジスタのソースまたはドレインの
一方を列方向に連結するようにビット線を形成する工程
と、前記複数のＭＯＳトランジスタのソースまたはドレ
インの他方に接続された複数のキャパシタを形成する工
程と、を有し、前記複数のキャパシタの製造工程が、粗
面化されたダミー膜を形成する工程と、前記ダミー膜の
凹凸を表面に反映させるように導電膜を堆積し、下部電
極を形成する工程と、前記ダミー膜を除去する工程と、
前記下部電極の内外面を覆うように誘電体膜を形成する
工程と、前記誘電体膜上であって前記下部電極に対向す
るように上部電極を形成する工程と、を有することを特
徴とする。前記ダミー膜は、例えばシリコン半導体膜か
らなる。
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記半導体
基板上に行列状に複数のＭＯＳトランジスタを形成する
工程と、前記複数のＭＯＳトランジスタのゲート電極を
行方向に連結するようにワード線を形成する工程と、前
記複数のＭＯＳトランジスタのソースまたはドレインの
一方を列方向に連結するようにビット線を形成する工程
と、前記複数のＭＯＳトランジスタのソースまたはドレ
インの他方に接続された複数のキャパシタを形成する工
程と、を有し、前記複数のキャパシタの製造工程が、粗
面化されたダミー膜を形成する工程と、前記ダミー膜の
凹凸を表面に反映させるように導電膜を堆積し、下部電
極を形成する工程と、前記ダミー膜を除去する工程と、
前記下部電極の内外面を覆うように誘電体膜を形成する
工程と、前記誘電体膜上であって前記下部電極に対向す
るように上部電極を形成する工程と、を有することを特
徴とする。前記ダミー膜は、例えばシリコン半導体膜か
らなる。
【００２７】すなわち、半導体基板上にデータ保持用の
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記半導体基板上に行列状に複数のＭＯＳトラン
ジスタを形成する工程と、前記複数のＭＯＳトランジス
タのゲート電極を行方向に連結するようにワード線を形
成する工程と、前記複数のＭＯＳトランジスタのソース
またはドレインの一方を列方向に連結するようにビット
線を形成する工程と、前記複数のＭＯＳトランジスタの
ソースまたはドレインの他方に接続された複数のキャパ
シタを形成する工程と、を有し、前記複数のキャパシタ
の製造工程が、層間絶縁膜上にシリコン半導体膜を堆積
し、前記コンタクトプラグ上に位置させて前記シリコン
半導体膜に開孔部を形成する工程と、前記シリコン半導
体膜の表面を凹凸状に加工した後、前記シリコン半導体
膜の表面に絶縁膜を形成する工程と、前記シリコン半導
体膜の表面と前記開孔部の底面とを覆うように前記シリ
コン半導体膜の凹凸を表面に反映させた第１の導電膜を
形成し、前記シリコン半導体膜上部の前記第１の導電膜
を除去して、各キャパシタ領域ごとに分離された筒型の
下部電極を形成する工程と、前記シリコン半導体膜およ
び絶縁膜を除去する工程と、前記下部電極の内外面を覆
うように誘電体膜を形成する工程と、前記誘電体膜上で
あって前記下部電極に対向するように上部電極を形成す
る工程と、を有する。
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記半導体基板上に行列状に複数のＭＯＳトラン
ジスタを形成する工程と、前記複数のＭＯＳトランジス
タのゲート電極を行方向に連結するようにワード線を形
成する工程と、前記複数のＭＯＳトランジスタのソース
またはドレインの一方を列方向に連結するようにビット
線を形成する工程と、前記複数のＭＯＳトランジスタの
ソースまたはドレインの他方に接続された複数のキャパ
シタを形成する工程と、を有し、前記複数のキャパシタ
の製造工程が、層間絶縁膜上にシリコン半導体膜を堆積
し、前記コンタクトプラグ上に位置させて前記シリコン
半導体膜に開孔部を形成する工程と、前記シリコン半導
体膜の表面を凹凸状に加工した後、前記シリコン半導体
膜の表面に絶縁膜を形成する工程と、前記シリコン半導
体膜の表面と前記開孔部の底面とを覆うように前記シリ
コン半導体膜の凹凸を表面に反映させた第１の導電膜を
形成し、前記シリコン半導体膜上部の前記第１の導電膜
を除去して、各キャパシタ領域ごとに分離された筒型の
下部電極を形成する工程と、前記シリコン半導体膜およ
び絶縁膜を除去する工程と、前記下部電極の内外面を覆
うように誘電体膜を形成する工程と、前記誘電体膜上で
あって前記下部電極に対向するように上部電極を形成す
る工程と、を有する。
【００２８】この半導体記憶装置の製造方法によれば、
互いに表裏関係にある一方の面の形状が他方の面の形状
に沿うように下部電極の表面が凹凸状に加工されたキャ
パシタを得ることができ、高密度に集積されたＤＲＡＭ
を得ることができる。
互いに表裏関係にある一方の面の形状が他方の面の形状
に沿うように下部電極の表面が凹凸状に加工されたキャ
パシタを得ることができ、高密度に集積されたＤＲＡＭ
を得ることができる。
【００２９】また、この発明の半導体記憶装置の製造方
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記半導体
基板上に行列状に複数のＭＯＳトランジスタを形成する
工程と、前記複数のＭＯＳトランジスタのゲート電極を
行方向に連結するようにワード線を形成する工程と、前
記複数のＭＯＳトランジスタのソースまたはドレインの
一方を列方向に連結するようにビット線を形成する工程
と、前記複数のＭＯＳトランジスタのソースまたはドレ
インの他方に接続された複数のキャパシタを形成する工
程と、を有し、前記複数のキャパシタの製造工程が、第
１および第２の絶縁層を順次積層し、前記第２の絶縁層
に開孔部を形成する工程と、前記第２の絶縁層に形成さ
れた開孔部の側壁面にシリコン半導体膜を形成する工程
と、前記シリコン半導体膜の表面を凹凸状に加工する工
程と、前記シリコン半導体膜を酸化してシリコン酸化膜
に変化させる工程と、前記開孔部の底面の前記第１の絶
縁層を除去した後、前記シリコン酸化膜の表面と前記開
口部の底面を覆うように前記シリコン酸化膜の凹凸を表
面に反映させた第１の導電膜を形成して、各キャパシタ
領域ごとに分離された筒型の下部電極を形成する工程
と、前記第１および第２の絶縁層ならびに前記シリコン
酸化膜を除去する工程と、前記下部電極の表面を覆うよ
うに誘電体膜を形成する工程と、前記誘電体膜上であっ
て前記下部電極に対向するように上部電極を形成する工
程と、を有することを特徴とする。
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記半導体
基板上に行列状に複数のＭＯＳトランジスタを形成する
工程と、前記複数のＭＯＳトランジスタのゲート電極を
行方向に連結するようにワード線を形成する工程と、前
記複数のＭＯＳトランジスタのソースまたはドレインの
一方を列方向に連結するようにビット線を形成する工程
と、前記複数のＭＯＳトランジスタのソースまたはドレ
インの他方に接続された複数のキャパシタを形成する工
程と、を有し、前記複数のキャパシタの製造工程が、第
１および第２の絶縁層を順次積層し、前記第２の絶縁層
に開孔部を形成する工程と、前記第２の絶縁層に形成さ
れた開孔部の側壁面にシリコン半導体膜を形成する工程
と、前記シリコン半導体膜の表面を凹凸状に加工する工
程と、前記シリコン半導体膜を酸化してシリコン酸化膜
に変化させる工程と、前記開孔部の底面の前記第１の絶
縁層を除去した後、前記シリコン酸化膜の表面と前記開
口部の底面を覆うように前記シリコン酸化膜の凹凸を表
面に反映させた第１の導電膜を形成して、各キャパシタ
領域ごとに分離された筒型の下部電極を形成する工程
と、前記第１および第２の絶縁層ならびに前記シリコン
酸化膜を除去する工程と、前記下部電極の表面を覆うよ
うに誘電体膜を形成する工程と、前記誘電体膜上であっ
て前記下部電極に対向するように上部電極を形成する工
程と、を有することを特徴とする。
【００３０】この半導体記憶装置の製造方法によれば、
互いに表裏関係にある一方の面の形状が他方の面の形状
に沿うように、下部電極の表面が凹凸状に加工されたキ
ャパシタが得られ、高密度に集積されたＤＲＡＭを得る
ことができる。
互いに表裏関係にある一方の面の形状が他方の面の形状
に沿うように、下部電極の表面が凹凸状に加工されたキ
ャパシタが得られ、高密度に集積されたＤＲＡＭを得る
ことができる。
【００３１】また、この発明の半導体記憶装置の製造方
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記半導体
基板上に行列状に複数のＭＯＳトランジスタを形成する
工程と、前記複数のＭＯＳトランジスタのゲート電極を
行方向に連結するようにワード線を形成する工程と、前
記複数のＭＯＳトランジスタのソースまたはドレインの
一方を列方向に連結するようにビット線を形成する工程
と、前記複数のＭＯＳトランジスタのソースまたはドレ
インの他方に接続された複数のキャパシタを形成する工
程と、を有し、前記複数のキャパシタの製造工程が、粗
面化された第１の導電膜を形成する工程と、前記第１の
導電膜の凹凸を表面に反映させるように第２の導電膜を
堆積し、下部電極を形成する工程と、前記下部電極の表
面を覆うように誘電体膜を形成する工程と、前記誘電体
膜上であって前記下部電極に対向するように上部電極を
形成する工程と、を有することを特徴とする。前記第１
の導電膜は、例えばシリコン半導体膜からなる。
法は、半導体基板上にデータ保持用のキャパシタが形成
された半導体記憶装置の製造方法において、前記半導体
基板上に行列状に複数のＭＯＳトランジスタを形成する
工程と、前記複数のＭＯＳトランジスタのゲート電極を
行方向に連結するようにワード線を形成する工程と、前
記複数のＭＯＳトランジスタのソースまたはドレインの
一方を列方向に連結するようにビット線を形成する工程
と、前記複数のＭＯＳトランジスタのソースまたはドレ
インの他方に接続された複数のキャパシタを形成する工
程と、を有し、前記複数のキャパシタの製造工程が、粗
面化された第１の導電膜を形成する工程と、前記第１の
導電膜の凹凸を表面に反映させるように第２の導電膜を
堆積し、下部電極を形成する工程と、前記下部電極の表
面を覆うように誘電体膜を形成する工程と、前記誘電体
膜上であって前記下部電極に対向するように上部電極を
形成する工程と、を有することを特徴とする。前記第１
の導電膜は、例えばシリコン半導体膜からなる。
【００３２】すなわち、半導体基板上にデータ保持用の
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記半導体基板上に行列状に複数のＭＯＳトラン
ジスタを形成する工程と、前記複数のＭＯＳトランジス
タのゲート電極を行方向に連結するようにワード線を形
成する工程と、前記複数のＭＯＳトランジスタのソース
またはドレインの一方を列方向に連結するようにビット
線を形成する工程と、前記複数のＭＯＳトランジスタの
ソースまたはドレインの他方に接続された複数のキャパ
シタを形成する工程と、を有し、前記複数のキャパシタ
の製造工程が、絶縁層を堆積し、前記絶縁層に開孔部を
形成する工程と、前記絶縁層の表面と前記開孔部の底面
を覆うようにシリコン半導体膜を形成する工程と、前記
シリコン半導体膜の表面を凹凸状に加工する工程と、前
記シリコン半導体膜の表面に前記シリコン半導体膜の凹
凸をその表面に反映させた第１の導電膜を形成して、前
記絶縁層上部の前記第１の導電膜と前記シリコン半導体
膜とを除去し、各キャパシタ領域ごとに分離された筒型
の下部電極を形成する工程と、前記下部電極の表面を覆
うように誘電体膜を形成する工程と、前記誘電体膜上で
あって前記下部電極に対向するように上部電極を形成す
る工程と、を有する。
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記半導体基板上に行列状に複数のＭＯＳトラン
ジスタを形成する工程と、前記複数のＭＯＳトランジス
タのゲート電極を行方向に連結するようにワード線を形
成する工程と、前記複数のＭＯＳトランジスタのソース
またはドレインの一方を列方向に連結するようにビット
線を形成する工程と、前記複数のＭＯＳトランジスタの
ソースまたはドレインの他方に接続された複数のキャパ
シタを形成する工程と、を有し、前記複数のキャパシタ
の製造工程が、絶縁層を堆積し、前記絶縁層に開孔部を
形成する工程と、前記絶縁層の表面と前記開孔部の底面
を覆うようにシリコン半導体膜を形成する工程と、前記
シリコン半導体膜の表面を凹凸状に加工する工程と、前
記シリコン半導体膜の表面に前記シリコン半導体膜の凹
凸をその表面に反映させた第１の導電膜を形成して、前
記絶縁層上部の前記第１の導電膜と前記シリコン半導体
膜とを除去し、各キャパシタ領域ごとに分離された筒型
の下部電極を形成する工程と、前記下部電極の表面を覆
うように誘電体膜を形成する工程と、前記誘電体膜上で
あって前記下部電極に対向するように上部電極を形成す
る工程と、を有する。
【００３３】この半導体記憶装置の製造方法によれば、
凹凸状に加工されたシリコン半導体膜の表面に第１の導
電膜を形成してなる下部電極を有するキャパシタが得ら
れ、高密度に集積されたＤＲＡＭを得ることができる。
凹凸状に加工されたシリコン半導体膜の表面に第１の導
電膜を形成してなる下部電極を有するキャパシタが得ら
れ、高密度に集積されたＤＲＡＭを得ることができる。
【００３４】また、この発明の半導体記憶装置の製造方
法は、半導体基板上に、データ保持用のキャパシタが形
成された半導体記憶装置の製造方法において、前記キャ
パシタの製造工程が、シリコン半導体膜を形成する工程
と、前記シリコン半導体膜を覆うように金属をメッキ
し、下部電極を形成する工程と、前記下部電極の表面を
覆うように誘電体膜を形成する工程と、前記誘電体膜上
であって前記下部電極に対向するように上部電極を形成
する工程と、を有することを特徴とする。
法は、半導体基板上に、データ保持用のキャパシタが形
成された半導体記憶装置の製造方法において、前記キャ
パシタの製造工程が、シリコン半導体膜を形成する工程
と、前記シリコン半導体膜を覆うように金属をメッキ
し、下部電極を形成する工程と、前記下部電極の表面を
覆うように誘電体膜を形成する工程と、前記誘電体膜上
であって前記下部電極に対向するように上部電極を形成
する工程と、を有することを特徴とする。
【００３５】すなわち、半導体基板上にデータ保持用の
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記キャパシタの製造工程は、下部電極となるシ
リコン半導体膜を形成し、その表面を凹凸状に加工した
後、前記シリコン半導体膜の表面に第１の導電膜をメッ
キして下部電極を形成する工程と、前記第１の導電膜の
表面を覆うように誘電体膜を形成する工程と、前記誘電
体膜上であって前記下部電極に対向するように上部電極
を形成する工程と、を有する。
キャパシタが形成された半導体記憶装置の製造方法にお
いて、前記キャパシタの製造工程は、下部電極となるシ
リコン半導体膜を形成し、その表面を凹凸状に加工した
後、前記シリコン半導体膜の表面に第１の導電膜をメッ
キして下部電極を形成する工程と、前記第１の導電膜の
表面を覆うように誘電体膜を形成する工程と、前記誘電
体膜上であって前記下部電極に対向するように上部電極
を形成する工程と、を有する。
【００３６】この半導体記憶装置の製造方法によれば、
凹凸状に加工されたシリコン半導体膜の表面に第１の導
電膜がメッキされた下部電極を得ることができる。これ
により、キャパシタの電極面積を大きくすることがで
き、しかも、第１の導電膜によりシリコン半導体膜と誘
電体膜との酸化反応を回避できる。したがって、データ
を保持するためのキャパシタンスを改善することがで
き、セル面積が縮小されて高密度に集積された半導体記
憶装置を得ることができる。
凹凸状に加工されたシリコン半導体膜の表面に第１の導
電膜がメッキされた下部電極を得ることができる。これ
により、キャパシタの電極面積を大きくすることがで
き、しかも、第１の導電膜によりシリコン半導体膜と誘
電体膜との酸化反応を回避できる。したがって、データ
を保持するためのキャパシタンスを改善することがで
き、セル面積が縮小されて高密度に集積された半導体記
憶装置を得ることができる。
【００３７】また、前記シリコン半導体膜の表面を凹凸
状に加工する工程と第１の導電膜を形成する工程との間
に、前記シリコン半導体膜の表面に、前記シリコン半導
体膜と前記第１の導電膜との化学反応を抑制するための
反応バリアー層を形成する工程をさらに設けてもよい。
これにより、誘電体膜の品質を良好に維持することがで
き、高品質な半導体記憶装置を得ることができる。前記
第１の導電膜は、電気メッキ法または無電解メッキ法な
どにより形成される。また、前記誘電体膜として、例え
ば金属酸化物などの高誘電体材料を用いることが可能と
なる。これにより、キャパシタンスを一層改善でき、蓄
積電荷量を改善できる。
状に加工する工程と第１の導電膜を形成する工程との間
に、前記シリコン半導体膜の表面に、前記シリコン半導
体膜と前記第１の導電膜との化学反応を抑制するための
反応バリアー層を形成する工程をさらに設けてもよい。
これにより、誘電体膜の品質を良好に維持することがで
き、高品質な半導体記憶装置を得ることができる。前記
第１の導電膜は、電気メッキ法または無電解メッキ法な
どにより形成される。また、前記誘電体膜として、例え
ば金属酸化物などの高誘電体材料を用いることが可能と
なる。これにより、キャパシタンスを一層改善でき、蓄
積電荷量を改善できる。
【００３８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。なお、各図において、
共通する要素には同一符号を付し、重複する説明を適宜
省略する。また、各図において、適宜、半導体基板を省
略し、データ保持用のキャパシタに関連する部分を抽出
して表示する。
いて、図面を参照して説明する。なお、各図において、
共通する要素には同一符号を付し、重複する説明を適宜
省略する。また、各図において、適宜、半導体基板を省
略し、データ保持用のキャパシタに関連する部分を抽出
して表示する。
【００３９】実施の形態１．実施の形態１について、ク
ラウン型と呼ばれるスタックト・キャパシタ構造を有す
るＤＲＡＭを例として説明する。
ラウン型と呼ばれるスタックト・キャパシタ構造を有す
るＤＲＡＭを例として説明する。
【００４０】この実施の形態１にかかる半導体記憶装置
が有するデータ保持用のキャパシタＣは、図６に示すよ
うに、例えば半導体基板（図示なし）上に形成された層
間絶縁膜２上に形成され、層間絶縁膜２にはコンタクト
プラグ３が埋め込み形成されている。各キャパシタＣ
は、コンタクトプラグ３に底部が接続された上端開放の
筒型（円筒型）の下部電極７と、この下部電極７の内外
面に形成された高誘電体膜８と、この高誘電体膜８上で
あって下部電極７に対向するように設けられた上部電極
９とからなる。
が有するデータ保持用のキャパシタＣは、図６に示すよ
うに、例えば半導体基板（図示なし）上に形成された層
間絶縁膜２上に形成され、層間絶縁膜２にはコンタクト
プラグ３が埋め込み形成されている。各キャパシタＣ
は、コンタクトプラグ３に底部が接続された上端開放の
筒型（円筒型）の下部電極７と、この下部電極７の内外
面に形成された高誘電体膜８と、この高誘電体膜８上で
あって下部電極７に対向するように設けられた上部電極
９とからなる。
【００４１】下部電極７は、内外面に凹凸を有し、かつ
ほぼ均一な厚みを有する筒型に加工されており、コンタ
クトプラグ３を介して半導体基板上に形成されたセルト
ランジスタと接続される。高誘電体膜８は、ほぼ均一な
厚みで下部電極７を覆うように設けられ、上部電極９
は、この高誘電体膜８上であって下部電極７に対向する
ように設けられる。この上部電極９は、複数のキャパシ
タに共通のプレート電極とされ、所定のプレート電圧が
印加される。下部電極７に対向する上部電極９の表面形
状は、下部電極７の表面形状に沿うように形成され、下
部電極７と上部電極９との対向距離がほぼ均一に保たれ
る。
ほぼ均一な厚みを有する筒型に加工されており、コンタ
クトプラグ３を介して半導体基板上に形成されたセルト
ランジスタと接続される。高誘電体膜８は、ほぼ均一な
厚みで下部電極７を覆うように設けられ、上部電極９
は、この高誘電体膜８上であって下部電極７に対向する
ように設けられる。この上部電極９は、複数のキャパシ
タに共通のプレート電極とされ、所定のプレート電圧が
印加される。下部電極７に対向する上部電極９の表面形
状は、下部電極７の表面形状に沿うように形成され、下
部電極７と上部電極９との対向距離がほぼ均一に保たれ
る。
【００４２】以下、このクラウン型のキャパシタ構造に
着目して、実施の形態１にかかる半導体記憶装置の製造
方法を説明する。まず、図１に示すように、半導体基板
（図示なし）上に、例えばシリコン酸化膜などの層間絶
縁膜２を堆積した後、この層間絶縁膜２を開孔して、後
述するキャパシタと半導体基板上のトランジスタ（図示
なし）とを電気的に接続するためのコンタクトプラグ３
を形成しておく。
着目して、実施の形態１にかかる半導体記憶装置の製造
方法を説明する。まず、図１に示すように、半導体基板
（図示なし）上に、例えばシリコン酸化膜などの層間絶
縁膜２を堆積した後、この層間絶縁膜２を開孔して、後
述するキャパシタと半導体基板上のトランジスタ（図示
なし）とを電気的に接続するためのコンタクトプラグ３
を形成しておく。
【００４３】次に、図２に示すように、層間絶縁膜２上
に、例えば減圧ＣＶＤ法を用いて５５０℃にてダミー膜
としてのポリシリコン４（シリコン半導体膜）を堆積し
た後、例えばフォトリソグラフィー技術とエッチング技
術を用いて、コンタクトプラグ３上に位置するようにポ
リシリコン４に開孔部５を形成し、例えば希釈ＨＦ溶液
を用いて自然酸化膜（図示なし）を除去する。
に、例えば減圧ＣＶＤ法を用いて５５０℃にてダミー膜
としてのポリシリコン４（シリコン半導体膜）を堆積し
た後、例えばフォトリソグラフィー技術とエッチング技
術を用いて、コンタクトプラグ３上に位置するようにポ
リシリコン４に開孔部５を形成し、例えば希釈ＨＦ溶液
を用いて自然酸化膜（図示なし）を除去する。
【００４４】次に、図３に示すように、例えばＨＳＧ技
術を用いて、真空中でポリシリコン４をアニールするこ
とにより、このポリシリコン４の表面を凹凸状に加工す
る。続いて、酸素雰囲気中でアニールすることにより、
ポリシリコン４の表面を酸化し、薄いシリコン酸化膜６
を形成する。
術を用いて、真空中でポリシリコン４をアニールするこ
とにより、このポリシリコン４の表面を凹凸状に加工す
る。続いて、酸素雰囲気中でアニールすることにより、
ポリシリコン４の表面を酸化し、薄いシリコン酸化膜６
を形成する。
【００４５】次に、図４に示すように、シリコン酸化膜
６が形成されたポリシリコン４と開口部５の底面とを覆
うように、例えばＣＶＤ法を用いて下部電極７となる例
えばルテニウム（Ｒｕ）等の金属膜（第１の導電膜）を
堆積した後、例えばＣＭＰ(Chemical Mechanical Polis
hing) 法を用いて、下部電極７と共にシリコン酸化膜６
が形成されたポリシリコン４の上部を除去して平坦化す
る。これにより、下部電極７は、コンタクトプラグ３に
底部が接続され、開孔部５に埋め込まれた状態で互いに
分離される。
６が形成されたポリシリコン４と開口部５の底面とを覆
うように、例えばＣＶＤ法を用いて下部電極７となる例
えばルテニウム（Ｒｕ）等の金属膜（第１の導電膜）を
堆積した後、例えばＣＭＰ(Chemical Mechanical Polis
hing) 法を用いて、下部電極７と共にシリコン酸化膜６
が形成されたポリシリコン４の上部を除去して平坦化す
る。これにより、下部電極７は、コンタクトプラグ３に
底部が接続され、開孔部５に埋め込まれた状態で互いに
分離される。
【００４６】次に、図５に示すように、例えばＣＤＥ(C
hemical Dry Etching)法を用いて、ポリシリコン４（未
酸化部分）を除去した後、シリコン酸化膜６（ポリシリ
コン４の酸化部分）を除去して、内外面を露出させたク
ラウン状の下部電極を得る。すなわち、この実施の形態
では、図３および図４に示す凹凸加工面を持つポリシリ
コン４を鋳型として、内外面が凹凸加工された下部電極
７を形成する。
hemical Dry Etching)法を用いて、ポリシリコン４（未
酸化部分）を除去した後、シリコン酸化膜６（ポリシリ
コン４の酸化部分）を除去して、内外面を露出させたク
ラウン状の下部電極を得る。すなわち、この実施の形態
では、図３および図４に示す凹凸加工面を持つポリシリ
コン４を鋳型として、内外面が凹凸加工された下部電極
７を形成する。
【００４７】次に、図６に示すように、例えばＢＳＴＯ
等の金属酸化膜からなる高誘電体膜８（誘電体膜）を下
部電極７の内外面に堆積する。この後、例えばＣＶＤ法
を用いてルテニウム（Ｒｕ）等の金属膜（第２の導電
膜）を堆積し、高誘電体膜８上であって下部電極７の内
外面に対向するように上部電極９を形成する。
等の金属酸化膜からなる高誘電体膜８（誘電体膜）を下
部電極７の内外面に堆積する。この後、例えばＣＶＤ法
を用いてルテニウム（Ｒｕ）等の金属膜（第２の導電
膜）を堆積し、高誘電体膜８上であって下部電極７の内
外面に対向するように上部電極９を形成する。
【００４８】以上により、内外面が凹凸状に加工された
円筒型の下部電極７を有し、これに高誘電体膜８を介し
て上部電極９を対向させたクラウン型のスタックト・キ
ャパシタ構造を得る。
円筒型の下部電極７を有し、これに高誘電体膜８を介し
て上部電極９を対向させたクラウン型のスタックト・キ
ャパシタ構造を得る。
【００４９】ところで、ルテニウムなどの金属は、比較
的低温でポリシリコンと反応してシリサイドを形成し、
誘電体膜の品質に影響を与えることが知られている。し
かし、この実施の形態１によれば、ルテニウムなどを堆
積して下部電極７を形成する際、ポリシリコン４の表面
がシリコン酸化膜６で覆われているので、シリサイド反
応が抑制される。したがって、高誘電体膜８の品質に及
ぼす影響を排除することができ、高誘電体膜８の膜質の
低下に起因したリーク電流などを抑えることができる。
的低温でポリシリコンと反応してシリサイドを形成し、
誘電体膜の品質に影響を与えることが知られている。し
かし、この実施の形態１によれば、ルテニウムなどを堆
積して下部電極７を形成する際、ポリシリコン４の表面
がシリコン酸化膜６で覆われているので、シリサイド反
応が抑制される。したがって、高誘電体膜８の品質に及
ぼす影響を排除することができ、高誘電体膜８の膜質の
低下に起因したリーク電流などを抑えることができる。
【００５０】また、この実施の形態１によれば、プラチ
ナやルテニウム等の金属からなる下部電極７の内外両面
に凹凸を形成する。したがって、下部電極７を有効に活
用でき、キャパシタの電極面積を改善することができ
る。しかも、キャパシタの誘電体膜としてＢＳＴＯ等の
高誘電体膜を用いることが可能となり、小さいセル面積
で大きなキャパシタンスを得ることができる。
ナやルテニウム等の金属からなる下部電極７の内外両面
に凹凸を形成する。したがって、下部電極７を有効に活
用でき、キャパシタの電極面積を改善することができ
る。しかも、キャパシタの誘電体膜としてＢＳＴＯ等の
高誘電体膜を用いることが可能となり、小さいセル面積
で大きなキャパシタンスを得ることができる。
【００５１】さらに、この実施の形態１によれば、下部
電極７を形成する過程において、鋳型としてポリシリコ
ン４を用いるため、ポリシリコン４を除去する際に、こ
の下層をなす層間絶縁膜２（シリコン酸化膜等）に対し
て選択的にエッチングすることが容易となる。
電極７を形成する過程において、鋳型としてポリシリコ
ン４を用いるため、ポリシリコン４を除去する際に、こ
の下層をなす層間絶縁膜２（シリコン酸化膜等）に対し
て選択的にエッチングすることが容易となる。
【００５２】さらにまた、図７に示す参考例のように、
筒型のポリシリコンの表面を凹凸状に加工して下部電極
７００を形成した場合、この下部電極７００の側壁部の
内外面にそれぞれ独立に凹凸が形成される。このため、
下部電極７００の厚み７０１が増し、下部電極７００の
配置ピッチ７０２が大きくなり、集積度が低下する。
筒型のポリシリコンの表面を凹凸状に加工して下部電極
７００を形成した場合、この下部電極７００の側壁部の
内外面にそれぞれ独立に凹凸が形成される。このため、
下部電極７００の厚み７０１が増し、下部電極７００の
配置ピッチ７０２が大きくなり、集積度が低下する。
【００５３】これに対して、この実施の形態１によれ
ば、例えば図４に示すように、下部電極７の厚みは、下
部電極７をなす金属膜の膜厚で定まる。このため、上述
の図７に示す下部電極７００と同じ表面積を得ることを
条件として比較すれば、図８に示すように、下部電極７
の厚み７１および配置ピッチ７２を抑えることができ
る。したがって、キャパシタの誘電体膜としてＢＳＴＯ
などの高誘電体膜を使用する場合に限らず、例えばシリ
コン窒化膜を使用する場合にも、セル面積を縮小するこ
とが可能となり、集積度を向上させることができる。
ば、例えば図４に示すように、下部電極７の厚みは、下
部電極７をなす金属膜の膜厚で定まる。このため、上述
の図７に示す下部電極７００と同じ表面積を得ることを
条件として比較すれば、図８に示すように、下部電極７
の厚み７１および配置ピッチ７２を抑えることができ
る。したがって、キャパシタの誘電体膜としてＢＳＴＯ
などの高誘電体膜を使用する場合に限らず、例えばシリ
コン窒化膜を使用する場合にも、セル面積を縮小するこ
とが可能となり、集積度を向上させることができる。
【００５４】実施の形態２．この発明の実施の形態２に
ついて、内堀型と呼ばれるスタックト・キャパシタ構造
を有する半導体記憶装置を例として説明する。
ついて、内堀型と呼ばれるスタックト・キャパシタ構造
を有する半導体記憶装置を例として説明する。
【００５５】この実施の形態２にかかるキャパシタは、
図１３に示すように、半導体基板（図示なし）上に、コ
ンタクトプラグ３が埋め込み形成された層間絶縁膜２を
介して形成される。各キャパシタは、凹凸面を有するポ
リシリコン膜１２と、このポリシリコン膜１２の凹凸面
に設けられた金属膜１３と、この金属膜１３の表面を覆
うように設けられた誘電体膜１４と、この誘電体膜１４
上であって金属膜１３に対向するように設けられた上部
電極１５とからなる。
図１３に示すように、半導体基板（図示なし）上に、コ
ンタクトプラグ３が埋め込み形成された層間絶縁膜２を
介して形成される。各キャパシタは、凹凸面を有するポ
リシリコン膜１２と、このポリシリコン膜１２の凹凸面
に設けられた金属膜１３と、この金属膜１３の表面を覆
うように設けられた誘電体膜１４と、この誘電体膜１４
上であって金属膜１３に対向するように設けられた上部
電極１５とからなる。
【００５６】ポリシリコン膜１２は、コンタクトプラグ
３に底部が接続されていて、上端開放の筒型の形態を有
し、その内面が凹凸状に加工されている。金属膜１３
は、ポリシリコン膜１２の内面（凹凸面）に設けられ、
その表面にはポリシリコン膜１２の凹凸が反映されてい
る。金属膜１３は、ポリシリコン１２と共に下部電極
（符号なし）として用いられる。
３に底部が接続されていて、上端開放の筒型の形態を有
し、その内面が凹凸状に加工されている。金属膜１３
は、ポリシリコン膜１２の内面（凹凸面）に設けられ、
その表面にはポリシリコン膜１２の凹凸が反映されてい
る。金属膜１３は、ポリシリコン１２と共に下部電極
（符号なし）として用いられる。
【００５７】以下、この内堀型のキャパシタ構造に着目
して、実施の形態２にかかる半導体記憶装置の製造方法
を説明する。上述の実施の形態１と同様にして、半導体
基板上にシリコン酸化膜等の層間絶縁膜２を形成し、必
要箇所にコンタクトプラグ３を埋め込み形成した後、図
９に示すように、例えばシリコン酸化膜等の絶縁層１０
を堆積し、例えばフォトソリグラフィー法とエッチング
法を用いて、コンタクトプラグ３上に位置するように、
絶縁層１０に開孔部１１を形成する。
して、実施の形態２にかかる半導体記憶装置の製造方法
を説明する。上述の実施の形態１と同様にして、半導体
基板上にシリコン酸化膜等の層間絶縁膜２を形成し、必
要箇所にコンタクトプラグ３を埋め込み形成した後、図
９に示すように、例えばシリコン酸化膜等の絶縁層１０
を堆積し、例えばフォトソリグラフィー法とエッチング
法を用いて、コンタクトプラグ３上に位置するように、
絶縁層１０に開孔部１１を形成する。
【００５８】次に、図１０に示すように、絶縁層１０と
開孔部１１の底面を覆うようにポリシリコン膜１２を薄
く堆積する。続いて、図１１に示すように、例えば真空
中でアニールすることにより、ポリシリコン膜１２の表
面を凹凸状に加工し、その表面に半球状の凹凸を形成す
る。
開孔部１１の底面を覆うようにポリシリコン膜１２を薄
く堆積する。続いて、図１１に示すように、例えば真空
中でアニールすることにより、ポリシリコン膜１２の表
面を凹凸状に加工し、その表面に半球状の凹凸を形成す
る。
【００５９】次に、図１２に示すように、ポリシリコン
膜１２の表面に、例えばルテニウム等の金属膜１３（第
１の導電膜）を形成した後、例えばＣＭＰ法を用いて、
絶縁層１０上部の金属膜１３及びポリシリコン膜１２を
除去して平坦化する。これにより、筒型をなして互いに
分離された複数のポリシリコン膜１２と、ポリシリコン
膜１２の凹凸を表面に反映させた金属膜１３とからなる
下部電極を得る。続いて、図１３に示すように、例えば
ＢＳＴＯ等の高誘電体膜１４を堆積してキャパシタの誘
電体膜１４を形成した後、例えばルテニウム等を順次堆
積して上部電極１５を形成し、内堀型のスタックト・キ
ャパシタ構造を得る。
膜１２の表面に、例えばルテニウム等の金属膜１３（第
１の導電膜）を形成した後、例えばＣＭＰ法を用いて、
絶縁層１０上部の金属膜１３及びポリシリコン膜１２を
除去して平坦化する。これにより、筒型をなして互いに
分離された複数のポリシリコン膜１２と、ポリシリコン
膜１２の凹凸を表面に反映させた金属膜１３とからなる
下部電極を得る。続いて、図１３に示すように、例えば
ＢＳＴＯ等の高誘電体膜１４を堆積してキャパシタの誘
電体膜１４を形成した後、例えばルテニウム等を順次堆
積して上部電極１５を形成し、内堀型のスタックト・キ
ャパシタ構造を得る。
【００６０】この実施の形態２によれば、以下のような
効果を得ることができる。すなわち、上述の実施の形態
１によれば、下部電極を形成する際の鋳型として使用さ
れたポリシリコンは除去されるのに対し、この実施の形
態２によれば、ポリシリコン膜１２は、金属膜１３と共
に下部電極を構成する。このため、ポリシリコン膜１２
を除去する工程を設ける必要がない。
効果を得ることができる。すなわち、上述の実施の形態
１によれば、下部電極を形成する際の鋳型として使用さ
れたポリシリコンは除去されるのに対し、この実施の形
態２によれば、ポリシリコン膜１２は、金属膜１３と共
に下部電極を構成する。このため、ポリシリコン膜１２
を除去する工程を設ける必要がない。
【００６１】また、上述の実施の形態１によれば、ポリ
シリコン４を厚く堆積する必要があるのに対し、この実
施の形態２によれば、ポリシリコン膜１２は、半球状の
凹凸を形成するのに必要な最小限の量を堆積すれば足
り、厚く堆積する必要がない。
シリコン４を厚く堆積する必要があるのに対し、この実
施の形態２によれば、ポリシリコン膜１２は、半球状の
凹凸を形成するのに必要な最小限の量を堆積すれば足
り、厚く堆積する必要がない。
【００６２】また、上述の実施の形態１によれば、ポリ
シリコン４と下部電極７とのシリサイド反応を回避する
ための酸化膜６を形成する工程を必要としたが、この実
施の形態２によれば、シリサイド反応を回避するための
工程が不要になる。すなわち、この実施の形態２にかか
る内堀型のキャパシタでは、その構造上、ポリシリコン
膜１２と金属膜１３の外面側との間でシリサイド反応が
起こる。しかし、金属膜１３の内面側に高誘電体膜１４
が形成されるため、この高誘電体膜１４の膜質にシリサ
イド反応の影響が及ばないようにすることも可能であ
る。したがって、必ずしもシリサイド反応を回避する必
要はなく、このシリサイド反応を回避するための酸化膜
を形成する工程が不要となる。これにより、高温工程数
を減らすことができ、良好な素子特性を保つことが容易
になる。
シリコン４と下部電極７とのシリサイド反応を回避する
ための酸化膜６を形成する工程を必要としたが、この実
施の形態２によれば、シリサイド反応を回避するための
工程が不要になる。すなわち、この実施の形態２にかか
る内堀型のキャパシタでは、その構造上、ポリシリコン
膜１２と金属膜１３の外面側との間でシリサイド反応が
起こる。しかし、金属膜１３の内面側に高誘電体膜１４
が形成されるため、この高誘電体膜１４の膜質にシリサ
イド反応の影響が及ばないようにすることも可能であ
る。したがって、必ずしもシリサイド反応を回避する必
要はなく、このシリサイド反応を回避するための酸化膜
を形成する工程が不要となる。これにより、高温工程数
を減らすことができ、良好な素子特性を保つことが容易
になる。
【００６３】さらに、この実施の形態２によれば、キャ
パシタ構造を内堀型とすることにより、キャパシタ形成
後において、メモリーセル部と周辺回路部とを略同一面
に仕上げることができ、平坦化が容易になる。これによ
り、以後のフォトソリグラフィー工程での微細化が容易
になる。
パシタ構造を内堀型とすることにより、キャパシタ形成
後において、メモリーセル部と周辺回路部とを略同一面
に仕上げることができ、平坦化が容易になる。これによ
り、以後のフォトソリグラフィー工程での微細化が容易
になる。
【００６４】実施の形態３．この発明の実施の形態３に
ついて説明する。この実施の形態３では、上述の図１３
に示す実施の形態２にかかるキャパシタ構造において、
ポリシリコン膜１２と金属膜１３との間に、シリサイド
反応を抑制するための反応バリアー層をさらに形成す
る。
ついて説明する。この実施の形態３では、上述の図１３
に示す実施の形態２にかかるキャパシタ構造において、
ポリシリコン膜１２と金属膜１３との間に、シリサイド
反応を抑制するための反応バリアー層をさらに形成す
る。
【００６５】以下、この内堀型のキャパシタ構造に着目
して、実施の形態３にかかる半導体記憶装置の製造方法
を説明する。上述の実施の形態２と同様にして、図１１
の構造を形成した後、図１４に示すように、例えばＴｉ
Ｎや、ＴｉとＴｉＮとの積層膜（導電膜）等からなる反
応バリアー層１７を堆積する。続いて、図１５に示すよ
うに、反応バリアー層１７の表面に、例えばルテニウム
等の金属膜１３（第１の導電膜）を堆積した後、例えば
ＣＭＰ法を用いて層間絶縁膜１０上部の金属膜１３、反
応バリアー層１７およびポリシリコン膜１２を除去して
平坦化する。これにより、筒型をなして互いに分離され
た複数のポリシリコン膜１２と、反応バリアー層１７を
介してポリシリコン膜１２の凹凸を表面に反映させた金
属膜１３とからなる下部電極（符号なし）を得る。続い
て、図１６に示すように、例えばＢＳＴＯを堆積して高
誘電体膜１４を形成した後、例えばルテニウムを堆積し
て上部電極１５を形成し、内堀型のスタックト・キャパ
シタ構造を得る。
して、実施の形態３にかかる半導体記憶装置の製造方法
を説明する。上述の実施の形態２と同様にして、図１１
の構造を形成した後、図１４に示すように、例えばＴｉ
Ｎや、ＴｉとＴｉＮとの積層膜（導電膜）等からなる反
応バリアー層１７を堆積する。続いて、図１５に示すよ
うに、反応バリアー層１７の表面に、例えばルテニウム
等の金属膜１３（第１の導電膜）を堆積した後、例えば
ＣＭＰ法を用いて層間絶縁膜１０上部の金属膜１３、反
応バリアー層１７およびポリシリコン膜１２を除去して
平坦化する。これにより、筒型をなして互いに分離され
た複数のポリシリコン膜１２と、反応バリアー層１７を
介してポリシリコン膜１２の凹凸を表面に反映させた金
属膜１３とからなる下部電極（符号なし）を得る。続い
て、図１６に示すように、例えばＢＳＴＯを堆積して高
誘電体膜１４を形成した後、例えばルテニウムを堆積し
て上部電極１５を形成し、内堀型のスタックト・キャパ
シタ構造を得る。
【００６６】この実施の形態３によれば、以下のような
効果を得ることができる。すなわち、ＴｉＮなどの反応
バリアー層１７がバリアメタルとして作用し、下部電極
をなす金属膜１３がポリシリコン膜１２と反応してシリ
サイド化することを防ぐことができる。これにより、さ
らに信頼性と歩留まりの高い半導体記憶装置を得ること
ができる。
効果を得ることができる。すなわち、ＴｉＮなどの反応
バリアー層１７がバリアメタルとして作用し、下部電極
をなす金属膜１３がポリシリコン膜１２と反応してシリ
サイド化することを防ぐことができる。これにより、さ
らに信頼性と歩留まりの高い半導体記憶装置を得ること
ができる。
【００６７】また、ＴｉＮなどの反応バリアー層１７を
設けることにより、ポリシリコン膜１２と金属膜１３と
の密着度を高めることができる。この実施の形態３のよ
うに、ＣＭＰ法を用いて絶縁層１０の上部を平坦化する
場合、ポリシリコン膜１２と金属膜１３との密着度が低
いと、この金属膜１３が剥がれて歩留まりを低下させる
おそれがある。しかし、反応バリアー層１７により、ポ
リシリコン膜１２と金属膜１３との密着度が高まる結
果、金属膜１３が剥がれにくくなる。したがって、より
確実にしかも容易に下部電極を形成することができ、歩
留まりの低下を防ぐことができる。
設けることにより、ポリシリコン膜１２と金属膜１３と
の密着度を高めることができる。この実施の形態３のよ
うに、ＣＭＰ法を用いて絶縁層１０の上部を平坦化する
場合、ポリシリコン膜１２と金属膜１３との密着度が低
いと、この金属膜１３が剥がれて歩留まりを低下させる
おそれがある。しかし、反応バリアー層１７により、ポ
リシリコン膜１２と金属膜１３との密着度が高まる結
果、金属膜１３が剥がれにくくなる。したがって、より
確実にしかも容易に下部電極を形成することができ、歩
留まりの低下を防ぐことができる。
【００６８】さらに、反応バリアー層１７を設けること
により、金属膜１３の堆積が容易になる。すなわち、金
属膜１３の堆積方法として例えばＣＶＤ法を用いる場
合、プロセス条件によっては、堆積速度や膜質が下地材
料に依存する。これに対し、この実施の形態３によれ
ば、反応バリアー層１７によって、下地のバラツキの影
響が低減され、金属膜１３の膜質を最適化することがで
きる。また、金属膜１３の堆積方法として例えばメッキ
法を用いる場合、あらかじめ導電性を有する反応バリア
ー層１７でウェハ全面を覆うことにより、電界分布が改
善され、より低欠陥密度で信頼性の高いキャパシタ電極
を形成することが可能になる。
により、金属膜１３の堆積が容易になる。すなわち、金
属膜１３の堆積方法として例えばＣＶＤ法を用いる場
合、プロセス条件によっては、堆積速度や膜質が下地材
料に依存する。これに対し、この実施の形態３によれ
ば、反応バリアー層１７によって、下地のバラツキの影
響が低減され、金属膜１３の膜質を最適化することがで
きる。また、金属膜１３の堆積方法として例えばメッキ
法を用いる場合、あらかじめ導電性を有する反応バリア
ー層１７でウェハ全面を覆うことにより、電界分布が改
善され、より低欠陥密度で信頼性の高いキャパシタ電極
を形成することが可能になる。
【００６９】実施の形態４．この発明の実施の形態４に
ついて、前述の実施の形態１と同様のクラウン型のキャ
パシタ構造を有する半導体記憶装置を例とし、その製造
方法を説明する。まず、前述の実施の形態１と同様にし
て、半導体基板（図示なし）上にシリコン酸化膜等の層
間絶縁膜２を形成し、必要箇所を開孔してコンタクトプ
ラグ３を形成しておく。
ついて、前述の実施の形態１と同様のクラウン型のキャ
パシタ構造を有する半導体記憶装置を例とし、その製造
方法を説明する。まず、前述の実施の形態１と同様にし
て、半導体基板（図示なし）上にシリコン酸化膜等の層
間絶縁膜２を形成し、必要箇所を開孔してコンタクトプ
ラグ３を形成しておく。
【００７０】次に、図１７に示すように、コンタクトプ
ラグ３が形成された層間絶縁膜２上に、エッチングスト
ッパ層として例えばシリコン窒化膜等の層間絶縁膜２０
（第１の絶縁層）を薄く堆積した後、例えばシリコン酸
化膜等の層間絶縁膜２１（第２の絶縁層）を堆積する。
続いて、図１８に示すように、例えばフォトソリグラフ
ィー法と異方性エッチング法を用いて、コンタクトプラ
グ３の上方に位置するように、層間絶縁膜２１にキャパ
シタを形成するための開孔部２２を形成する。
ラグ３が形成された層間絶縁膜２上に、エッチングスト
ッパ層として例えばシリコン窒化膜等の層間絶縁膜２０
（第１の絶縁層）を薄く堆積した後、例えばシリコン酸
化膜等の層間絶縁膜２１（第２の絶縁層）を堆積する。
続いて、図１８に示すように、例えばフォトソリグラフ
ィー法と異方性エッチング法を用いて、コンタクトプラ
グ３の上方に位置するように、層間絶縁膜２１にキャパ
シタを形成するための開孔部２２を形成する。
【００７１】次に、図１９に示すように、層間絶縁膜２
１に形成された開孔部２２の側壁面にポリシリコン膜２
３を形成する。具体的には、ウェハ全面にポリシリコン
膜を堆積した後、例えばＲＩＥ法を用いて、このポリシ
リコン膜２３を異方的にエッチングすることにより、開
孔部２２の側壁面にのみポリシリコン膜２３を残す。
１に形成された開孔部２２の側壁面にポリシリコン膜２
３を形成する。具体的には、ウェハ全面にポリシリコン
膜を堆積した後、例えばＲＩＥ法を用いて、このポリシ
リコン膜２３を異方的にエッチングすることにより、開
孔部２２の側壁面にのみポリシリコン膜２３を残す。
【００７２】次に、図２０に示すように、例えば真空中
でアニールすることにより、ポリシリコン膜２３の表面
を凹凸状に加工し、このポリシリコン膜２３の表面に半
球状の凹凸を形成する。続いて、酸素雰囲気中でアニー
ルすることにより、ポリシリコン膜２３を酸化して、図
２１に示すように、半球状の凹凸を有するシリコン酸化
膜２３Ａに変化させる。
でアニールすることにより、ポリシリコン膜２３の表面
を凹凸状に加工し、このポリシリコン膜２３の表面に半
球状の凹凸を形成する。続いて、酸素雰囲気中でアニー
ルすることにより、ポリシリコン膜２３を酸化して、図
２１に示すように、半球状の凹凸を有するシリコン酸化
膜２３Ａに変化させる。
【００７３】次に、図２２に示すように、開孔部２２の
底面の薄い層間絶縁膜２０を除去した後、シリコン酸化
膜２３Ａの表面と開孔部２２の底面を覆うように、例え
ばルテニウム等の金属膜（第１の導電膜）を堆積して、
実施の形態１と同様の処理を行って、各キャパシタごと
に分離された筒型の下部電極２４を形成する。
底面の薄い層間絶縁膜２０を除去した後、シリコン酸化
膜２３Ａの表面と開孔部２２の底面を覆うように、例え
ばルテニウム等の金属膜（第１の導電膜）を堆積して、
実施の形態１と同様の処理を行って、各キャパシタごと
に分離された筒型の下部電極２４を形成する。
【００７４】次に、図２３に示すように、例えばＣＤＥ
法を用いて層間絶縁膜２１およびシリコン酸化膜２３Ａ
を除去した後、例えばＣＤＥ法を用いて層間絶縁膜２０
を除去し、内外面を露出させたクラウン状の下部電極２
４を得る。ただし、層間絶縁膜２０は、必要に応じて除
去すればよく、そのまま残してもよい。
法を用いて層間絶縁膜２１およびシリコン酸化膜２３Ａ
を除去した後、例えばＣＤＥ法を用いて層間絶縁膜２０
を除去し、内外面を露出させたクラウン状の下部電極２
４を得る。ただし、層間絶縁膜２０は、必要に応じて除
去すればよく、そのまま残してもよい。
【００７５】最後に、図２４に示すように、下部電極２
４を覆うように、例えばＢＳＴＯ等を堆積して高誘電体
膜２６を形成した後、例えばルテニウム等の金属膜（第
２の導電膜）を堆積して上部電極２７を形成する。以上
により、前述の図６に示す実施の形態１と同様のクラウ
ン型のスタックト・キャパシタ構造を得る。
４を覆うように、例えばＢＳＴＯ等を堆積して高誘電体
膜２６を形成した後、例えばルテニウム等の金属膜（第
２の導電膜）を堆積して上部電極２７を形成する。以上
により、前述の図６に示す実施の形態１と同様のクラウ
ン型のスタックト・キャパシタ構造を得る。
【００７６】この実施の形態４によれば、以下の効果を
得ることができる。すなわち、ポリシリコン膜２３を酸
化してシリコン酸化膜２３Ａに変化させることにより、
下部電極２４とポリシリコン膜２３とのシリサイド反応
が阻止される。また、層間絶縁膜２１を除去する際にシ
リコン酸化膜２３Ａを同時に除去することができ、ポリ
シリコン膜２３を除去するための工程を省くことができ
る。
得ることができる。すなわち、ポリシリコン膜２３を酸
化してシリコン酸化膜２３Ａに変化させることにより、
下部電極２４とポリシリコン膜２３とのシリサイド反応
が阻止される。また、層間絶縁膜２１を除去する際にシ
リコン酸化膜２３Ａを同時に除去することができ、ポリ
シリコン膜２３を除去するための工程を省くことができ
る。
【００７７】また、ポリシリコン膜２３は、シリコン酸
化膜２３Ａに変化するときに体積が増える。このため、
シリコン酸化膜２３Ａ上の凹凸が顕著となって、その表
面積がより大きくなる。したがって、キャパシタの電極
面積が一層大きくなり、キャパシタンスが大きくなる。
化膜２３Ａに変化するときに体積が増える。このため、
シリコン酸化膜２３Ａ上の凹凸が顕著となって、その表
面積がより大きくなる。したがって、キャパシタの電極
面積が一層大きくなり、キャパシタンスが大きくなる。
【００７８】さらに、厚い層間絶縁膜２１の下に、エッ
チングレートの異なる層間絶縁膜２０をエッチングスト
ッパ層として薄く堆積しておくことにより、層間絶縁膜
２１をエッチングして除去する際に、エッチングの深さ
を精度よく制御することが可能になる。また、コンタク
トプラグ３の表面が、下部電極２４を形成する直前まで
層間絶縁膜２０により覆われているので、層間絶縁膜２
１を堆積する工程やポリシリコン膜２３を酸化する工程
において、コンタクトプラグ３の表面が酸化されること
がない。したがって、下部電極２４と半導体基板上の素
子領域との電気的な接続状態を均一かつ良好に保つこと
が可能となる。
チングレートの異なる層間絶縁膜２０をエッチングスト
ッパ層として薄く堆積しておくことにより、層間絶縁膜
２１をエッチングして除去する際に、エッチングの深さ
を精度よく制御することが可能になる。また、コンタク
トプラグ３の表面が、下部電極２４を形成する直前まで
層間絶縁膜２０により覆われているので、層間絶縁膜２
１を堆積する工程やポリシリコン膜２３を酸化する工程
において、コンタクトプラグ３の表面が酸化されること
がない。したがって、下部電極２４と半導体基板上の素
子領域との電気的な接続状態を均一かつ良好に保つこと
が可能となる。
【００７９】実施の形態５．この発明の実施の形態５に
ついて、ＣＯＢ(Capacitor Over Bit-line) 構造を有す
るＤＲＡＭに対し、上述の実施の形態４にかかるキャパ
シタ構造を適用した場合を例として、メモリセルのＭＯ
Ｓトランジスタおよび周辺回路を含めた製造方法を説明
する。
ついて、ＣＯＢ(Capacitor Over Bit-line) 構造を有す
るＤＲＡＭに対し、上述の実施の形態４にかかるキャパ
シタ構造を適用した場合を例として、メモリセルのＭＯ
Ｓトランジスタおよび周辺回路を含めた製造方法を説明
する。
【００８０】まず、例えば文献「A New Planar Stacked
Technology(PST) for Scaled andEmbedded DRAMs : S.
P.Sim et al. 1996 IEEE, IEDM 96-597」に示された方
法を用いて、図２５に示すように、半導体基板１上にＣ
ＯＢ構造を形成する。ただし、図２５は、メモリセル部
と周辺回路部の断面構造を表すが、説明の便宜上、断面
位置から奥の構造の一部を併せて表している。
Technology(PST) for Scaled andEmbedded DRAMs : S.
P.Sim et al. 1996 IEEE, IEDM 96-597」に示された方
法を用いて、図２５に示すように、半導体基板１上にＣ
ＯＢ構造を形成する。ただし、図２５は、メモリセル部
と周辺回路部の断面構造を表すが、説明の便宜上、断面
位置から奥の構造の一部を併せて表している。
【００８１】すなわち、図２５に示すように、半導体基
板１上に、ＭＯＳトランジスタを形成する。メモリセル
部では、複数のＭＯＳトランジスタが行列状に配列され
る。具体的には、半導体基板１上の素子領域以外の領域
に、例えばシリコン酸化膜からなる素子分離領域３０を
形成する。半導体基板１の素子領域には、ゲート酸化膜
（符号なし）を介して、例えばポリシリコンとタングス
テンとの積層構造を有するゲート電極３１を形成し、こ
のゲート電極３１に対して自己整合されたソース・ドレ
イン領域３２を形成する。このソース・ドレイン領域３
２に電気的に接続されるように、第１のコンタクトプラ
グ３９が形成される。ゲート電極３０は、例えばシリコ
ン窒化膜からなる絶縁膜３３で覆われる。行方向（図２
５の紙面垂直方向）に並ぶ複数のＭＯＳトランジスタの
ゲート電極３１は、連続するようにパターニングされ
て、ワード線を構成する。
板１上に、ＭＯＳトランジスタを形成する。メモリセル
部では、複数のＭＯＳトランジスタが行列状に配列され
る。具体的には、半導体基板１上の素子領域以外の領域
に、例えばシリコン酸化膜からなる素子分離領域３０を
形成する。半導体基板１の素子領域には、ゲート酸化膜
（符号なし）を介して、例えばポリシリコンとタングス
テンとの積層構造を有するゲート電極３１を形成し、こ
のゲート電極３１に対して自己整合されたソース・ドレ
イン領域３２を形成する。このソース・ドレイン領域３
２に電気的に接続されるように、第１のコンタクトプラ
グ３９が形成される。ゲート電極３０は、例えばシリコ
ン窒化膜からなる絶縁膜３３で覆われる。行方向（図２
５の紙面垂直方向）に並ぶ複数のＭＯＳトランジスタの
ゲート電極３１は、連続するようにパターニングされ
て、ワード線を構成する。
【００８２】次に、半導体基板１上に形成された複数の
ＭＯＳトランジスタのソースまたはドレインの一方を列
方向（図２５の紙面左右方向）に連結するようにビット
線を形成する。具体的には、絶縁膜３３と略同一面をな
すように、例えばシリコン酸化膜からなる層間絶縁膜３
４を形成した後、例えばシリコン酸化膜からなる層間絶
縁膜３５を全面に形成する。この層間絶縁膜３５上に
は、例えばダマシーン法を用いて、例えば窒化チタンと
タングステンとの積層構造を有する配線層３６（ビット
線）が、埋め込まれるように形成される。配線層３６
は、コンタクトプラグ３９を介して、トランジスタのソ
ースまたはドレインの一方をなすソース・ドレイン領域
３２に電気的に接続される。
ＭＯＳトランジスタのソースまたはドレインの一方を列
方向（図２５の紙面左右方向）に連結するようにビット
線を形成する。具体的には、絶縁膜３３と略同一面をな
すように、例えばシリコン酸化膜からなる層間絶縁膜３
４を形成した後、例えばシリコン酸化膜からなる層間絶
縁膜３５を全面に形成する。この層間絶縁膜３５上に
は、例えばダマシーン法を用いて、例えば窒化チタンと
タングステンとの積層構造を有する配線層３６（ビット
線）が、埋め込まれるように形成される。配線層３６
は、コンタクトプラグ３９を介して、トランジスタのソ
ースまたはドレインの一方をなすソース・ドレイン領域
３２に電気的に接続される。
【００８３】一方、周辺回路部の層間絶縁膜３５上に
は、メモリセルアレイの配線層３６と同じ工程で、窒化
チタンとタングステンとの積層構造を有する配線層３７
を形成し、この配線層３７は周辺回路の素子領域に接続
される。配線層３６，３７が形成された層間絶縁膜３５
上には、例えばシリコン酸化膜からなる層間絶縁膜３８
が形成される。
は、メモリセルアレイの配線層３６と同じ工程で、窒化
チタンとタングステンとの積層構造を有する配線層３７
を形成し、この配線層３７は周辺回路の素子領域に接続
される。配線層３６，３７が形成された層間絶縁膜３５
上には、例えばシリコン酸化膜からなる層間絶縁膜３８
が形成される。
【００８４】次に、層間絶縁膜３４、３５，３８等の複
数の層間絶縁膜を貫通するように、キャパシタ接続用の
例えばポリシリコンからなる第２のコンタクトプラグ４
０を形成する。このコンタクトプラグ４０は、ビット線
が接続されないコンタクトプラグ３９に接続される。
数の層間絶縁膜を貫通するように、キャパシタ接続用の
例えばポリシリコンからなる第２のコンタクトプラグ４
０を形成する。このコンタクトプラグ４０は、ビット線
が接続されないコンタクトプラグ３９に接続される。
【００８５】なお、図２５では、配線層３６が、コンタ
クトプラグ４０により分断されているように表されてい
るが、コンタクトプラグ４０は、配線層３６に対して紙
面手前側に形成されている。また、配線層３６からなる
ビット線は、コンタクトプラグ４０とは電気的に絶縁さ
れて、紙面左右方向に連続するように配設されている。
クトプラグ４０により分断されているように表されてい
るが、コンタクトプラグ４０は、配線層３６に対して紙
面手前側に形成されている。また、配線層３６からなる
ビット線は、コンタクトプラグ４０とは電気的に絶縁さ
れて、紙面左右方向に連続するように配設されている。
【００８６】次に、上述の実施の形態４にかかる図１７
ないし図２７に示す各工程を経て、図２６に示すよう
に、層間絶縁膜３８の上に、データ保持用の複数のスタ
ックト・キャパシタＣを形成する。このキャパシタＣの
下部電極２６はコンタクトプラグ４０を介して、半導体
基板１上に形成されたＭＯＳランジスタのソース・ドレ
イン領域３２（ビット線が接続されないノード）に電気
的に接続される。上部電極をなす導電膜２７は、例えば
フォトソリグラフィー法とエッチング法によりパターニ
ングされる。
ないし図２７に示す各工程を経て、図２６に示すよう
に、層間絶縁膜３８の上に、データ保持用の複数のスタ
ックト・キャパシタＣを形成する。このキャパシタＣの
下部電極２６はコンタクトプラグ４０を介して、半導体
基板１上に形成されたＭＯＳランジスタのソース・ドレ
イン領域３２（ビット線が接続されないノード）に電気
的に接続される。上部電極をなす導電膜２７は、例えば
フォトソリグラフィー法とエッチング法によりパターニ
ングされる。
【００８７】なお、上述の実施の形態４では、層間絶縁
膜２０を除去したが、この実施の形態５では、これを残
すことにより工程数を減らしている。次に、図２７に示
すように、キャパシタＣが形成された層間絶縁膜２０の
上に、例えばシリコン酸化膜からなる層間絶縁膜４１を
堆積する。続いて、図２８に示すように、例えばリフロ
ー法とＣＭＰ法により、層間絶縁膜４１を平坦化する。
続いて、通常のリソグラフィー法とエッチング法を用い
て周辺回路部の配線層３７の上部に接続孔を開孔し、例
えば窒化チタンとタングステンとの積層膜から成る導電
膜を堆積して、第３のコンタクトプラグ４２を形成す
る。
膜２０を除去したが、この実施の形態５では、これを残
すことにより工程数を減らしている。次に、図２７に示
すように、キャパシタＣが形成された層間絶縁膜２０の
上に、例えばシリコン酸化膜からなる層間絶縁膜４１を
堆積する。続いて、図２８に示すように、例えばリフロ
ー法とＣＭＰ法により、層間絶縁膜４１を平坦化する。
続いて、通常のリソグラフィー法とエッチング法を用い
て周辺回路部の配線層３７の上部に接続孔を開孔し、例
えば窒化チタンとタングステンとの積層膜から成る導電
膜を堆積して、第３のコンタクトプラグ４２を形成す
る。
【００８８】次に、図２９に示すように、コンタクトプ
ラグ４２が形成された層間絶縁膜４１の上に、例えばア
ルミニウム（Ａｌ）等の導電膜を堆積し、例えばソリグ
ラフィー法とエッチング法によりパターニングして金属
配線層４３を形成する。この後、パッシベーション工程
などを経て、ＤＲＡＭが完成する。
ラグ４２が形成された層間絶縁膜４１の上に、例えばア
ルミニウム（Ａｌ）等の導電膜を堆積し、例えばソリグ
ラフィー法とエッチング法によりパターニングして金属
配線層４３を形成する。この後、パッシベーション工程
などを経て、ＤＲＡＭが完成する。
【００８９】この実施の形態５によれば、以下の効果を
得ることができる。すなわち、薄いシリコン窒化膜２０
により、コンタクトプラグ４０表面の酸化が防止され、
キャパシタの下部電極と素子領域との電気的な接続状態
を良好に保つことができる。したがって、高速で安定し
たＤＲＡＭ動作を実現できる。
得ることができる。すなわち、薄いシリコン窒化膜２０
により、コンタクトプラグ４０表面の酸化が防止され、
キャパシタの下部電極と素子領域との電気的な接続状態
を良好に保つことができる。したがって、高速で安定し
たＤＲＡＭ動作を実現できる。
【００９０】また、キャパシタの電極材料として、例え
ばルテニウムやプラチナを使用することにより、キャパ
シタの誘電体膜として、ＢＳＴＯなどの金属酸化膜（高
誘電体膜）を用いることができる。しかも、キャパシタ
の電極表面に凹凸を形成することにより、キャパシタの
電極面積を改善することができる。したがって、キャパ
シタンスを増大させることができる。
ばルテニウムやプラチナを使用することにより、キャパ
シタの誘電体膜として、ＢＳＴＯなどの金属酸化膜（高
誘電体膜）を用いることができる。しかも、キャパシタ
の電極表面に凹凸を形成することにより、キャパシタの
電極面積を改善することができる。したがって、キャパ
シタンスを増大させることができる。
【００９１】また、キャパシタンスが増大することによ
り、クラウン型のキャパシタの高さを低く抑えることが
でき、図２７に示す層間絶縁膜４１を容易に平坦化する
ことができる。したがって、この後のフォトソリグラフ
ィー工程が容易になり、コンタクトプラグ４２や金属配
線層４３をより高密度に配置することが可能になる。さ
らに、キャパシタの蓄積電荷量を減少させずにＤＲＡＭ
のセル面積を縮小することができ、さらなる高密度化
と、ＤＲＡＭ動作の高速化を実現できる。
り、クラウン型のキャパシタの高さを低く抑えることが
でき、図２７に示す層間絶縁膜４１を容易に平坦化する
ことができる。したがって、この後のフォトソリグラフ
ィー工程が容易になり、コンタクトプラグ４２や金属配
線層４３をより高密度に配置することが可能になる。さ
らに、キャパシタの蓄積電荷量を減少させずにＤＲＡＭ
のセル面積を縮小することができ、さらなる高密度化
と、ＤＲＡＭ動作の高速化を実現できる。
【００９２】なお、この実施の形態５では、上述の実施
の形態４にかかるキャパシタ構造をＤＲＡＭに適用した
場合を例としたが、前述の実施の形態１ないし４にかか
るキャパシタ構造をＤＲＡＭに適用してもよい。また、
この発明にかかるキャパシタ構造が適用されるＤＲＡＭ
は、ＣＯＢ構造を有するものに限られることなく、スタ
ックト・キャパシタ構造を有するものであればよい。
の形態４にかかるキャパシタ構造をＤＲＡＭに適用した
場合を例としたが、前述の実施の形態１ないし４にかか
るキャパシタ構造をＤＲＡＭに適用してもよい。また、
この発明にかかるキャパシタ構造が適用されるＤＲＡＭ
は、ＣＯＢ構造を有するものに限られることなく、スタ
ックト・キャパシタ構造を有するものであればよい。
【００９３】実施の形態６．この発明の実施の形態６に
ついて、内堀型と呼ばれるスタックト・キャパシタ構造
を有する半導体記憶装置を例として説明する。
ついて、内堀型と呼ばれるスタックト・キャパシタ構造
を有する半導体記憶装置を例として説明する。
【００９４】この実施の形態６にかかるキャパシタは、
凹凸状に加工されたポリシリコンの表面にルテニウムな
どの金属膜をメッキしてなる下部電極を有し、この下部
電極上に誘電体膜を介して上部電極が形成された構造を
有する。
凹凸状に加工されたポリシリコンの表面にルテニウムな
どの金属膜をメッキしてなる下部電極を有し、この下部
電極上に誘電体膜を介して上部電極が形成された構造を
有する。
【００９５】以下、この実施の形態６にかかる半導体記
憶装置の製造方法について、キャパシタ構造に着目して
説明する。まず、図３０に示すように、半導体基板（図
示なし）上に、例えばシリコン酸化膜からなる層間絶縁
膜２を形成した後、この層間絶縁膜２を開孔して、半導
体基板上にあらかじめ形成された素子領域（図示なし）
に接続されるコンタクトプラグ３を形成しておく。
憶装置の製造方法について、キャパシタ構造に着目して
説明する。まず、図３０に示すように、半導体基板（図
示なし）上に、例えばシリコン酸化膜からなる層間絶縁
膜２を形成した後、この層間絶縁膜２を開孔して、半導
体基板上にあらかじめ形成された素子領域（図示なし）
に接続されるコンタクトプラグ３を形成しておく。
【００９６】続いて、層間絶縁膜２上に層間絶縁膜１０
を積層し、コンタクトプラグ３上に位置するように、層
間絶縁膜１０に開孔部５０を形成する。続いて、開孔部
５０の内壁面にポリシリコン膜５１を形成した後、真空
中（例えば１０の−７乗[Torr]の減圧下）でアニールし
て、表面が凹凸状に加工されたポリシシコン膜５１(HSG
-Poly)を得る。このポリシリコン膜５１は、キャパシタ
の下部電極の一部となり、コンタクトプラグ３を介して
半導体基板上の素子領域に接続される。
を積層し、コンタクトプラグ３上に位置するように、層
間絶縁膜１０に開孔部５０を形成する。続いて、開孔部
５０の内壁面にポリシリコン膜５１を形成した後、真空
中（例えば１０の−７乗[Torr]の減圧下）でアニールし
て、表面が凹凸状に加工されたポリシシコン膜５１(HSG
-Poly)を得る。このポリシリコン膜５１は、キャパシタ
の下部電極の一部となり、コンタクトプラグ３を介して
半導体基板上の素子領域に接続される。
【００９７】次に、図３１に示すように、例えば無電解
メッキ法を用いて、ポリシリコン膜５１の表面に、ルテ
ニウム（Ｒｕ）やプラチナ（Ｐｔ）などの金属膜５２
（第１の導電膜）をメッキする。ルテニウムをメッキす
る場合、還元剤として、例えばＮａＢＨ4を用いる。ま
た、プラチナをメッキする場合には、還元剤として、例
えばＮＨ2やＮａＢＨ4を用いる。無電解メッキ法に限ら
ず、電気メッキ法に分類される電析法を用いて、ＲｕＯ
2等の金属酸化膜をメッキすることにより導電膜５３を
形成してもよい。以上により、凹凸状に加工されたポリ
シリコン膜５１の表面に、このポリシリコン膜の凹凸を
反映した凹凸面を持つ金属膜５２が形成された下部電極
を得る。
メッキ法を用いて、ポリシリコン膜５１の表面に、ルテ
ニウム（Ｒｕ）やプラチナ（Ｐｔ）などの金属膜５２
（第１の導電膜）をメッキする。ルテニウムをメッキす
る場合、還元剤として、例えばＮａＢＨ4を用いる。ま
た、プラチナをメッキする場合には、還元剤として、例
えばＮＨ2やＮａＢＨ4を用いる。無電解メッキ法に限ら
ず、電気メッキ法に分類される電析法を用いて、ＲｕＯ
2等の金属酸化膜をメッキすることにより導電膜５３を
形成してもよい。以上により、凹凸状に加工されたポリ
シリコン膜５１の表面に、このポリシリコン膜の凹凸を
反映した凹凸面を持つ金属膜５２が形成された下部電極
を得る。
【００９８】次に、図３２に示すように、金属膜５２を
覆うように、例えばペロブスカイト金属酸化物である
（Ｂａ，Ｓｒ）ＴｉＯ3を堆積して、高誘電体膜５３
（誘電体膜）を形成する。続いて、図３３に示すよう
に、高誘電体膜５３を介して金属膜５２を覆うように、
例えばルテニウムやプラチナなどの金属膜（第２の導電
膜）を堆積して上部電極５４を形成する。以上により、
金属膜５２がメッキされたポリシリコン５１を下部電極
とし、この下部電極表面に高誘電体膜５３を介して上部
電極５４が形成された内堀型のスタックト・キャパシタ
構造を得る。
覆うように、例えばペロブスカイト金属酸化物である
（Ｂａ，Ｓｒ）ＴｉＯ3を堆積して、高誘電体膜５３
（誘電体膜）を形成する。続いて、図３３に示すよう
に、高誘電体膜５３を介して金属膜５２を覆うように、
例えばルテニウムやプラチナなどの金属膜（第２の導電
膜）を堆積して上部電極５４を形成する。以上により、
金属膜５２がメッキされたポリシリコン５１を下部電極
とし、この下部電極表面に高誘電体膜５３を介して上部
電極５４が形成された内堀型のスタックト・キャパシタ
構造を得る。
【００９９】この実施の形態６によれば、下部電極を構
成するポリシリコン５１の表面は、ルテニウムやプラチ
ナなどの金属膜５２でメッキされる。そして、キャパシ
タの誘電体膜として金属酸化物を用いた場合、その表面
に導電性を有する酸化物が形成される。このため、キャ
パシタの電極と誘電体膜（金属酸化物）との接触部に酸
化物が生成されても、この酸化物に起因してキャパシタ
ンスが低下することはない。
成するポリシリコン５１の表面は、ルテニウムやプラチ
ナなどの金属膜５２でメッキされる。そして、キャパシ
タの誘電体膜として金属酸化物を用いた場合、その表面
に導電性を有する酸化物が形成される。このため、キャ
パシタの電極と誘電体膜（金属酸化物）との接触部に酸
化物が生成されても、この酸化物に起因してキャパシタ
ンスが低下することはない。
【０１００】なお、この実施の形態６では、凹状に形成
されたポリシリコン５１の内壁面にキャパシタを形成す
るものとしたが、前述の図４０に示すように、ポリシリ
コンの外壁面にキャパシタを形成するように構成しても
よく、下部電極となるポリシリコンの形状はどのようで
あってもよい。
されたポリシリコン５１の内壁面にキャパシタを形成す
るものとしたが、前述の図４０に示すように、ポリシリ
コンの外壁面にキャパシタを形成するように構成しても
よく、下部電極となるポリシリコンの形状はどのようで
あってもよい。
【０１０１】実施の形態７．上述の実施の形態６では、
ポリシリコン５１の表面に、金属膜（導電膜）５２を直
接メッキしたが、この実施の形態７では、ポリシリコン
５１の表面を凹凸状に加工する工程と金属膜５２を形成
する工程との間に反応バリアー層を形成する工程を追加
し、ポリシリコン５１と金属膜５２との間のシリサイド
反応を抑制する。
ポリシリコン５１の表面に、金属膜（導電膜）５２を直
接メッキしたが、この実施の形態７では、ポリシリコン
５１の表面を凹凸状に加工する工程と金属膜５２を形成
する工程との間に反応バリアー層を形成する工程を追加
し、ポリシリコン５１と金属膜５２との間のシリサイド
反応を抑制する。
【０１０２】以下、この実施の形態７にかかる半導体記
憶装置の製造方法について、キャパシタ構造に着目して
説明する。上述の実施の形態６と同様の工程を経て、半
導体基板上に、層間絶縁膜２、コンタクトプラグ３、層
間絶縁膜１０、ポリシリコン５１を順次形成する。
憶装置の製造方法について、キャパシタ構造に着目して
説明する。上述の実施の形態６と同様の工程を経て、半
導体基板上に、層間絶縁膜２、コンタクトプラグ３、層
間絶縁膜１０、ポリシリコン５１を順次形成する。
【０１０３】次に、図３４に示すように、例えばＲＴＮ
やプラズマ窒化等の方法を用いて、ポリシリコン５1 の
表面に、例えば極薄のＳｉＮ膜からなる反応バリアー層
５５を形成する。この後、上述の実施の形態６と同様
に、金属膜５２をメッキし、高誘電体膜５３、上部電極
５４を順次形成する。
やプラズマ窒化等の方法を用いて、ポリシリコン５1 の
表面に、例えば極薄のＳｉＮ膜からなる反応バリアー層
５５を形成する。この後、上述の実施の形態６と同様
に、金属膜５２をメッキし、高誘電体膜５３、上部電極
５４を順次形成する。
【０１０４】反応バリアー層５５は、ポリシリコン５１
と金属膜５２との間のシリサイド反応を抑制するように
作用する。反応バリアー層５５として使用されるＳｉＮ
膜自体は絶縁体であるが、極めて薄く形成されるため
に、わずかの電界でトンネル電流が流れる。このため、
電気メッキ法を用いて、反応バリアー層５５上に金属膜
５２をメッキすることが可能となる。また、金属膜５２
と高誘電膜５３と金属膜５４とからなる正規のキャパシ
タに対して、ポリシリコン５１と反応バリアー層５５と
金属膜５２とからなる寄生キャパシタが直列に接続され
るが、反応バリアー層５５が極めて薄いため、事実上、
この寄生キャパシタが顕在化してキャパシタンスの低下
を招くことはない。
と金属膜５２との間のシリサイド反応を抑制するように
作用する。反応バリアー層５５として使用されるＳｉＮ
膜自体は絶縁体であるが、極めて薄く形成されるため
に、わずかの電界でトンネル電流が流れる。このため、
電気メッキ法を用いて、反応バリアー層５５上に金属膜
５２をメッキすることが可能となる。また、金属膜５２
と高誘電膜５３と金属膜５４とからなる正規のキャパシ
タに対して、ポリシリコン５１と反応バリアー層５５と
金属膜５２とからなる寄生キャパシタが直列に接続され
るが、反応バリアー層５５が極めて薄いため、事実上、
この寄生キャパシタが顕在化してキャパシタンスの低下
を招くことはない。
【０１０５】反応バリアー層５５の他の形成方法とし
て、例えばＣＶＤ法によりポリシリコン５０の上にＴｉ
を堆積して窒化してもよく、また、例えばＣＶＤ法によ
りＴｉＮまたはＴｉ／ＴｉＮの積層膜を形成してもよ
い。ただし、この場合、例えばＣＭＰ法により、ポリシ
リコン５１(HSG-Poly)以外の部分に形成された反応バリ
アー層を除去する必要がある。
て、例えばＣＶＤ法によりポリシリコン５０の上にＴｉ
を堆積して窒化してもよく、また、例えばＣＶＤ法によ
りＴｉＮまたはＴｉ／ＴｉＮの積層膜を形成してもよ
い。ただし、この場合、例えばＣＭＰ法により、ポリシ
リコン５１(HSG-Poly)以外の部分に形成された反応バリ
アー層を除去する必要がある。
【０１０６】実施の形態８．実施の形態８にかかる半導
体記憶装置について、ＣＯＢ(Capacitor Over Bit-lin
e) 構造を有するＤＲＡＭに対し、上述の実施の形態６
にかかるスタックト・キャパシタ構造を適用した場合を
例として、その製造方法を説明する。
体記憶装置について、ＣＯＢ(Capacitor Over Bit-lin
e) 構造を有するＤＲＡＭに対し、上述の実施の形態６
にかかるスタックト・キャパシタ構造を適用した場合を
例として、その製造方法を説明する。
【０１０７】まず、図３５（トランジスタとキャパシタ
との接続位置での断面図）に示すように、半導体基板６
０上に、ゲート電極６２とソース・ドレイン６３とを有
するトランジスタを形成する。具体的には、半導体基板
６０上にＳＴＩ素子分離膜６１を形成し、ゲート酸化膜
を介してワード線となるゲート電極６２を形成する。続
いて、このゲート電極６２に対して自己整合されたソー
ス・ドレイン領域６３を形成した後、絶縁膜６４でゲー
ト電極６２を覆い、例えば文献「A Fully Printable Se
lf-aligned and Planerized Stacked Capacitor DRAM C
ell Tecnologyfor 1Gbit DRAM and Beyond, 97 VLSI Sy
mp. Tech., pp.17-18, 1997, Y.Kohyama et al.」に開
示された技術（Self-aligned Poly Plug技術）を用い
て、トランジスタのソース・ドレイン領域６３と接続さ
れるポリプラグ６５を形成する。
との接続位置での断面図）に示すように、半導体基板６
０上に、ゲート電極６２とソース・ドレイン６３とを有
するトランジスタを形成する。具体的には、半導体基板
６０上にＳＴＩ素子分離膜６１を形成し、ゲート酸化膜
を介してワード線となるゲート電極６２を形成する。続
いて、このゲート電極６２に対して自己整合されたソー
ス・ドレイン領域６３を形成した後、絶縁膜６４でゲー
ト電極６２を覆い、例えば文献「A Fully Printable Se
lf-aligned and Planerized Stacked Capacitor DRAM C
ell Tecnologyfor 1Gbit DRAM and Beyond, 97 VLSI Sy
mp. Tech., pp.17-18, 1997, Y.Kohyama et al.」に開
示された技術（Self-aligned Poly Plug技術）を用い
て、トランジスタのソース・ドレイン領域６３と接続さ
れるポリプラグ６５を形成する。
【０１０８】次に、トランジスタが形成された半導体基
板上に、層間絶縁膜を介してビット線となる配線層を形
成する。具体的には、図３６（トランジスタとビット線
との接続位置での断面図）に示すように、トランジスタ
やポリプラグ６５が形成された半導体基板上に、層間絶
縁膜６６を形成する。続いて、ポリプラグ６５上に位置
するように、ビット線用コンタクト孔６７を開孔し、例
えばダマシーン（Damascene ）法を用いて、例えば窒化
チタンとタングステンとの積層構造を有するビット線６
８を形成する。このビット線６８は、ポリプラグ６５を
介して、半導体基板上に形成されたトランジスタのソー
ス・ドレイン領域に接続される。続いて、ビット線６８
が形成された層間絶縁膜６６上に、キャップＳｉＮ膜６
９を形成する。
板上に、層間絶縁膜を介してビット線となる配線層を形
成する。具体的には、図３６（トランジスタとビット線
との接続位置での断面図）に示すように、トランジスタ
やポリプラグ６５が形成された半導体基板上に、層間絶
縁膜６６を形成する。続いて、ポリプラグ６５上に位置
するように、ビット線用コンタクト孔６７を開孔し、例
えばダマシーン（Damascene ）法を用いて、例えば窒化
チタンとタングステンとの積層構造を有するビット線６
８を形成する。このビット線６８は、ポリプラグ６５を
介して、半導体基板上に形成されたトランジスタのソー
ス・ドレイン領域に接続される。続いて、ビット線６８
が形成された層間絶縁膜６６上に、キャップＳｉＮ膜６
９を形成する。
【０１０９】次に、図３７（トランジスタとキャパシタ
との接続位置での断面図）に示すように、キャップＳｉ
Ｎ膜６９や層間絶縁膜６６を貫通して、ソース・ドレイ
ン領域６３に接続されたコンタクトプラグ７０を形成す
る。このコンタクトプラグ７０は、例えば上述の文献に
記載された「Cross Point Contact 技術」を用いて形成
される。
との接続位置での断面図）に示すように、キャップＳｉ
Ｎ膜６９や層間絶縁膜６６を貫通して、ソース・ドレイ
ン領域６３に接続されたコンタクトプラグ７０を形成す
る。このコンタクトプラグ７０は、例えば上述の文献に
記載された「Cross Point Contact 技術」を用いて形成
される。
【０１１０】次に、前述の実施の形態６にかかる図３０
ないし図３３に示す各工程を経て、図３８に示すよう
に、層間絶縁膜６６上に、表面が金属膜５２でメッキさ
れたポリシリコン５１（下部電極）と、高誘電体膜５３
と、金属膜５４（上部電極）とからなるスタックト・キ
ャパシタＣｍを形成する。この後、金属配線層などの工
程を経て、ＤＲＡＭが完成する。
ないし図３３に示す各工程を経て、図３８に示すよう
に、層間絶縁膜６６上に、表面が金属膜５２でメッキさ
れたポリシリコン５１（下部電極）と、高誘電体膜５３
と、金属膜５４（上部電極）とからなるスタックト・キ
ャパシタＣｍを形成する。この後、金属配線層などの工
程を経て、ＤＲＡＭが完成する。
【０１１１】なお、上述の各実施の形態では、キャパシ
タの誘電体膜として、ＢＳＴＯを例として挙げたが、こ
の他の膜を用いることもできる。また、キャパシタの電
極材料として、ルテニウムとプラチナを例として挙げた
が、他の導電膜であってもよい。また、この発明は、デ
ータ保持用のキャパシタに限らず、例えば信号遅延用や
チャージポンプ用などの他の用途のキャパシタにも適用
することができる。
タの誘電体膜として、ＢＳＴＯを例として挙げたが、こ
の他の膜を用いることもできる。また、キャパシタの電
極材料として、ルテニウムとプラチナを例として挙げた
が、他の導電膜であってもよい。また、この発明は、デ
ータ保持用のキャパシタに限らず、例えば信号遅延用や
チャージポンプ用などの他の用途のキャパシタにも適用
することができる。
【０１１２】
【発明の効果】以上説明したように、この発明によれ
ば、キャパシタの電極が凹凸状に加工されているので、
キャパシタの電極面積を増大することができる。また、
外面の凸部と内面の凹部とが対応するように、キャパシ
タの下部電極の内外面を凹凸状に形成することが可能に
なり、従来の粗面化技術に比べて、下部電極となる導電
体の膜厚を薄くすることが可能になる。これにより、メ
モリセルの面積を縮小して集積度を向上させることがで
きる。
ば、キャパシタの電極が凹凸状に加工されているので、
キャパシタの電極面積を増大することができる。また、
外面の凸部と内面の凹部とが対応するように、キャパシ
タの下部電極の内外面を凹凸状に形成することが可能に
なり、従来の粗面化技術に比べて、下部電極となる導電
体の膜厚を薄くすることが可能になる。これにより、メ
モリセルの面積を縮小して集積度を向上させることがで
きる。
【０１１３】また、シリコン半導体膜の表面に形成した
凹凸をあたかも“鋳型”のように用いて、キャパシタ下
部電極となる導電膜を形成することにより、従来技術で
は困難であった金属電極の粗面化が可能になる。これに
より、キャパシタの誘電体膜として、例えばＢＳＴＯな
どの金属酸化物や他の高誘電体膜・強誘電体膜を使用す
ることができる。
凹凸をあたかも“鋳型”のように用いて、キャパシタ下
部電極となる導電膜を形成することにより、従来技術で
は困難であった金属電極の粗面化が可能になる。これに
より、キャパシタの誘電体膜として、例えばＢＳＴＯな
どの金属酸化物や他の高誘電体膜・強誘電体膜を使用す
ることができる。
【０１１４】さらに、従来より一般的な手法であるメッ
キ法を利用してキャパシタ電極を形成することも可能と
なり、製造工程を簡略化することができる。したがっ
て、この発明によれば、限られたセル面積でデータ保持
用のキャパシタンスを改善することができ、より高密度
化された半導体記憶装置を得ることができる。
キ法を利用してキャパシタ電極を形成することも可能と
なり、製造工程を簡略化することができる。したがっ
て、この発明によれば、限られたセル面積でデータ保持
用のキャパシタンスを改善することができ、より高密度
化された半導体記憶装置を得ることができる。
【図１】 実施の形態１のコンタクトプラグを形成する
工程を説明するための図である。
工程を説明するための図である。
【図２】 実施の形態１のポリシリコンに開孔部を形成
する工程を説明するための図である。
する工程を説明するための図である。
【図３】 実施の形態１のポリシリコン表面を凹凸状に
加工する工程を説明するための図である。
加工する工程を説明するための図である。
【図４】 実施の形態１の下部電極となる導電膜を形成
する工程を説明するための図である。
する工程を説明するための図である。
【図５】 実施の形態１のポリシリコンを除去する工程
を説明するための図である。
を説明するための図である。
【図６】 実施の形態１の下部電極に誘電体膜を介して
上部電極を形成する工程を説明するための図である。
上部電極を形成する工程を説明するための図である。
【図７】 下部電極の参考例を示す図である。
【図８】 参考例の下部電極と比較説明するための実施
の形態１の下部電極を示す図である。
の形態１の下部電極を示す図である。
【図９】 実施の形態２の層間絶縁膜に開孔部を形成す
る工程を説明するための図である。
る工程を説明するための図である。
【図１０】 実施の形態２のポリシリコン膜を形成する
工程を説明するための図である。
工程を説明するための図である。
【図１１】 実施の形態２のポリシリコン膜を凹凸状に
加工する工程を説明するための図である。
加工する工程を説明するための図である。
【図１２】 実施の形態２のポリシリコン膜上に下部電
極を形成する工程を説明するための図である。
極を形成する工程を説明するための図である。
【図１３】 実施の形態２の下部電極に誘電体膜を介し
て上部電極を形成する工程を説明するための図である。
て上部電極を形成する工程を説明するための図である。
【図１４】 実施の形態３の反応バリアー層を形成する
工程を説明するための図である。
工程を説明するための図である。
【図１５】 実施の形態３の反応バリアー層上に下部電
極を形成する工程を説明するための図である。
極を形成する工程を説明するための図である。
【図１６】 実施の形態３の下部電極に誘電体膜を介し
て上部電極を形成する工程を説明するための図である。
て上部電極を形成する工程を説明するための図である。
【図１７】 実施の形態４の層間絶縁膜を形成する工程
を説明するための図である。
を説明するための図である。
【図１８】 実施の形態４の層間絶縁膜に開孔部を形成
する工程を説明するための図である。
する工程を説明するための図である。
【図１９】 実施の形態４の開孔部内壁面にポリシリコ
ン膜を形成する工程を説明するための図である。
ン膜を形成する工程を説明するための図である。
【図２０】 実施の形態４のポリシリコン膜を凹凸状に
加工する工程を説明するための図である。
加工する工程を説明するための図である。
【図２１】 実施の形態４のポリシリコン膜をシリコン
酸化膜に変化させる工程を説明するための図である。
酸化膜に変化させる工程を説明するための図である。
【図２２】 実施の形態４のシリコン酸化膜上に下部電
極を形成する工程を説明するための図である。
極を形成する工程を説明するための図である。
【図２３】 実施の形態４の層間絶縁膜等を除去する工
程を説明するための図である。
程を説明するための図である。
【図２４】 実施の形態４の下部電極に誘電体膜を介し
て上部電極を形成する工程を説明するための図である。
て上部電極を形成する工程を説明するための図である。
【図２５】 実施の形態５のキャパシタ形成前のＤＲＡ
Ｍの製造工程を説明するための図である。
Ｍの製造工程を説明するための図である。
【図２６】 実施の形態５のキャパシタの製造工程を説
明するための図である。
明するための図である。
【図２７】 実施の形態５のキャパシタ形成後のＤＲＡ
Ｍの製造工程（層間絶縁膜）を説明するための図であ
る。
Ｍの製造工程（層間絶縁膜）を説明するための図であ
る。
【図２８】 実施の形態５のキャパシタ形成後のＤＲＡ
Ｍの製造工程（コンタクトプラグ）を説明するための図
である。
Ｍの製造工程（コンタクトプラグ）を説明するための図
である。
【図２９】 実施の形態５のキャパシタ形成後のＤＲＡ
Ｍの製造工程（金属配線層）を説明するための図であ
る。
Ｍの製造工程（金属配線層）を説明するための図であ
る。
【図３０】 実施の形態６の下部電極をなすポリシリコ
ン膜を形成するまでの工程を説明するための図である。
ン膜を形成するまでの工程を説明するための図である。
【図３１】 実施の形態６の下部電極をなす導電膜を形
成する工程を説明するための図である。
成する工程を説明するための図である。
【図３２】 実施の形態６の下部電極をなす導電膜上に
誘電体膜を形成する工程を説明するための図である。
誘電体膜を形成する工程を説明するための図である。
【図３３】 実施の形態６の下部電極に誘電体膜を介し
て上部電極を形成する工程を説明するための図である。
て上部電極を形成する工程を説明するための図である。
【図３４】 実施の形態７の反応バリアー層を有するキ
ャパシタ構造を示す図である。
ャパシタ構造を示す図である。
【図３５】 実施の形態８のＤＲＡＭの製造工程（ＭＯ
Ｓトランジスタ）を説明するための図である。
Ｓトランジスタ）を説明するための図である。
【図３６】 実施の形態８のＤＲＡＭの製造工程（ビッ
ト線）を説明するための図である。
ト線）を説明するための図である。
【図３７】 実施の形態８のＤＲＡＭの製造工程（コン
タクトプラグ）を説明するための図である。
タクトプラグ）を説明するための図である。
【図３８】 実施の形態８のＤＲＡＭの製造工程（キャ
パシタ）を説明するための図である。
パシタ）を説明するための図である。
【図３９】 ＨＳＧ技術を用いて従来の半導体記憶装置
が備えるキャパシタの下部電極を形成する工程（粗面化
前）を説明するための図である。
が備えるキャパシタの下部電極を形成する工程（粗面化
前）を説明するための図である。
【図４０】 ＨＳＧ技術を用いて従来の半導体記憶装置
が備えるキャパシタの下部電極を形成する工程（粗面化
後）を説明するための図である。
が備えるキャパシタの下部電極を形成する工程（粗面化
後）を説明するための図である。
１，６０…半導体基板、２…層間絶縁膜、３…コンタク
トプラグ、４…ポリシリコン、５，１１，２２，５０…
開孔部、６…酸化膜、７，２４…下部電極、８，１４，
２６，５３…誘電体膜（高誘電体膜）、９，１５，２
７，５４…上部電極、１０…絶縁膜、１２，２３，５１
…ポリシリコン膜、１３，５２…金属膜（導電膜）、１
７，５５…反応バリアー層、２０，２１…層間絶縁膜、
２３Ａ…シリコン酸化膜。
トプラグ、４…ポリシリコン、５，１１，２２，５０…
開孔部、６…酸化膜、７，２４…下部電極、８，１４，
２６，５３…誘電体膜（高誘電体膜）、９，１５，２
７，５４…上部電極、１０…絶縁膜、１２，２３，５１
…ポリシリコン膜、１３，５２…金属膜（導電膜）、１
７，５５…反応バリアー層、２０，２１…層間絶縁膜、
２３Ａ…シリコン酸化膜。
Claims (24)
- 【請求項１】 データ保持用のキャパシタを有する半導
体記憶装置において、 前記キャパシタは、 上端が開放した筒型に加工され、その表面が凹凸状に加
工された下部電極と、 この下部電極の内外面を覆うように設けられた誘電体膜
と、 この誘電体膜上であって前記下部電極の内外面に対向す
るように設けられた上部電極と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】 データ保持用のキャパシタを有する半導
体記憶装置において、 前記キャパシタは、 凹凸状に加工されたシリコン半導体膜の表面に金属膜を
形成してなる下部電極と、 この下部電極の表面を覆うように設けられた誘電体膜
と、 この誘電体膜上であって前記下部電極に対向するように
設けられた上部電極と、 を有することを特徴とする半導体記憶装置。 - 【請求項３】 データ保持用のキャパシタを有する半導
体記憶装置において、 半導体基板上に形成されたＭＯＳトランジスタと、 前記ＭＯＳトランジスタのソースまたはドレインの一方
に接続されたキャパシタと、 を有し、 前記キャパシタは、 上端が開放した筒型に加工され、その表面が凹凸状に加
工された下部電極と、 この下部電極の内外面を覆うように設けられた誘電体膜
と、 この誘電体膜上であって前記下部電極の内外面に対向す
るように設けられた上部電極と、 を有することを特徴とする半導体記憶装置。 - 【請求項４】 データ保持用のキャパシタを有する半導
体記憶装置において、 半導体基板上に形成されたＭＯＳトランジスタと、 前記ＭＯＳトランジスタのソースまたはドレインの一方
に接続されたキャパシタと、 を有し、 上記キャパシタは、 上端が開放した筒型に加工され、内面が凹凸状に加工さ
れたシリコン半導体膜と、 このシリコン半導体膜の内面にその凹凸を表面に反映さ
せて形成されて、前記シリコン半導体膜と共に下部電極
として用いられる金属膜と、 この金属膜の表面を覆うように設けられた誘電体膜と、
この誘電体膜上であって前記下部電極に対向するように
設けられた上部電極と、 を有することを特徴とする半導体記憶装置。 - 【請求項５】 前記シリコン半導体膜と前記金属膜との
間に、前記シリコン半導体膜と前記金属膜との化学反応
を抑制するための反応バリアー層をさらに有することを
特徴とする請求項２または４のいずれかに記載の半導体
記憶装置。 - 【請求項６】 半導体基板上に、データ保持用のキャパ
シタが形成された半導体記憶装置において、 前記キャパシタは、 表面が金属でメッキされた下部電極と、 この下部電極の表面を覆うように設けられた誘電体膜
と、 この誘電体膜上であって前記下部電極の内外面に対向す
るように設けられた上部電極と、 を有することを特徴とする半導体記憶装置。 - 【請求項７】 前記金属膜は、凹凸状に加工された前記
シリコン半導体膜の表面にメッキにより形成されたこと
を特徴とする請求項２または４のいずれかに記載の半導
体記憶装置。 - 【請求項８】 半導体基板上にデータ保持用のキャパシ
タが形成された半導体記憶装置の製造方法において、 前記キャパシタの製造工程は、 粗面化されたダミー膜を形成する工程と、 前記ダミー膜の凹凸を表面に反映させるように導電膜を
堆積し、下部電極を形成する工程と、 前記ダミー膜を除去する工程と、 前記下部電極の内外面を覆うように誘電体膜を形成する
工程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項９】 半導体基板上にデータ保持用のキャパシ
タが形成された半導体記憶装置の製造方法において、 前記キャパシタの製造工程は、 シリコン半導体膜を堆積し、前記シリコン半導体膜に開
孔部を形成する工程と、 前記シリコン半導体膜の表面を凹凸状に加工した後、前
記シリコン半導体膜の表面に絶縁膜を形成する工程と、 酸化された前記シリコン半導体膜の表面と前記開孔部の
底面とを覆うように前記シリコン半導体膜の凹凸を表面
に反映させた第１の導電膜を形成し、前記シリコン半導
体膜上部の前記第１の導電膜を除去して、各キャパシタ
領域ごとに分離された筒型の下部電極を形成する工程
と、 前記シリコン半導体膜の酸化部分および未酸化部分を除
去する工程と、 前記下部電極の内外面を覆うように誘電体膜を形成する
工程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１０】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記キャパシタの製造工程は、 第１および第２の絶縁層を順次積層し、前記第２の絶縁
層に開孔部を形成する工程と、 前記第２の絶縁層に形成された開孔部の側壁面にシリコ
ン半導体膜を形成する工程と、 前記シリコン半導体膜の表面を凹凸状に加工する工程
と、 前記シリコン半導体膜を酸化してシリコン酸化膜に変化
させる工程と、 前記開孔部の底面の前記第１の絶縁層を除去した後、前
記シリコン酸化膜の表面と前記開口部の底面を覆うよう
に前記シリコン酸化膜の凹凸を表面に反映させた第１の
導電膜を形成して、各キャパシタ領域ごとに分離された
筒型の下部電極を形成する工程と、 前記第１および第２の絶縁層ならびに前記シリコン酸化
膜を除去する工程と、 前記下部電極の表面を覆うように誘電体膜を形成する工
程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１１】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記キャパシタの製造工程は、 粗面化された第１の導電膜を形成する工程と、 前記第１の導電膜の凹凸を表面に反映させるように第２
の導電膜を堆積し、下部電極を形成する工程と、 前記下部電極の表面を覆うように誘電体膜を形成する工
程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１２】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記キャパシタの製造工程は、 絶縁層を堆積し、前記絶縁層に開孔部を形成する工程
と、 前記絶縁層の表面と前記開孔部の底面を覆うように、表
面が凹凸状に加工されたシリコン半導体膜を形成する工
程と、 前記シリコン半導体膜の表面に、前記シリコン半導体膜
の凹凸をその表面に反映させた第１の導電膜を形成した
後、前記絶縁層上部の前記第１の導電膜と前記シリコン
半導体膜とを除去し、各キャパシタ領域ごとに分離され
た筒型の下部電極を形成する工程と、 前記下部電極の表面を覆うように誘電体膜を形成する工
程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１３】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記半導体基板上に行列状に複数のＭＯＳトランジスタ
を形成する工程と、前記複数のＭＯＳトランジスタのゲ
ート電極を行方向に連結するようにワード線を形成する
工程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の一方を列方向に連結するようにビット線を形成する工
程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の他方に接続された複数のキャパシタを形成する工程
と、 を有し、 前記複数のキャパシタの製造工程は、 粗面化されたダミー膜を形成する工程と、 前記ダミー膜の凹凸を表面に反映させるように導電膜を
堆積し、下部電極を形成する工程と、 前記ダミー膜を除去する工程と、 前記下部電極の内外面を覆うように誘電体膜を形成する
工程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１４】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記半導体基板上に行列状に複数のＭＯＳトランジスタ
を形成する工程と、 前記複数のＭＯＳトランジスタのゲート電極を行方向に
連結するようにワード線を形成する工程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の一方を列方向に連結するようにビット線を形成する工
程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の他方に接続された複数のキャパシタを形成する工程
と、 を有し、 前記複数のキャパシタの製造工程は、 層間絶縁膜上にシリコン半導体膜を堆積し、前記コンタ
クトプラグ上に位置させて前記シリコン半導体膜に開孔
部を形成する工程と、 前記シリコン半導体膜の表面を凹凸状に加工した後、前
記シリコン半導体膜の表面に絶縁膜を形成する工程と、 前記シリコン半導体膜の表面と前記開孔部の底面とを覆
うように前記シリコン半導体膜の凹凸を表面に反映させ
た第１の導電膜を形成し、前記シリコン半導体膜上部の
前記第１の導電膜を除去して、各キャパシタ領域ごとに
分離された筒型の下部電極を形成する工程と、 前記シリコン半導体膜および絶縁膜を除去する工程と、 前記下部電極の内外面を覆うように誘電体膜を形成する
工程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１５】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記半導体基板上に行列状に複数のＭＯＳトランジスタ
を形成する工程と、 前記複数のＭＯＳトランジスタのゲート電極を行方向に
連結するようにワード線を形成する工程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の一方を列方向に連結するようにビット線を形成する工
程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の他方に接続された複数のキャパシタを形成する工程
と、 を有し、 前記複数のキャパシタの製造工程は、 第１および第２の絶縁層を順次積層し、前記第２の絶縁
層に開孔部を形成する工程と、 前記第２の絶縁層に形成された開孔部の側壁面にシリコ
ン半導体膜を形成する工程と、 前記シリコン半導体膜の表面を凹凸状に加工する工程
と、 前記シリコン半導体膜を酸化してシリコン酸化膜に変化
させる工程と、 前記開孔部の底面の前記第１の絶縁層を除去した後、前
記シリコン酸化膜の表面と前記開口部の底面を覆うよう
に前記シリコン酸化膜の凹凸を表面に反映させた第１の
導電膜を形成して、各キャパシタ領域ごとに分離された
筒型の下部電極を形成する工程と、 前記第１および第２の絶縁層ならびに前記シリコン酸化
膜を除去する工程と、 前記下部電極の表面を覆うように誘電体膜を形成する工
程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１６】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記半導体基板上に行列状に複数のＭＯＳトランジスタ
を形成する工程と、 前記複数のＭＯＳトランジスタのゲート電極を行方向に
連結するようにワード線を形成する工程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の一方を列方向に連結するようにビット線を形成する工
程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の他方に接続された複数のキャパシタを形成する工程
と、 を有し、 前記複数のキャパシタの製造工程は、 粗面化された第１の導電膜を形成する工程と、 前記第１の導電膜の凹凸を表面に反映させるように第２
の導電膜を堆積し、下部電極を形成する工程と、 前記下部電極の表面を覆うように誘電体膜を形成する工
程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１７】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記半導体基板上に行列状に複数のＭＯＳトランジスタ
を形成する工程と、 前記複数のＭＯＳトランジスタのゲート電極を行方向に
連結するようにワード線を形成する工程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の一方を列方向に連結するようにビット線を形成する工
程と、 前記複数のＭＯＳトランジスタのソースまたはドレイン
の他方に接続された複数のキャパシタを形成する工程
と、 を有し、 前記複数のキャパシタの製造工程は、 絶縁層を堆積し、前記絶縁層に開孔部を形成する工程
と、 前記絶縁層の表面と前記開孔部の底面を覆うようにシリ
コン半導体膜を形成する工程と、 前記シリコン半導体膜の表面を凹凸状に加工する工程
と、 前記シリコン半導体膜の表面に前記シリコン半導体膜の
凹凸をその表面に反映させた第１の導電膜を形成して、
前記絶縁層上部の前記第１の導電膜と前記シリコン半導
体膜とを除去し、各キャパシタ領域ごとに分離された筒
型の下部電極を形成する工程と、 前記下部電極の表面を覆うように誘電体膜を形成する工
程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１８】 半導体基板上に、データ保持用のキャ
パシタが形成された半導体記憶装置において、 前記キャパシタの製造工程は、 シリコン半導体膜を形成する工程と、 前記シリコン半導体膜を覆うように金属をメッキし、下
部電極を形成する工程 と、前記下部電極の表面を覆うように誘電体膜を形成す
る工程と、 前記誘電体膜上であって前記下部電極に対向するように
上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項１９】 半導体基板上にデータ保持用のキャパ
シタが形成された半導体記憶装置の製造方法において、 前記キャパシタの製造工程は、 下部電極となるシリコン半導体膜を形成し、その表面を
凹凸状に加工した後、 前記シリコン半導体膜の表面に第１の導電膜をメッキし
て下部電極を形成する工程と、 前記第１の導電膜の表面を覆うように誘電体膜を形成す
る工程と、前記誘電体膜上であって前記下部電極に対向
するように上部電極を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項２０】 前記ダミー膜は、シリコン半導体膜で
あることを特徴とする請求項８または１３のいずれかに
記載の半導体記憶装置の製造方法。 - 【請求項２１】 前記第１の導電膜は、シリコン半導体
膜であることを特徴とする請求項９または１４のいずれ
かに記載の半導体記憶装置の製造方法。 - 【請求項２２】 前記シリコン半導体膜の表面を凹凸状
に加工する工程と第１の導電膜を形成する工程との間
に、前記シリコン半導体膜の表面に、前記シリコン半導
体膜と前記第１の導電膜との化学反応を抑制するための
反応バリアー層を形成する工程をさらに有することを特
徴とする請求項１２、１７または１９のいずれかに記載
の半導体記憶装置の製造方法。 - 【請求項２３】 第１の導電膜は、電気メッキ法または
無電解メッキ法のいずれかにより形成されたことを特徴
とする請求項８、９、１３、１４、１９ないし２２のい
ずれかに記載の半導体記憶装置の製造方法。 - 【請求項２４】 前記誘電体膜は、金属酸化物であるこ
とを特徴とする請求項８ないし２３のいずれかに記載の
半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08982298A JP3630551B2 (ja) | 1998-04-02 | 1998-04-02 | 半導体記憶装置及びその製造方法 |
| US09/283,280 US6222722B1 (en) | 1998-04-02 | 1999-04-01 | Storage capacitor having undulated lower electrode for a semiconductor device |
| US09/800,915 US6403444B2 (en) | 1998-04-02 | 2001-03-08 | Method for forming storage capacitor having undulated lower electrode for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08982298A JP3630551B2 (ja) | 1998-04-02 | 1998-04-02 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11289062A true JPH11289062A (ja) | 1999-10-19 |
| JP3630551B2 JP3630551B2 (ja) | 2005-03-16 |
Family
ID=13981459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08982298A Expired - Fee Related JP3630551B2 (ja) | 1998-04-02 | 1998-04-02 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6222722B1 (ja) |
| JP (1) | JP3630551B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307730B1 (en) | 1999-01-21 | 2001-10-23 | Nec Corporation | Capacitor formed by lower electrode having inner and outer uneven surfaces |
| US6924523B2 (en) | 2002-03-19 | 2005-08-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the device |
| KR100762869B1 (ko) * | 2001-06-29 | 2007-10-08 | 주식회사 하이닉스반도체 | 캐패시터의 형성방법 |
| KR100955932B1 (ko) | 2007-05-16 | 2010-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| JP2016100387A (ja) * | 2014-11-19 | 2016-05-30 | 株式会社東芝 | 半導体記憶装置 |
| WO2018198330A1 (ja) * | 2017-04-28 | 2018-11-01 | ゼンテルジャパン株式会社 | キャパシタ装置とその製造方法 |
Families Citing this family (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043119A (en) * | 1997-08-04 | 2000-03-28 | Micron Technology, Inc. | Method of making a capacitor |
| US6696718B1 (en) * | 1999-04-06 | 2004-02-24 | Micron Technology, Inc. | Capacitor having an electrode formed from a transition metal or a conductive metal-oxide, and method of forming same |
| KR100331554B1 (ko) * | 1999-09-27 | 2002-04-06 | 윤종용 | 인접된 커패시터 사이의 크로스토크가 억제된 반도체 소자의 커패시터 어레이 및 그 제조방법 |
| DE19947082B4 (de) * | 1999-09-30 | 2005-02-10 | Infineon Technologies Ag | Integrierte Speicherzellenanordnung mit mindestens einem Kondensator und einem Transistor und Verfahren zur Herstellung einer integrierten Speicherzelle |
| KR100363084B1 (ko) | 1999-10-19 | 2002-11-30 | 삼성전자 주식회사 | 박막 구조를 위한 다중막을 포함하는 커패시터 및 그 제조 방법 |
| KR100343291B1 (ko) * | 1999-11-05 | 2002-07-15 | 윤종용 | 반도체 장치의 커패시터 형성 방법 |
| JP3626058B2 (ja) * | 2000-01-25 | 2005-03-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6309923B1 (en) * | 2000-07-20 | 2001-10-30 | Vanguard International Semiconductor Corporation | Method of forming the capacitor in DRAM |
| US6455370B1 (en) * | 2000-08-16 | 2002-09-24 | Micron Technology, Inc. | Method of patterning noble metals for semiconductor devices by electropolishing |
| FR2813142B1 (fr) * | 2000-08-17 | 2002-11-29 | St Microelectronics Sa | Fabrication de condensateurs a armatures metalliques |
| US7112503B1 (en) * | 2000-08-31 | 2006-09-26 | Micron Technology, Inc. | Enhanced surface area capacitor fabrication methods |
| US7217615B1 (en) * | 2000-08-31 | 2007-05-15 | Micron Technology, Inc. | Capacitor fabrication methods including forming a conductive layer |
| US6420230B1 (en) * | 2000-08-31 | 2002-07-16 | Micron Technology, Inc. | Capacitor fabrication methods and capacitor constructions |
| JP2002124650A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6534357B1 (en) * | 2000-11-09 | 2003-03-18 | Micron Technology, Inc. | Methods for forming conductive structures and structures regarding same |
| JP3624822B2 (ja) * | 2000-11-22 | 2005-03-02 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US6395603B1 (en) * | 2000-12-20 | 2002-05-28 | Vanguard International Semiconductor Corporation | Method of forming a tunnel oxide layer of a non-volatile memory cell |
| KR100388682B1 (ko) * | 2001-03-03 | 2003-06-25 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법 |
| JP4887566B2 (ja) * | 2001-03-27 | 2012-02-29 | 独立行政法人産業技術総合研究所 | 半導体不揮発性記憶素子及びその製造方法 |
| US6410955B1 (en) * | 2001-04-19 | 2002-06-25 | Micron Technology, Inc. | Comb-shaped capacitor for use in integrated circuits |
| US6888217B2 (en) * | 2001-08-30 | 2005-05-03 | Micron Technology, Inc. | Capacitor for use in an integrated circuit |
| GB2386471B (en) * | 2001-12-11 | 2004-04-07 | Samsung Electronics Co Ltd | A method for fabricating a one-cylinder stack capacitor |
| GB2394600B (en) * | 2001-12-11 | 2004-08-18 | Samsung Electronics Co Ltd | One-cylinder stack capacitor |
| JP4005805B2 (ja) * | 2001-12-17 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| KR100442104B1 (ko) * | 2001-12-27 | 2004-07-27 | 삼성전자주식회사 | 커패시터를 갖는 반도체 소자의 제조방법 |
| US6794704B2 (en) * | 2002-01-16 | 2004-09-21 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
| US6548853B1 (en) * | 2002-02-13 | 2003-04-15 | Samsung Electronics Co., Ltd. | Cylindrical capacitors having a stepped sidewall and methods for fabricating the same |
| US6664161B2 (en) * | 2002-05-01 | 2003-12-16 | International Business Machines Corporation | Method and structure for salicide trench capacitor plate electrode |
| US7247939B2 (en) * | 2003-04-01 | 2007-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal filled semiconductor features with improved structural stability |
| US7092234B2 (en) * | 2003-05-20 | 2006-08-15 | Micron Technology, Inc. | DRAM cells and electronic systems |
| US7440255B2 (en) * | 2003-07-21 | 2008-10-21 | Micron Technology, Inc. | Capacitor constructions and methods of forming |
| JP2005251938A (ja) * | 2004-03-03 | 2005-09-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100541682B1 (ko) * | 2004-03-10 | 2006-01-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| JP4549889B2 (ja) * | 2004-05-24 | 2010-09-22 | 三星モバイルディスプレイ株式會社 | キャパシタ及びこれを利用する発光表示装置 |
| KR100536807B1 (ko) * | 2004-06-24 | 2005-12-14 | 동부아남반도체 주식회사 | 반도체 장치의 캐패시터 및 그의 제조 방법 |
| DE102004044678B4 (de) * | 2004-09-09 | 2006-08-31 | Infineon Technologies Ag | Verfahren zum Herstellen eines Kondensators |
| US7705464B2 (en) * | 2004-09-13 | 2010-04-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connection structure for semiconductor devices |
| JP4376761B2 (ja) * | 2004-11-24 | 2009-12-02 | パナソニック株式会社 | 容量素子及び半導体記憶装置 |
| KR100712502B1 (ko) * | 2004-11-30 | 2007-05-02 | 삼성전자주식회사 | 금속-유전막-금속 캐패시터 및 그 제조방법 |
| GB2432721B (en) * | 2005-11-25 | 2011-06-22 | Seiko Epson Corp | Electrochemical cell structure and method of fabrication |
| GB2432723B (en) * | 2005-11-25 | 2010-12-08 | Seiko Epson Corp | Electrochemical cell and method of manufacture |
| GB2432722A (en) * | 2005-11-25 | 2007-05-30 | Seiko Epson Corp | Electrochemical cell and method of manufacture |
| KR100772777B1 (ko) * | 2006-05-25 | 2007-11-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 형성 방법 |
| JP5087864B2 (ja) * | 2006-06-21 | 2012-12-05 | 富士通株式会社 | 膜厚予測プログラム、記録媒体、膜厚予測装置および膜厚予測方法 |
| US8014125B2 (en) * | 2007-11-26 | 2011-09-06 | Ati Technologies Ulc | Chip capacitor |
| KR101586361B1 (ko) * | 2009-11-26 | 2016-01-18 | 삼성전자주식회사 | 커패시터 구조물, 이를 포함하는 반도체 장치, 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
| US8846485B2 (en) | 2010-07-15 | 2014-09-30 | Powerchip Technology Corporation | Method for fabricating bottom electrode of capacitors of DRAM |
| TW201222778A (en) * | 2010-11-18 | 2012-06-01 | Ind Tech Res Inst | Trench capacitor structures and method of manufacturing the same |
| US8492874B2 (en) * | 2011-02-04 | 2013-07-23 | Qualcomm Incorporated | High density metal-insulator-metal trench capacitor |
| CN102931066B (zh) * | 2011-08-12 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 金属栅堆叠结构的制作方法 |
| KR20130074246A (ko) * | 2011-12-26 | 2013-07-04 | 에스케이하이닉스 주식회사 | 반도체 장치의 캐패시터 제조방법 |
| US9825040B2 (en) | 2013-12-31 | 2017-11-21 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement with capacitor and method of fabricating the same |
| US20150262902A1 (en) | 2014-03-12 | 2015-09-17 | Invensas Corporation | Integrated circuits protected by substrates with cavities, and methods of manufacture |
| US9355997B2 (en) | 2014-03-12 | 2016-05-31 | Invensas Corporation | Integrated circuit assemblies with reinforcement frames, and methods of manufacture |
| JP2015195244A (ja) * | 2014-03-31 | 2015-11-05 | ソニー株式会社 | 半導体ユニット、半導体素子、発光装置、表示装置、半導体素子の製造方法 |
| US9165793B1 (en) | 2014-05-02 | 2015-10-20 | Invensas Corporation | Making electrical components in handle wafers of integrated circuit packages |
| US9741649B2 (en) | 2014-06-04 | 2017-08-22 | Invensas Corporation | Integrated interposer solutions for 2D and 3D IC packaging |
| US9412806B2 (en) | 2014-06-13 | 2016-08-09 | Invensas Corporation | Making multilayer 3D capacitors using arrays of upstanding rods or ridges |
| US9252127B1 (en) | 2014-07-10 | 2016-02-02 | Invensas Corporation | Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture |
| KR20160042233A (ko) * | 2014-10-07 | 2016-04-19 | 삼성전자주식회사 | 캐패시터를 포함하는 반도체 소자 |
| US9478504B1 (en) | 2015-06-19 | 2016-10-25 | Invensas Corporation | Microelectronic assemblies with cavities, and methods of fabrication |
| US10529602B1 (en) * | 2018-11-13 | 2020-01-07 | Applied Materials, Inc. | Method and apparatus for substrate fabrication |
| WO2020144960A1 (ja) * | 2019-01-10 | 2020-07-16 | パナソニックＩｐマネジメント株式会社 | メッキ用パターン版及び配線基板の製造方法 |
| TWI725783B (zh) * | 2020-03-18 | 2021-04-21 | 力晶積成電子製造股份有限公司 | 半導體結構及其製造方法 |
| CN113178426A (zh) * | 2020-05-11 | 2021-07-27 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| US11462539B2 (en) * | 2020-09-03 | 2022-10-04 | Nanya Technology Corporation | Crown capacitor and method for fabricating the same |
| CN115425006A (zh) * | 2022-09-29 | 2022-12-02 | 武汉新芯集成电路制造有限公司 | 深沟槽电容器及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| JP2761685B2 (ja) * | 1991-10-17 | 1998-06-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR960002097B1 (ko) | 1992-02-28 | 1996-02-10 | 삼성전자주식회사 | 반도체장치의 커패시터 제조방법 |
| US5691219A (en) * | 1994-09-17 | 1997-11-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device |
| JP2671833B2 (ja) * | 1994-11-11 | 1997-11-05 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5556802A (en) * | 1995-06-07 | 1996-09-17 | International Business Machines Corporation | Method of making corrugated vertical stack capacitor (CVSTC) |
| JPH0936322A (ja) | 1995-07-20 | 1997-02-07 | Sony Corp | 半導体装置の製造方法 |
| US5937294A (en) * | 1995-08-11 | 1999-08-10 | Micron Technology, Inc. | Method for making a container capacitor with increased surface area |
| US6011286A (en) * | 1997-10-31 | 2000-01-04 | Texas Instruments | Double stair-like capacitor structure for a DRAM cell |
| US5960294A (en) * | 1998-01-13 | 1999-09-28 | Micron Technology, Inc. | Method of fabricating a semiconductor device utilizing polysilicon grains |
| US6103571A (en) * | 1998-04-30 | 2000-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a DRAM capacitor having improved capacitance and device formed |
-
1998
- 1998-04-02 JP JP08982298A patent/JP3630551B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-01 US US09/283,280 patent/US6222722B1/en not_active Expired - Fee Related
-
2001
- 2001-03-08 US US09/800,915 patent/US6403444B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307730B1 (en) | 1999-01-21 | 2001-10-23 | Nec Corporation | Capacitor formed by lower electrode having inner and outer uneven surfaces |
| KR100762869B1 (ko) * | 2001-06-29 | 2007-10-08 | 주식회사 하이닉스반도체 | 캐패시터의 형성방법 |
| US6924523B2 (en) | 2002-03-19 | 2005-08-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the device |
| KR100955932B1 (ko) | 2007-05-16 | 2010-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| JP2016100387A (ja) * | 2014-11-19 | 2016-05-30 | 株式会社東芝 | 半導体記憶装置 |
| WO2018198330A1 (ja) * | 2017-04-28 | 2018-11-01 | ゼンテルジャパン株式会社 | キャパシタ装置とその製造方法 |
| JPWO2018198330A1 (ja) * | 2017-04-28 | 2020-01-16 | ゼンテルジャパン株式会社 | キャパシタ装置とその製造方法 |
| US11038012B2 (en) | 2017-04-28 | 2021-06-15 | AP Memory Technology Corp. | Capacitor device and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3630551B2 (ja) | 2005-03-16 |
| US6403444B2 (en) | 2002-06-11 |
| US6222722B1 (en) | 2001-04-24 |
| US20010023110A1 (en) | 2001-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3630551B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US5918118A (en) | Dual deposition methods for forming contact metallizations, capacitors, and memory devices | |
| JP3380373B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| JP2003188281A (ja) | 半導体装置及びその製造方法 | |
| JP2000114474A (ja) | 半導体装置及びその製造方法 | |
| JPH1140765A (ja) | 半導体記憶装置及びその製造方法 | |
| US6184079B1 (en) | Method for fabricating a semiconductor device | |
| JP2741672B2 (ja) | スタック形ｄｒａｍセルのキャパシタ製造方法 | |
| US6180970B1 (en) | Microelectronic devices including ferroelectric capacitors with lower electrodes extending into contact holes | |
| US20030173613A1 (en) | Memory-storage node and the method of fabricating the same | |
| US6395601B2 (en) | Method for forming a lower electrode for use in a semiconductor device | |
| US5231044A (en) | Method of making semiconductor memory elements | |
| JP2636194B2 (ja) | 半導体ｄｒａｍセルのキャパシタ製造方法及び半導体ｄｒａｍセル | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2000243931A (ja) | 半導体装置及びその製造方法 | |
| US6451666B2 (en) | Method for forming a lower electrode by using an electroplating method | |
| US6271099B1 (en) | Method for forming a capacitor of a DRAM cell | |
| KR20010039520A (ko) | 전기 도금 방법을 이용한 반도체 메모리 소자의 캐패시터제조방법 | |
| US20020074661A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2002343887A (ja) | キャパシタ製造方法 | |
| JPH0964303A (ja) | 半導体集積回路装置の製造方法 | |
| JP3030812B2 (ja) | 化学的機械研磨法を利用したｄｒａｍキャパシタの製造法 | |
| US20020146850A1 (en) | Method for forming capacitor of semiconductor device | |
| JP2002076306A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041108 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041214 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071224 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091224 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |