JP2636194B2 - 半導体ｄｒａｍセルのキャパシタ製造方法及び半導体ｄｒａｍセル - Google Patents

半導体ｄｒａｍセルのキャパシタ製造方法及び半導体ｄｒａｍセル

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JP2636194B2
JP2636194B2 JP7007204A JP720495A JP2636194B2 JP 2636194 B2 JP2636194 B2 JP 2636194B2 JP 7007204 A JP7007204 A JP 7007204A JP 720495 A JP720495 A JP 720495A JP 2636194 B2 JP2636194 B2 JP 2636194B2
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
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    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体ＤＲＡＭセルの
キャパシタ製造方法及び半導体ＤＲＡＭセルに関し、特
にキャパシタが占める面積を広げることなく容量増大を
可能とする半導体ＤＲＡＭセルのキャパシタ製造方法及
び半導体ＤＲＡＭセルに関する。
【０００２】
【従来の技術】半導体メモリ装置の大容量化に応じて素
子を高集積化するためには、メモリセルが占める面積を
小さくすると同時にキャパシタの容量を一定値以上にす
る必要がある。そこで、狭い面積および容積内でキャパ
シタの容量を増加するための努力が続けられている。
【０００３】特に、１つのトランジスタと１つのキャパ
シタとで構成された半導体ＤＲＡＭセルにおいては、４
メガ・ビット、６メガ・ビット、あるいは２５６メガ・
ビット規模の容量のＤＲＡＭセルに適用するための多様
なキャパシタ構造が提案されている。これらの典型的な
ものの１つに、基板にＶ形またはＵ形の凹部（トレン
チ）を形成し、該凹部の壁面をキャパシタ面積に利用す
るように構成したものがある。また他の１つに積層型構
造がある。
【０００４】本願発明と関連した先行技術は、“積層型
キャパシタセルの構造および製造方法”（１９９２年１
０月２２日付韓国特許公告第９２−９７４８号）に記載
されている。以下、この先行技術を、図４および図５を
参照して簡単に説明する。
【０００５】図４は平面図であり、図５は図４のＸ−Ｙ
−Ｚ線に沿って切断した断面図である。
【０００６】この製造方法は以下の工程、すなわち、素
子分離酸化シリコン膜４１と、ソース４２およびドレー
ン４３と、ワードライン電極４４、４５、４６とを半導
体基板４０上に形成し、その上に絶縁膜４７を堆積し、
上記ソース４２上にある絶縁膜４７をエッチングして上
記ソース４２の表面を露出させて第１コンタクト穴を形
成する第１工程と、上記第１コンタクト穴によって露出
した上記ソース４２の表面に接し、上記素子分離酸化シ
リコン膜４１の上部を覆う所定厚さのブリッジ電極膜４
８を形成した後、上記ブリッジ電極膜４８の表面に熱酸
化工程によって多結晶酸化シリコン膜４９を形成する第
２工程と、基板全面に層間絶縁膜５０を塗布した後、上
記ドレーン４３の上部にある上記層間絶縁膜５０と上記
絶縁膜４７とをエッチングして上記ドレーン４３の表面
を露出させ、第２コンタクト穴を形成する第３工程と、
基板全面にビット線膜５１を塗布し、上記ビット線膜５
１を所定の形状に整形し、基板全面に層間絶縁膜５２を
塗布し、上記ブリッジ電極膜４８の上部の所定部分にあ
る上記層間絶縁膜５２と、上記層間絶縁膜５０と上記多
結晶酸化シリコン膜４９とを異方性エッチングによって
順次エッチングして上記ブリッジ電極膜４８の所定表面
を露出させる第３コンタクト穴を形成する第４工程と、
基板全面に多結晶シリコン膜５４を塗布した後、上記多
結晶シリコン膜５４に導電型の不純物をドーピングした
後、所定の形状に整形して電極を形成する第５工程と、
基板全面に所定厚さの誘電膜５５を塗布し、上記誘電膜
５５の上面に第２多結晶シリコン膜５６を形成する第６
工程、とを含んでいる。
【０００７】上記従来技術によって製造されたＤＲＡＭ
セルは、半導体基板４０の所定部分に形成された素子分
離酸化シリコン膜４１と、ソース４２領域およびドレー
ン４３領域と、ワードライン電極４４、４５、４６と、
ワードライン電極４４、４５、４６を覆う絶縁膜４７
と、上記ソース領域４２と接触し、上記素子分離酸化シ
リコン膜４１の上部を覆うブリッジ電極膜４８と、上記
ドレーン４３と接触し、上記ブリッジ電極膜４８の上部
において基板面と平行に伸長するビット線膜５１と、上
記ブリッジ電極膜４８と接続され、上記ビット線膜５１
の少なくとも１部の上に伸長する多結晶シリコン膜５４
と、上記多結晶シリコン膜５４の上面を含む基板全面を
覆う誘電膜５５と、上記誘電膜５５の上面を覆い、少な
くとも上記ビット線膜５１の上部に伸長する第２多結晶
シリコン膜５６と、上記ブリッジ電極膜４８と、上記多
結晶シリコン膜５４と上記誘電膜５５とから上記ビット
線膜５１を隔離する層間絶縁膜５０及び層間絶縁膜５
２、とを含んでいる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来技術に於いては、平面図及び断面図からわかるよう
に、ブリッジ電極膜４８は大面積と大スペースを占めて
いるにもかかわらず、キャパシタの役割を果たしていな
いので、キャパシタの容量を増加させるのに限界がある
という問題がある。
【０００９】本発明の目的は、上記従来技術の問題点を
克服して、キャパシタの役割を果たしていないブリッジ
部分もキャパシタの役割を果たすことができるようにす
ることにより、キャパシタの容量増大を可能とする半導
体ＤＲＡＭセルのキャパシタ製造方法及び半導体ＤＲＡ
Ｍセルを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体ＤＲＡＭセルのキャパシタ製造方法
は、（１）半導体基板の所定部分にトランジスタを形成
した後、上記半導体基板を第１絶縁膜で覆い、上記第１
絶縁膜の全面に第１導電膜を堆積した後、上記第１絶縁
膜と上記第１導電膜とから上記トランジスタのソースと
ドレーンのコンタクト部をエッチングして取り除き、下
部プレート電極を形成する工程と、（２）上記下部プレ
ート電極の表面にキャパシタ用誘電膜を形成する工程
と、（３）上記キャパシタ用誘電膜の、上記ソースの上
記コンタクト部に位置する部分をエッチングして取り除
いた後、残存する上記キャパシタ用誘電膜上と上記ソー
スの上記コンタクト部とを含む基板全面に第２導電膜を
堆積し、上記第２導電膜を整形してキャパシタの下部ノ
ード電極を形成する工程と、（４）上記工程を施した上
記半導体基板の全面を第３絶縁膜で覆い、上記下部ノー
ド電極と、後に形成する上部ノード電極とを接続するた
めの経路穴を上記第３絶縁膜を穿って形成した後、上記
経路穴内と上記第３絶縁膜上とに第３導電膜を堆積し、
上記第３導電膜を整形してキャパシタの上部ノード電極
を形成する工程と、（５）上記上部ノード電極の表面に
誘電膜を形成した後、上記誘電膜上に第４導電膜を堆積
してキャパシタの上部プレート電極を形成する工程、と
を含んでなることを特徴とする。
【００１１】この場合、上記（４）工程において、上記
半導体基板の全面を上記第３絶縁膜で覆った後、ビット
線コンタクト部を上記トランジスタのドレーン領域上に
露出させ、上記ビット線コンタクト部に接する導電膜を
蒸着した後、上記導電膜を整形してビット線を形成する
工程を追加することを特徴とする。
【００１２】またこの場合、上記（５）工程において、
上記下部プレート電極と上記上部プレート電極とを接続
することを特徴とする。
【００１３】またこの場合、上記第１導電膜、上記第２
導電膜、上記第３導電膜、上記第４導電膜として高融点
導電体を用いることを特徴とする。
【００１４】またこの場合、上記第１導電膜、上記第２
導電膜、上記第３導電膜、上記第４導電膜として多結晶
シリコンを用いることを特徴とする。
【００１５】またこの場合、上記（２）工程において、
上記キャパシタ用誘電膜は、ＮＯ、ＯＮＯ、Ｔａ2Ｏ5お
よびＹ2Ｏ5から１つを選択して用いることを特徴とす
る。
【００１６】またこの場合、上記下部ノード電極は、上
記トランジスタのゲート電極の上部まで伸展して形成す
ることを特徴とする。
【００１７】またこの場合、上記ビット線は高融点金属
で形成することを特徴とする。
【００１８】またこの場合、上記高融点金属としてタン
グステンまたはケイ化タングステンを用いることを特徴
とする。
【００１９】また、本発明の半導体ＤＲＡＭセルのキャ
パシタ製造方法は、（１）半導体基板の所定部分にトラ
ンジスタを形成した後、上記半導体基板上に第１絶縁膜
を堆積し、上記第１絶縁膜の上に、キャパシタの下部プ
レート電極を形成するための第１導電膜を堆積し、上記
第１導電膜と上記第１絶縁膜とから、キャパシタのスト
レージ電極と上記トランジスタとの接続部であるノード
コンタクト部の上と、ビット線と上記トランジスタとの
接続部であるビット線コンタクト部の上とに位置する部
分をエッチングして取り除く工程と、（２）残存する上
記第１導電膜と上記ノードコンタクト部と上記ビット線
コンタクト部との上にキャパシタの誘電膜として用いる
第２絶縁膜を堆積した後、上記ノードコンタクト部の上
と上記ビット線コンタクト部の上とに位置する上記第２
絶縁膜をエッチングして除去する工程と、（３）残存す
る上記第２絶縁膜と上記ノードコンタクト部との上に、
キャパシタのストレージ電極となる下部ノード電極とし
て用いる第２導電膜を堆積し、上記第２導電膜を整形し
て、キャパシタの下部ノード電極を形成する工程と、
（４）上記工程を施した半導体基板の全面に層間絶縁膜
として第３絶縁膜を堆積し、上記第３絶縁膜から上記ビ
ット線コンタクト部の上に位置する部分を除去し、上記
ビット線コンタクト部と残存する上記第３絶縁膜の上と
に導電膜を堆積し、上記導電膜を整形してビット線を形
成した後、上記ビット線上と上記第３絶縁膜の露出して
いる部分の上とに第４絶縁膜を蒸着し、上記第４絶縁膜
と上記第３絶縁膜とを穿って上記下部ノード電極に至る
経路穴を形成した後、上記経路穴内と上記第４絶縁膜上
とに第３導電膜を堆積し、上記第３導電膜を整形してキ
ャパシタの上部ノード電極を形成する工程と、（５）上
記上部ノード電極上にキャパシタの誘電膜として第５絶
縁膜を堆積し、上記第５絶縁膜の上に第４導電膜を堆積
してキャパシタの上部プレート電極を形成する工程、と
を含んでなることを特徴とする。
【００２０】この場合、上記（１）工程において、上記
第１絶縁膜は、ＣＶＤ法で酸化シリコン膜をＳｉＨ4＋
Ｏ2雰囲気において３５０〜７００℃の温度条件で３，
０００〜６，０００Åの厚さに蒸着することを特徴とす
る。
【００２１】またこの場合、上記（１）工程において、
上記第１導電膜は、多結晶シリコンをＬＰＣＶＤ法によ
って５４０〜６２０℃の温度条件で１，５００〜２，０
００Å厚さに蒸着することを特徴とする。
【００２２】またこの場合、上記（２）工程および上記
（５）工程において、上記第２絶縁膜および上記第５絶
縁膜は、ＬＰＣＶＤ法で窒化シリコン膜を５０〜１００
Åの厚さに蒸着した後、８５０〜１，０００℃の温度で
酸化して形成することを特徴とする。
【００２３】またこの場合、上記（３）工程において、
上記第２導電膜は、多結晶シリコンをＬＰＣＶＤ法で５
４０〜６２０℃の温度で１，５００〜２，０００Åの厚
さに蒸着することを特徴とする。
【００２４】またこの場合、上記（４）工程において、
上記第３絶縁膜は、酸化シリコン膜またはホウ・リン珪
酸ガラスをＣＶＤ法で５，０００〜１０，０００Å厚さ
に蒸着することを特徴とする。
【００２５】またこの場合、上記下部ノード電極は上記
トランジスタのゲート電極の上部まで伸展して形成する
ことを特徴とする。
【００２６】また本発明の半導体ＤＲＡＭセルは、半導
体基板の所定領域に形成されたソース領域とドレーン領
域とゲート電極と積層キャパシタとを含んでなる半導体
ＤＲＡＭセルにおいて、コンタクト部を除く上記半導体
基板を覆う第１絶縁膜上に形成された第１導電膜からな
る下部プレート電極と、上記下部プレート電極の表面に
形成されたキャパシタの誘電膜と、上記誘電膜上に形成
され、上記トランジスタの上記ソースと接触する第２導
電膜からなるキャパシタの下部ノード電極と、上記下部
ノード電極上に設けられた第３絶縁膜上に位置し、上記
第３絶縁膜を穿って上記ドレーン領域と接続されている
ビット線と、上記ビット線上に設けられた第４絶縁膜上
に形成された第３導電膜からなり、上記第３絶縁膜と上
記第４絶縁膜とを穿って上記下部ノード電極と接続され
たキャパシタの上部ノード電極と、上記上部ノード電極
の表面に形成されたキャパシタの誘電膜と、上記誘電膜
上に形成された第４導電膜からなるキャパシタの上部プ
レート電極、 とを含んでなることを特徴とする。
【００２７】この場合、上記下部プレート電極と上記上
部プレート電極とは互いに電気的に接続されていること
を特徴とする。
【００２８】またこの場合、上記第１導電膜、上記第２
導電膜、上記第３導電膜、上記第４導電膜は高融点導電
体からなることを特徴とする。
【００２９】またこの場合、上記第１導電膜、上記第２
導電膜、上記第３導電膜、上記第４導電膜は多結晶シリ
コンからなることを特徴とする。
【００３０】またこの場合、上記キャパシタの上記誘電
膜は、ＮＯ、ＯＮＯ、Ｔａ2Ｏ5およびＹ2Ｏ5から選択し
た１つからなることを特徴とする。
【００３１】またこの場合、上記高融点金属はタングス
テンまたはケイ化タングステンからなることを特徴とす
る。
【００３２】
【作用】従来技術においてはキャパシタノード電極とト
ランジスタのソースとを接続する機能のみを果たす部分
に、下部プレート電極と誘電膜と下部ノード電極とを形
成し、下部プレート電極と上部プレート電極、下部ノー
ド電極と上部ノード電極とをそれぞれ接続することによ
り、キャパシタの容量を増大することが可能となる。
【００３３】
【実施例】以下、本発明の一実施例を図１〜３を参照し
て詳細に説明する。
【００３４】図１は本発明の半導体ＤＲＡＭセルの平面
図であり、図２及び３は、図１のＡ−Ａ線に沿って切断
した部分工程断面図である。
【００３５】まず、図２（Ａ）に示すように、半導体基
板２０上にフィールド酸化シリコン膜２１を形成して活
性領域とフィールド領域とを区分する。次に、ゲート電
極３−１〜３−３と、ソース４領域とドレーン５領域と
を形成してトランジスタを形成する。次に、第１絶縁膜
２２として酸化シリコン膜をＣＶＤ（化学気相蒸着）法
でＳｉＨ4＋Ｏ2雰囲気において３５０〜７００℃の温度
条件で３，０００〜６，０００Åの厚さに蒸着する。次
いで、キャパシタの下部プレート電極２３形成用の第１
導電膜として多結晶シリコン膜を基板全面にＬＰＣＶＤ
（低圧化学気相蒸着）法で５４０〜６２０℃の温度条件
で１，５００〜２，０００Å厚さに蒸着する。次に、ホ
トレジスト２４を用いて、キャパシタのストレージ電極
であるノード電極とソース４とを接続するノードコンタ
クト部１２の範囲と、ビット線とドレーン５とを接続す
るドレーンコンタクト部１３の範囲とを定める。次い
で、多結晶シリコン膜と第１絶縁膜２２とをエッチング
してコンタクト穴を形成する。
【００３６】次ぎに、図２（Ｂ）に示すように、窒化シ
リコン膜をＬＰＣＶＤ法により５０〜１００Åの厚さに
蒸着した後、８５０〜１，０００℃の温度で酸化して、
キャパシタ用の第２絶縁膜（誘電膜）２５を形成する。
次ぎに、ホトレジスト２６を用いてキャパシタのストレ
ージ電極とソースとを接続するノードコンタクト部１
２′の範囲とビット線コンタクト部１３′の範囲とを定
める。そこで、絶縁膜２５をエッチングしてコンタクト
穴を形成する。このとき、形成されるコンタクト穴が以
前に形成されたものより若干小さめに形成されるように
マスクを作ることによりミスアライメントによる下部プ
レート電極２３の露出を防止する。
【００３７】次に、図２（Ｃ）に示すように、第２導電
膜として多結晶シリコンをＬＰＣＶＤ法により５４０〜
６２０℃の温度で１，５００〜２，０００Å厚さに蒸着
した後整形してキャパシタのストレージ電極である下部
ノード電極２７を形成する。次いで、全面に層間絶縁膜
として第３絶縁膜２８をＣＶＤ法により５，０００〜１
０，０００Åの厚さに堆積する。次いで、ビット線コン
タクト部をエッチングしてビット線コンタクト穴を形成
した後、ＬＰＣＶＤ法によって多結晶シリコンを約２，
０００Åの厚さに蒸着するか、あるいは、ＬＰＣＶＤ法
によってケイ化タングステンＷＳｉ2を１，４００〜
１，５００Åの厚さに蒸着した後、整形してビット線２
９を形成する。このとき、スパッタリング法を用いても
よいし、あるいは、、多結晶シリコン上にタングステン
を蒸着してケイ化してもよい。
【００３８】その後、図３（Ｄ）に示すように、第４絶
縁膜３０として酸化シリコンまたはホウ・リン珪酸ガラ
ス（ＢＰＳＧ、Boro-Phospho-Silicate-Glass）等をＣ
ＶＤ法を用いて５，０００〜１０，０００Å厚さに蒸着
する。次いで、キャパシタの下部ノード電極２７と、後
に形成する上部ノード電極とを、互いに接続するコンタ
クト部１４を形成するために、下部ノード電極２７に達
する経路穴を形成する。そこで、第３導電膜として多結
晶シリコンを１，５００〜２，０００Å厚さに蒸着し、
整形してキャパシタの上部ノード電極３１を形成する。
【００３９】次ぎに、第５絶縁膜３２として窒化シリコ
ン膜をＬＰＣＶＤ法で５０〜１００Å厚さに蒸着し、８
５０〜１，０００℃の温度で酸化して、キャパシタの誘
電膜を形成する。次ぎに、第４導電膜として基板全面に
多結晶シリコンをＬＰＣＶＤ法によって約２，０００Å
の厚さに蒸着して上部プレート電極３３を形成する。次
いで、下部プレート電極２３と上部プレート電極３３と
を接続する工程を別途に行なうが、第４導電膜の形成前
に経路穴を形成した後第４導電膜を蒸着して下部プレー
ト電極２３と上部プレート電極３３とを接続してもよ
い。
【００４０】キャパシタの誘電膜としては、ＮＯ、ＯＮ
Ｏ、Ｔａ2Ｏ5およびＹ2Ｏ5の１つを選択して用いてもよ
い。また、第１〜第４導電膜の形成に際しては、高融点
金属であるタングステンやチタニウム等の１つを選択し
て用いてもよい。
【００４１】次に、表面安定化のための絶縁膜３４を
５，０００〜１０，０００Å厚さにＣＶＤ法で表面全体
に蒸着する。
【００４２】
【発明の効果】上記説明した本願発明によれば、従来技
術においてはキャパシタノード電極とトランジスタのソ
ースとを接続する機能のみを果たす部分に、下部プレー
ト電極と誘電膜と下部ノード電極とを形成し、下部プレ
ート電極と上部プレート電極、下部ノード電極と上部ノ
ード電極とをそれぞれ接続することにより、キャパシタ
の容量を増大することが可能となるので、従来技術によ
って製造されたほぼ同一のレイアウトの半導体ＤＲＡＭ
セルのキャパシタに比し、その容量を約２倍に増大する
ことが可能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体ＤＲＡＭセルの平面図である。
【図２】図１のＡ−Ａ線に沿って切断した部分工程断面
図である。
【図３】図１のＡ−Ａ線に沿って切断した部分工程断面
図である。
【図４】従来の半導体ＤＲＡＭセルの平面図である。
【図５】図４のＸ−Ｙ−Ｚ線に沿って切断した断面図で
ある。
【符号の説明】
３−１、３−２、３−３…ゲート電極、４…ソース、５
…ドレーン、１２、１２′…ノードコンタクト部、１３
…ドレーンコンタクト部、１３′…ビット線コンタクト
部、１４…コンタクト部、２０…半導体基板、２１…フ
ィールド酸化シリコン膜、２２…第１絶縁膜、２３…下
部プレート電極、２４、２６…ホトレジスト、２５…第
２絶縁膜（誘電膜）、２７…下部ノード電極、２８…第
３絶縁膜、２９…ビット線、３０…第４絶縁膜、３１…
上部ノード電極、３２…第５絶縁膜（誘電膜）、３３…
上部プレート電極、３４…絶縁膜、４０…半導体基板、
４１…素子分離酸化シリコン膜、４２…ソース、４３…
ドレーン、４４、４５、４６…ワードライン電極、４７
…絶縁膜、４８…ブリッジ電極膜、４９…多結晶酸化シ
リコン膜、５０…層間絶縁膜、５１…ビット線膜、５２
…層間絶縁膜、５４…多結晶シリコン膜、５５…誘電
膜、５６…第２多結晶シリコン膜

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体ＤＲＡＭセルのキャパシタ製造方法
    において、 （１）半導体基板の所定部分にトランジスタを形成した
    後、上記半導体基板を第１絶縁膜で覆い、上記第１絶縁
    膜の全面に第１導電膜を堆積した後、上記第１絶縁膜と
    上記第１導電膜とから上記トランジスタのソースとドレ
    ーンのコンタクト部をエッチングして取り除き、下部プ
    レート電極を形成する工程と、 （２）上記下部プレート電極の表面にキャパシタ用誘電
    膜を形成する工程と、 （３）上記キャパシタ用誘電膜の、上記ソースの上記コ
    ンタクト部に位置する部分をエッチングして取り除いた
    後、残存する上記キャパシタ用誘電膜上と上記ソースの
    上記コンタクト部とを含む基板全面に第２導電膜を堆積
    し、上記第２導電膜を整形してキャパシタの下部ノード
    電極を形成する工程と、 （４）上記工程を施した上記半導体基板の全面を第３絶
    縁膜で覆い、上記下部ノード電極と、後に形成する上部
    ノード電極とを接続するための経路穴を上記第３絶縁膜
    を穿って形成した後、上記経路穴内と上記第３絶縁膜上
    とに第３導電膜を堆積し、上記第３導電膜を整形してキ
    ャパシタの上部ノード電極を形成する工程と、 （５）上記上部ノード電極の表面に誘電膜を形成した
    後、上記誘電膜上に第４導電膜を堆積してキャパシタの
    上部プレート電極を形成する工程、 とを含んでなる半導体ＤＲＡＭセルのキャパシタ製造方
    法。
  2. 【請求項２】請求項１に記載する半導体ＤＲＡＭセルの
    キャパシタ製造方法の上記（４）工程において、上記半
    導体基板の全面を上記第３絶縁膜で覆った後、ビット線
    コンタクト部を上記トランジスタのドレーン領域上に露
    出させ、上記ビット線コンタクト部に接する導電膜を蒸
    着した後、上記導電膜を整形してビット線を形成する工
    程を追加することを特徴とする半導体ＤＲＡＭセルのキ
    ャパシタ製造方法。
  3. 【請求項３】請求項１に記載する半導体ＤＲＡＭセルの
    キャパシタ製造方法の上記（５）工程において、上記下
    部プレート電極と上記上部プレート電極とを接続するこ
    とを特徴とする半導体ＤＲＡＭセルのキャパシタ製造方
    法。
  4. 【請求項４】請求項１に記載する半導体ＤＲＡＭセルの
    キャパシタ製造方法において、上記第１導電膜、上記第
    ２導電膜、上記第３導電膜、上記第４導電膜として高融
    点導電体を用いることを特徴とする半導体ＤＲＡＭセル
    のキャパシタ製造方法。
  5. 【請求項５】請求項１に記載する半導体ＤＲＡＭセルの
    キャパシタ製造方法において、上記第１導電膜、上記第
    ２導電膜、上記第３導電膜、上記第４導電膜として多結
    晶シリコンを用いることを特徴とする半導体ＤＲＡＭセ
    ルのキャパシタ製造方法。
  6. 【請求項６】請求項１に記載する半導体ＤＲＡＭセルの
    キャパシタ製造方法の上記（２）工程において、上記キ
    ャパシタ用誘電膜は、ＮＯ、ＯＮＯ、Ｔａ2Ｏ5およびＹ
    2Ｏ5から１つを選択して用いることを特徴とする半導体
    ＤＲＡＭセルのキャパシタ製造方法。
  7. 【請求項７】請求項１に記載する半導体ＤＲＡＭセルの
    キャパシタ製造方法において、上記下部ノード電極は、
    上記トランジスタのゲート電極の上部まで伸展して形成
    することを特徴とする半導体ＤＲＡＭセルのキャパシタ
    製造方法。
  8. 【請求項８】請求項２に記載する半導体ＤＲＡＭセルの
    キャパシタ製造方法において、上記ビット線は高融点金
    属で形成することを特徴とする半導体ＤＲＡＭセルのキ
    ャパシタ製造方法。
  9. 【請求項９】請求項８に記載する半導体ＤＲＡＭセルの
    キャパシタ製造方法において、上記高融点金属としてタ
    ングステンまたはケイ化タングステンを用いることを特
    徴とする半導体ＤＲＡＭセルのキャパシタ製造方法。
  10. 【請求項１０】半導体ＤＲＡＭセルのキャパシタ製造方
    法において、 （１）半導体基板の所定部分にトランジスタを形成した
    後、上記半導体基板上に第１絶縁膜を堆積し、上記第１
    絶縁膜の上に、キャパシタの下部プレート電極を形成す
    るための第１導電膜を堆積し、上記第１導電膜と上記第
    １絶縁膜とから、キャパシタのストレージ電極と上記ト
    ランジスタとの接続部であるノードコンタクト部の上
    と、ビット線と上記トランジスタとの接続部であるビッ
    ト線コンタクト部の上とに位置する部分をエッチングし
    て取り除く工程と、 （２）残存する上記第１導電膜と上記ノードコンタクト
    部と上記ビット線コンタクト部との上にキャパシタの誘
    電膜として用いる第２絶縁膜を堆積した後、上記ノード
    コンタクト部の上と上記ビット線コンタクト部の上とに
    位置する上記第２絶縁膜をエッチングして除去する工程
    と、 （３）残存する上記第２絶縁膜と上記ノードコンタクト
    部との上に、キャパシタのストレージ電極となる下部ノ
    ード電極として用いる第２導電膜を堆積し、上記第２導
    電膜を整形して、キャパシタの下部ノード電極を形成す
    る工程と、 （４）上記工程を施した半導体基板の全面に層間絶縁膜
    として第３絶縁膜を堆積し、上記第３絶縁膜から上記ビ
    ット線コンタクト部の上に位置する部分を除去し、上記
    ビット線コンタクト部と残存する上記第３絶縁膜の上と
    に導電膜を堆積し、上記導電膜を整形してビット線を形
    成した後、上記ビット線上と上記第３絶縁膜の露出して
    いる部分の上とに第４絶縁膜を蒸着し、上記第４絶縁膜
    と上記第３絶縁膜とを穿って上記下部ノード電極に至る
    経路穴を形成した後、上記経路穴内と上記第４絶縁膜上
    とに第３導電膜を堆積し、上記第３導電膜を整形してキ
    ャパシタの上部ノード電極を形成する工程と、 （５）上記上部ノード電極上にキャパシタの誘電膜とし
    て第５絶縁膜を堆積し、上記第５絶縁膜の上に第４導電
    膜を堆積してキャパシタの上部プレート電極を形成する
    工程、 とを含んでなる半導体ＤＲＡＭセルのキャパシタ製造方
    法。
  11. 【請求項１１】請求項１０に記載する半導体ＤＲＡＭセ
    ルのキャパシタ製造方法の上記（１）工程において、上
    記第１絶縁膜は、ＣＶＤ法で酸化シリコン膜をＳｉＨ4
    ＋Ｏ2雰囲気において３５０〜７００℃の温度条件で
    ３，０００〜６，０００Åの厚さに蒸着することを特徴
    とする半導体ＤＲＡＭセルのキャパシタ製造方法。
  12. 【請求項１２】請求項１０に記載する半導体ＤＲＡＭセ
    ルのキャパシタ製造方法の上記（１）工程において、上
    記第１導電膜は、多結晶シリコンをＬＰＣＶＤ法によっ
    て５４０〜６２０℃の温度条件で１，５００〜２，００
    ０Å厚さに蒸着することを特徴とする半導体ＤＲＡＭセ
    ルのキャパシタ製造方法。
  13. 【請求項１３】請求項１０に記載する半導体ＤＲＡＭセ
    ルのキャパシタ製造方法の上記（２）工程および上記
    （５）工程において、上記第２絶縁膜および上記第５絶
    縁膜は、ＬＰＣＶＤ法で窒化シリコン膜を５０〜１００
    Åの厚さに蒸着した後、８５０〜１，０００℃の温度で
    酸化して形成することを特徴とする半導体ＤＲＡＭセル
    のキャパシタ製造方法。
  14. 【請求項１４】請求項１０に記載する半導体ＤＲＡＭセ
    ルのキャパシタ製造方法の上記（３）工程において、上
    記第２導電膜は、多結晶シリコンをＬＰＣＶＤ法で５４
    ０〜６２０℃の温度で１，５００〜２，０００Åの厚さ
    に蒸着することを特徴とする半導体ＤＲＡＭセルのキャ
    パシタ製造方法。
  15. 【請求項１５】請求項１０に記載する半導体ＤＲＡＭセ
    ルのキャパシタ製造方法の上記（４）工程において、上
    記第３絶縁膜は、酸化シリコン膜またはホウ・リン珪酸
    ガラスをＣＶＤ法で５，０００〜１０，０００Å厚さに
    蒸着することを特徴とする半導体ＤＲＡＭセルのキャパ
    シタ製造方法。
  16. 【請求項１６】請求項１０に記載する半導体ＤＲＡＭセ
    ルのキャパシタ製造方法において、上記下部ノード電極
    は上記トランジスタのゲート電極の上部まで伸展して形
    成することを特徴とする半導体ＤＲＡＭセルのキャパシ
    タ製造方法。
  17. 【請求項１７】半導体基板の所定領域に形成されたソー
    ス領域とドレーン領域とゲート電極と積層キャパシタと
    を含んでなる半導体ＤＲＡＭセルにおいて、 コンタクト部を除く上記半導体基板を覆う第１絶縁膜上
    に形成された第１導電膜からなる下部プレート電極と、 上記下部プレート電極の表面に形成されたキャパシタの
    誘電膜と、 上記誘電膜上に形成され、上記トランジスタの上記ソー
    スと接触する第２導電膜からなるキャパシタの下部ノー
    ド電極と、 上記下部ノード電極上に設けられた第３絶縁膜上に位置
    し、上記第３絶縁膜を穿って上記ドレーン領域と接続さ
    れているビット線と、 上記ビット線上に設けられた第４絶縁膜上に形成された
    第３導電膜からなり、上記第３絶縁膜と上記第４絶縁膜
    とを穿って上記下部ノード電極と接続されたキャパシタ
    の上部ノード電極と、 上記上部ノード電極の表面に形成されたキャパシタの誘
    電膜と、 上記誘電膜上に形成された第４導電膜からなるキャパシ
    タの上部プレート電極、 とを含んでなる半導体ＤＲＡ
    Ｍセル。
  18. 【請求項１８】請求項１７に記載する半導体ＤＲＡＭセ
    ルにおいて、上記下部プレート電極と上記上部プレート
    電極とは互いに電気的に接続されていることを特徴とす
    る半導体ＤＲＡＭセル。
  19. 【請求項１９】請求項１７に記載する半導体ＤＲＡＭセ
    ルにおいて、上記第１導電膜、上記第２導電膜、上記第
    ３導電膜、上記第４導電膜は高融点導電体からなること
    を特徴とする半導体ＤＲＡＭセル。
  20. 【請求項２０】請求項１７に記載する半導体ＤＲＡＭセ
    ルにおいて、上記第１導電膜、上記第２導電膜、上記第
    ３導電膜、上記第４導電膜は多結晶シリコンからなるこ
    とを特徴とする半導体ＤＲＡＭセル。
  21. 【請求項２１】請求項１７に記載する半導体ＤＲＡＭセ
    ルにおいて、上記キャパシタの上記誘電膜は、ＮＯ、Ｏ
    ＮＯ、Ｔａ2Ｏ5およびＹ2Ｏ5から選択した１つからなる
    ことを特徴とする半導体ＤＲＡＭセル。
  22. 【請求項２２】請求項１９に記載する半導体ＤＲＡＭセ
    ルにおいて、上記高融点金属はタングステンまたはケイ
    化タングステンからなることを特徴とする半導体ＤＲＡ
    Ｍセル。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181274A (ja) * 1995-10-27 1997-07-11 Nittetsu Semiconductor Kk 半導体記憶装置およびその製造方法
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
KR100213209B1 (ko) * 1996-07-29 1999-08-02 윤종용 반도체장치의 제조방법
JP2964960B2 (ja) * 1996-09-27 1999-10-18 日本電気株式会社 半導体装置およびその製造方法
KR100246967B1 (ko) * 1997-04-16 2000-03-15 윤종용 반도체 커패시터 제조장치, 커패시터 형성방법 및 그에 의하여 형성된 커패시터와 그 커패시터를 포함하는 반도체 메모리장치
KR100292689B1 (ko) * 1998-06-03 2001-07-12 김영환 캐패시터및그형성방법
US7238566B2 (en) * 2003-10-08 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming one-transistor memory cell and structure formed thereby
CN101893977B (zh) * 2009-05-19 2012-07-25 北京京东方光电科技有限公司 触摸屏、彩膜基板及其制造方法
KR101095784B1 (ko) * 2009-07-03 2011-12-21 주식회사 하이닉스반도체 반도체 기억 장치 및 그의 제조 방법
CN102023733B (zh) * 2009-09-11 2012-11-14 北京京东方光电科技有限公司 触摸屏、彩膜基板及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02156566A (ja) * 1988-12-08 1990-06-15 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5162249A (en) * 1989-04-03 1992-11-10 Hyundai Electronics Industries Co., Ltd. Method of making semiconductor memory device having a double stacked capacitor
US5006481A (en) * 1989-11-30 1991-04-09 Sgs-Thomson Microelectronics, Inc. Method of making a stacked capacitor DRAM cell
US5114873A (en) * 1990-05-21 1992-05-19 Samsung Electronics Co., Ltd. Method for manufacturing a stacked capacitor DRAM cell
KR930007990B1 (ko) * 1990-11-24 1993-08-25 한국과학기술연구원 1, 1, 1-트리클로로에탄의 불소화방법
KR930010081B1 (ko) * 1991-05-24 1993-10-14 현대전자산업 주식회사 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
KR940007391B1 (ko) * 1991-08-23 1994-08-16 삼성전자 주식회사 고집적 반도체 메모리장치의 제조방법

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