CN1155004C - 半导体存贮器件 - Google Patents

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Abstract

一种在使电路尺寸最小的阵列型集成电路上提供网格式电源和信号总线系统的方法和器件。用于网格系统的通孔设在单元阵列及外围电路内。网格系统的电源和信号总线沿水平和垂直两个方向穿过阵列，使所有的垂直的总线位于一个金属层内，所有的水平的总线位于另一个金属层内。通过实现分级字线结构的改进的子解码电路简化了该方法和器件。

Description

半导体存贮器件
技术领域
本发明一般涉及半导体电路设计，具体来说涉及在集成电路中连接电源和信号总线的方法和器件。
背景技术
随着半导体技术的发展包括在单个集成电路(或“芯片”)中的晶体管数目越来越多，因此设计规则参数也越来越小。这项进展的结果是增加了金属层电阻，并带来与电阻的增加有关的一些困难。这样一些困难包括：接地跳动不稳、串扰噪声、以及电路延迟。所有这些困难都使芯片操作速度变慢，甚至可使存贮在芯片上的数据出错。在大多数半导体设计中，其中包括对动态随机存取存贮(DRAM)器件的设计，消除增加金属层电阻的影响是一个重要的设计任务。
这个问题的一个解决方案是发展用于芯片的网格式电源总线系统，见Yamada，A 64-Mb DRAM with Meshed Power Line，26 IEEEJournal of Solid-State Circuits 11(1991)。在像DRAM这样的集成电路中很容易实现网格式电源总线系统，这是因为它们的存贮单元阵列很大并且存在排列好的读出放大驱动器的缘故。网格系统能向排列好的读出放大驱动器提供足够大的功率，因为该系统具有许多沿水平和垂直两个方向穿过阵列的电源总线。
利用常规的互补金属氧化物半导体(CMOS)技术就可实现Yamada网格系统，其中包括第一、第二、和第三金属层，它们彼此之间电隔离，其中第一金属层代表最下边的金属层，第三金属层代表最上边的金属层，第二金属层位于第一和第三层之间。在第二和第三金属层中构成Yamada网格系统，该网格系统对于VDD电源总线和VSS电源总线分别包括一个正电源电压(VDD)网格和一个负电源电压(VSS)网格。常规的设计使这些网络在存贮器阵列上方延伸并且在读出放大器处进行连接。使用位于读出放大电路区的通孔进行连接。然而，在读出放大器中不必存在VDD和VSS电源总线，这是因为这些电路除了阱偏置外再也不需要VDD和VSS了。
因而，由于读出放大器尺寸相当小并且相关的信号和电源总线的数量多，所以会受到Yamada网格系统的不利影响。Yamada网格系统使带有附加的电源和信号总线的读出放大器非常拥挤。此外，覆盖通孔所需金属线宽度大于最小金属线宽度，从而更进一步增加了金属层的宽度。结果，读出放大器上方的金属层变成了读出放大电路尺寸的决定因素。因此，必须通过收缩金属宽度来减小它们的尺寸，这将导致电阻增加和操作速度下降。
除了Yamada网格系统外，对于常规的DRAM设计还提出了一些其它的建议。最近，还提出一种分级的字线方案，见K.Noda等人的“aBoosted Dual Word-line Decoding Scheme for 256 Mbit DRAM′s，1992 Symp.on VLSI Circuits Dig.of Tech.Papers，pp.112-113(1992)。Noda方案包括在第二金属线层中构成的主字线和在多晶硅层中构成的子字线。Noda方案描述了用于每8个子字线的两个主字线(一真，一条(one true，one bar))，因此能使主字线间距比子字线间距宽松到4倍。但这个间距还不能支持改进的网格式电源和信号总线系统。
因此，需要一种在阵列型集成电路上的网格式电源和信号总线系统，它不限于对读出放大器区进行网格式通孔连接，而是在阵列上的其它一些位置也提供这样的连接，从而使读出放大器上方的金属宽度宽松，从而减小了芯片的总面积，同时又使电源总线电阻减小。
此外，需要有一个支持改进的网孔式电源和信号总线系统的分级字线方案，它的主字线间距大于子字线间距4倍。
发明内容
因此，本发明是一种在阵列型集成电路上提供网格式电源总线和信号总线系统的方法和器件，它不限于对读出放大器区进行网格式通孔连接，而且在阵列上的其它一些部位也提供这样的连接，从而使读出放大器上方的金属宽度宽松，读出放大器的操作速度较快，和芯片尺寸减小。用于网格系统的通孔不是定位在读出放大电路区而是定位在单元阵列中，或者，这些通孔除了定位在读出放大电路区外还要定位在单元阵列中。这样，就利用了阵列中通孔可利用的空间，在读出放大器可以更有效地利用电源和信号总线。
本发明提供一种半导体存贮器件，包括：具有一个主表面的一半导体基片；在所说主表面中的一存贮单元阵列部分，其中包括位线，字线，和存贮单元；第一电压电源线，它形成在所说存贮单元阵列部分上方、沿一个第一方向延伸；第二电压电源线，它形成在存贮单元阵列部分上方、沿一个第二方向延伸；外围电路部分，在所说第二方向上与所说存贮单元阵列部分相邻；第三电压电源线，它形成在所说外围电路部分上方，并沿所说第一方向延伸；其中所说第一和第二电压电源线在所说第一和第二电压电源线的第一交叉点彼此相连；其中所说第二和第三电压电源线在所说第二和第三电压电源线的第二交叉点彼此相连；其中所说第一交叉点位于所说存贮单元阵列部分上。
本发明提供一种半导体存贮器件，包括：一个存贮器阵列，具有一个主字线、和所说主字线对应的第一和第二子字线、多个数据线、以及多个存贮单元；第一子解码器，具有耦合到所说第二子字线的一个输出端和耦合到所说主字线的第一输入端；第二子解码器，具有耦合到所说第一子字线的一个输出端和耦合到所说主字线的第一输入端；第一驱动器，耦合到所说第一子解码器的第二输入端，输出选择电平电压以提供给所说第一子字线；以及第二驱动器，耦合到所说第二子解码器的第二输入端，输出选择电平电压以提供给所说第二子字线，其中，在一个第一区中形成所说存贮器阵列，其中，在邻接所说第一区的一个第二区中形成所说第一和第二子解码器，以及其中，在邻接所说第二区的一个第三区中形成所说第一和第二驱动器。
本发明提供一种半导体存贮器件，包括：一个存贮器件阵列，具有：一个主字线、对应于所说主字线的多个子字线、多个数据线、和多个存贮单元，对每一个存贮单元进行安排，使它能对应于所说数据线之一和所说子字线之一的交叉点；多个子解码器电路，其中的每一个都包括：(a)P型的第一金属氧化物半导体场效应晶体管，它具有耦合到所说子字线中对应的一个子字线的漏极和耦合到所说主字线的栅极，(b)n型的第二金属氧化物半导体场效应晶体管，它具有接收地电位的源极、耦合到所说第一金属氧化物半导体场效应晶体管的所说漏极的一个漏极、以及耦合到所说主字线的栅极，以及(c)一个第三金属氧化物半导体场效应晶体管，它具有耦合在所说第二金属氧化物半导体场效应晶体管的所说漏极和源极之间的源-漏通路；多个信号线，其中的每一个都耦合到对应的所说第三金属氧化物半导体场效应晶体管的栅极，其中把所说信号线之一设置到选择电平；以及多个驱动器，其中的每一个驱动器都有一个耦合到所说信号线中的对应的一个信号线的输入端，和一个耦合到对应的所说第一金属氧化物半导体场效应晶体管的源极的输出端，其中，在第一四边形区形成所说存贮器阵列，其中，在邻接所说第一四边形区的第二四边形区形成所说子解码器电路，以及其中，在邻接所说第二四边形区的第三四边形区形成所说驱动器。
本发明包括DRAM存贮单元的一个阵列，它安排成多个子阵列并由主地址解码器选择。每个子阵列由多个读出放大电路、子解码电路、以及连到并穿过子阵列的VDD、VSS和信号总线包围。VDD总线沿垂直和水平两个方案穿过子阵列，所有的垂直的总线位于第三层内，所有的水平的总线位于第二层内，从而产生一个VDD网格。利用位于存贮单元子阵列中以及位于读出放大器区的通孔彼此连接每一层中的总线。类似地，利用位于存贮单元阵列上的通孔产生VSS和/或信号网格。一旦进行了连接，总线就延伸到适当的电路，如读出放大器驱动电路；因此，明显减小了读出放大器上方的金属层和通孔要求。
本发明还包括一个分级的字线方案。为便于组合上述的网格系统和分级的字线方案，还应该改进Noda的分级字线方案以提供主字线至子字线的较大间距。在改进的分级字线系统中，在读出放大器和子解码器之间产生的交叉区包括有子解码器驱动器以及读出放大驱动器。这种组合可同时提供高速度的字线选择和高速度的读出放大器操作。
一旦读出放大器的尺寸不再由通过上述网格系统提供的金属使用方式确定，用于读出放大电路的改进的设计技术就可能是必要的以符合微小的存贮单元尺寸。这种改进的设计技术包括：对于位线均衡电路的一个交错的T形栅极区，和对于锁存电路的一个带有金属→多晶硅→金属的变化结构的H形沟壕区。
由本发明得到的技术优点是能够充分利用网格式电源系统的低电阻设计，不必增加金属层对尺寸有所限制的外围电路(如，读出放大器)的尺寸。
由本发明得到的另一个技术优点是，信号和电源两个总线沿水平和垂直两个方向可以自由走向。
由本发明得到的下一个技术优点是，对于阵列区中或台阶差别补偿区上的通孔的设计不必像对于周边区中的通孔那样做成最小的设计宽度，因此改善了效率。
由本发明得到的下一个技术优点是，和常规的分级字线结构相比，改进的分级字线结构更小、更快速。
附图说明
图1是实现本发明特征的256兆比特DRAM的方块图。
图2是图1的DRAM的两个子阵列及其周围的读出放大器和子解码器的方块图。
图3是图2所示的一个子阵列、两个读出放大器、和一个子解码器的方块图，其中还有穿过该子阵列的一个网格式电源和信号系统。
图4是图3的子阵列上方的一个网格式电源和信号系统的示意图。
图5a是图3的子阵列的一个存贮单元的剖面图，其中的一个通孔连接了两个用于图4的网格式电源系统的金属层。
图5b是图3的子阵列的一个存贮单元的详细示意图。
图6a-6c是图4的网格系统的放大部分的平面图。
图7a-b是包括在图3的交叉区、读出放大器、子解码器、和存贮器阵列中的电路的示意图。
图8是图7的子解码器的示意图。
图9a是表示Noda分级字线实施方案的现有技术子解码器电路的示意图。
图9b是表示一个分级字线实施方案的一个子解码器电路的示意图。
图9c是表示本发明的一个分级字线实施方案的优选的子解码器电路的示意图。
图10a是图7a的两个读出放大器电路的示意图。
图10b是图10a的读出放大器电路的平面图。
图11a是常规的读出放在的一个均衡器部分中使用的一个电路的平面图。
图11b是图7a的读出放大器电路的均衡器部分中使用的电路的平面图，电路中使用了本发明的一个交错的T形栅极区。
图12a是图7a的读出放大器的锁存部分中使用的电路和平面图，其中使用了图10b的H型沟壕区。
图12b是图12a的H型沟壕区的简化图。
图13a是一部分常规的读出放大器的金属部分平面图；
图13b-c是图7a的读出放大器的改进部分的金属部分平面图，其中实施了本发明的噪声减小方法。
图14a是使用三重阱结构的读出放大器的第一剖面图。
图14b是使用三重阱结构的图2的读出放大器的第二剖面图。
图14c是使用三重阱结构的图2的子解码器的一个剖面图。
图15a是表示用于图2的读出放大器和两个附加的读出放大器的4个熔丝的示意图。
具体实施方式
在图1中，标号10是体现本发明特征的一个存贮器件。器件10是使用常规的CMOS技术制造的，其中包括第一、第二、和第三金属层和一个多晶硅层。器件10还使用了金属氧化物半导体场效应晶体管(MOSFET)，但也可利用其它类型的晶体管，例如双极型、以及金属绝缘栅半导体。进而，虽然在本发明的优选实施例中，器件10是一个256兆比特动态随机存取存贮器(DRAM)，但应该明白，本发明不限于与256兆比特的DRAM-道使用，而且还可以与其它具有阵列的器件一道使用，其中包括可编程阵列逻辑电路、1G比特的DRAM、以及其它的存贮器件。
器件10包括一组由存贮单元构成的阵列模块，例如阵列模块12、一组焊接点14a-14f、以及一组主地址解码器16a-16l，其中解码器16b、16e、16h、和16k是行解码器，解码器16a、16c、16d、16f、16g、16i、16j、和16l是列解码器。通过来自地址焊接点14a-14d的信号来选择阵列模块12。应该理解，虽然存在的地址和信号焊接点更多，但它们可由地址焊接点14a-14d代表，地址焊接点14a-14d由主地址解码器16a-16l解码。主地址解码器16a-16l代表多个行和列的解码器。行解码器产生的信号包括主字信号MWB和子解码器控制信号DXB，列解码器产生的信号例如有列选择信号YS。这些信号都由来自焊接点14a-14d的不同控制信号控制，下面对此将作更加详细地讨论。
阵列模块12是16兆比特阵列模块的代表，把模块12进一步分成256个子阵列，图2中表示出其中的两个，分别由标号18a和18b代表。每个子阵列由128K个存贮单元组成(安排成512行×256列)。
通过电源焊接点14e和14f向器件10提供电源。焊接点14e是正电源电压(VDD)焊接点，并且连接到外部电源(未示出)。焊接点14f是负电源电压(VSS)焊接点，并且连接到外部的地(也未示出)。
现在参照图2，通过来自两组地址子解码器20a和20b的信号选择子阵列18a的存贮单元。类似地，通过来自于两级地址子解码器20c和20d的信号选择子阵列18b的存贮单元。通过两组读出放大器22a和22b读出子阵列18a的存贮单元。类似地，通过两组读出放大器22b和22c读出子阵列18b的存贮单元。读出放大器22a-22c在交叉区24a-24f与子解码器20a-20d交叉。按此方式，通过延长读出放大器区20a-22c和子解码器区20a-20d来产生交叉区24a-24f。
参照图3，焊接点14e和14f的作用是分别通过主电源VDD和VSS总线28和26向整个器件10提供电源的电端口。主电源VDD和VSS总线28和26通过多个位于不同金属层内的总线向器件10提供电源。这些金属层依次是：第一金属层(M1)、第二金属层(M2)、和第三金属层(M3)；它们都叠层到硅基片上。各个金属层M1、M2、M3彼此之间电隔离，但在交叉点可利用通孔进行电连接。各个金属层M1、M2、M3之间还有一种厚度关系：M3的厚度大于M2的厚度，M2的厚度大于M1的厚度。
第一VDD总线30是在第三金属层M3中构成的导线，它沿一个垂直路径穿过子阵列18a。第一VSS总线32也是在M3中构成的导线，它沿一个垂直路径平行于总线30穿过存贮器子阵18a。类似地，第一信号总线34和第一列选择YS总线35是在M3中构成的导线并且平行于电源总线30和32垂直穿过子阵列18a。第一子解码器DXB总线36也是在M3中构成的导线，并且在子阵列18a的外部垂直穿过地址子解码器20a。
第二VDD总线37a、第二VSS总线37b、和第二信号总线是在M3中构成的导线，它们垂直穿过子解码器20a和交叉区24a及24b。第二VDD总线37a和第二VSS总线37b的宽度分别小于第一VDD总线30和第一VSS线32的宽度。
第三VDD总线38和第三VSS总线40、以及第三信号总线42和第二DXB总线44也是和以上所述的总线类似的总线，只是它们是在第二金属层M2中构成，并且沿水平路径平行地穿过存贮器子阵列18a。第三VDD总线38和子解码器20a内的第二VDD总线37a在外围电路区20a上方它们的交叉点45电连接，并且在存贮器子阵列18a内它们的交叉点46和第一VDD总线30电连接。类似地，第三VSS总线40与第二VSS总线37B在子解码器20a内部它们的交叉点47电连接，并且在存贮器子阵列18a内它们的交叉点和第一VSS总线32电连接。进而，第三信号总线42在子解码器20a内与第二信号总线37C在它们的交叉点49电连接，并且在存贮器子阵列18a内和第一信号总线34在它们的交叉点50电连接。最后，第二DXB总线44在子解码器电路20a内与第一DXB总线36在它们的交叉点52电连接。每一个交叉点都是利用通孔获得的，下面将参照图5a-6c更加详细地讨论这种情况。
线宽度和每一总线都有关系；应该理解，具有较大表面面积(宽度和厚度)的总线能提供电阻较小的电流通路。第一VDD和VSS总线30、32的线宽度为1.8微米。第二VDD和VSS总线37a、37的线宽度为0.7微米。第三VDD和VSS总线38、40的线宽度为1.8微米。类似地，与此相关的还有通孔的直径；应该理解，较大表面面积的通孔(较大直径的通孔)可提供电阻较小的电流通路。位于有存贮器子阵列18a上方的通孔直径为0.6微米，位于子解码器电路20a上方的通孔直径为0.8微米。
如先前参照图3所示，分别通过焊接点14e和14f向主电源总线28和26提供VDD和VSS电源。第一VDD总线30电连接到主电源VDD总线28，从而可向第一VDD总线、第二VDD总线37a、以及第三VDD总线38提供VDD电源。第一VSS总线32电连接到主电源VSS总线26，从而可向第一VSS总线、第二VSS总线37b、和第三VSS总线40提供VSS电源。以此方式，通过VDD总线30、37a、和38产生了VDD网格54，通过VSS总线32、37b、和40产生了VSS网格56。结果，每个前述的网格都具有电源总线，它们垂直地并且水平地穿过子阵列18a、子解码器20a、以及交叉区24a-24b。进而，VDD和VSS网格54和56明显降低了从电源焊接点14e和14f到子解码器20a、交叉区24-24b、以及其它电路的电源总线的总电阻，即使VDD和VSS总线37a和37b的宽度变得很窄小也能作到这一点。
第一外围电路(未示出)把电信号驱动到第一信号总线34，列解码器16a(图1)把电信号驱动到YS总线35，该YS总线用于读出放大器22a和22b。类似地，主地址解码器16b(图1)把电信号按常规方式驱动到第二DXB总线44。第一信号总线34与第二信号总线37b和第三信号总线42电连接，从而产生穿过子阵列18a和子解码器20a的信号网格58。类似地，第一DXB总线36与第二DXB总线44电连接，从而产生穿过子解码器20a的子解码器网格60。按这种方式，信号和子解码器网格58和60能够按多种不同的组合连接读出放大器22a-22b，子解码器20a、以及交叉区24a-24b。虽然图中没有表示出来，但还存在在M2中构成的许多附加的总线，它们沿水平方向穿过读出放大器电路区22a和22b。这些总线中某一些要连接到其它的信号总线，例如YS总线35。
参照图4，VDD、VSS、信号、及子解码器网格54、56、58、和60实际上代表用于每一种网格的许多垂直的和水平的线，因此可为外围电路提供多个总线，并且能减小每个网格的电阻。例如，子阵列18a有在M2中走向的多个VDD总线38a-38d和在M3中走向的多个VDD总线30a-30d，所有这些总线全都固定到主VDD总线28(图3)上，从而减小了VDD网格54的总电阻。类似地，子阵列18a有在M2中走向的多个VSS总线40a-40d以及在M3中走向的多个VSS总线32a-32d，所有这些总线全都固定到主VSS总线26(图3)上，从而减小了VSS网格56的总电阻。
除了VDD、VSS信号、和子解码器网格54、56、58、和60外，还有其它的总线可穿过子阵列18a。这些其它的总线包括：在M3中垂直走向的多个列因子(CF)总线61a-61d，用于对列解码器16a、16c、16d、16f、16g、16i、16j、和16l(图2)提供输入；以及，在M2中水平走向的多个子解码器总线(DXB1、DXB3、DXB5、DXB7)44a-44d，用于和子解码器电路20a和20b(图2)以及第一DXB总线36相连接。进而，如图4所示，电源总线30a-30d、32a-32d、38a-38d、40-40d的位置比信号总线61a-61d、44a-44d更加靠近子阵列18a的外部边缘。结果，减小了电源总线的电阻，而信号总线的电阻(信号总线全向子阵列18a的内部边缘集中)彼此间比较一致，因此使信号总线的信号传播的一致性相当好。
现参照图5a，在位于存贮单元上方的交叉点进行图4所示总线之间的电连接。交叉点48a表示VSS总线32b和VSS总线40b交叉的位置。使用位于存贮单元电路64上方的通孔62在VSS总线32b和VSS总线40b之间进行电连接。
参看图5a-5b，子阵列18a的存贮单元电路64包括一个常规的、一个电容器加一个晶体管类型的DRAM单元。例如，在板66和存贮节点68之间形成一个电容器65。类似地，用分别连接到存贮节点68和位线(BL1)总线70的源极和漏极，以及连接到第一子字线(Sw)总线72a(其宽度用74表示之)形成一个晶体管69。为了避免由电源和信号总线引起的任何耦合噪声，优选实施例的单元结构是一种在位线(COB)结构上的电容器。这种结构便于利用BL1总线70的敏感性并且允许进行操作，由于板64的屏蔽作用，位于单元上方的电源和信号网格54、56、和58产生的噪声不会带来任何不利的影响。
虽然交叉点48a似乎是紧靠在存贮单元电路64的上边，但这并不是必须的，而只是为了便于说明。此外，通过62和VSS总线32b及42b对于存贮单元64来说不是必要的，并非所有的电源和信号总线都要连接到其它总线上。
现在参照图4和6a，并子阵列18a的第一部分76进行了放大，其中表示位于图4所示总线之间的更多的信号线。部分76有垂直和水平穿过它的几个信号和电源总线，它们具有各种不同的宽度。这些总线包括：宽度80的YS总线35a-35d，宽度82的CF总线61a，以及宽度84的VSS总线32b，它们都在M3中垂直走向。类似的，在M2中水平走向的有：宽度88的MWB总线86a-86d，宽度90的DXB1总线44a，宽度92的VSS总线40b。信号总线YS35a-35d、CF61a、MWB86、和DXB1 44a的走向直接指向它们对应的电路，因此在子阵列18a上不需要通孔来改变方向。只有VSS总线32b和40b有一个通孔62以电连接它们。借助于这种安排，针对速度和电源电阻来优化每个总线的宽度80、82、84、88、90和92。例如，VSS总线32b和40b的宽度84和92、CF总线61a的宽度82、以及DXB1总线44a的宽度90都要大于宽度80和88，以便得高速度和低电源电阻，并且为了容纳通孔62。同时，YS总线35的宽度80和MWB总线86的宽度88要小于宽度82、84、90、92，以节省金属空间。
类似地，参照图6b和6c，其中表示分别具有两个通孔和没有通孔的部分94和96。结果，用每4个读出放大器电路产生两个YS总线和一个CF总线(或者，两个YS总线和一个电源总线)，同时还满足可接受的M3宽度和空间要求。类似的，用每16个子字线SW总线设置两个MWB总线和一个DXB总线(或者，两个MWB总线和一个电源总线)，同时还满足可接受的M2宽度和空间要求。此外，可优化所有电源和信号总线的宽度，使每个网格所用的多个总线都适于减小有效电阻并能实现高速度，同时通过具有分级字线结构的宽松的金属间距可保持高效率的主要优点。
再次参照图3，除了在子阵列18a上方构成的电源和信号网格54、56、和58外，还要在子解码器20a上方部分地构成这些网格以及子解码器网格60。对其它的电路进行修改，以适应电源和信号网格54、56、58、和60所需的金属空间。在读出放大器、子解码器、和交叉区中包括这些修改的电路，对此下面再予以介绍。
图7a和7b表示子阵列18a，它包括32个有代表性的存贮单元，其中包括图5a-b的存贮单元64。此外，所示的子阵列18a和图2中的交叉区24a、子解码器20a、以及读出放大器22a相关。
在优选实施例中，读出放大器22a包括128个读出放大电路，如读出放大电路98a和98b。两个读出放大电路98a-98b都连接到设在交叉区24a内的读出放大驱动器100a上。读出放大电路98a通过全在M1中构成的并垂直穿过阵列18a的BL1总线70(图5a)和位线(BL1B)总线104a连接到存贮单元102a的一个列上。类似地，读出放大电路98b通过也在M1中构成的并且穿过阵列18a的位线(BL2)总线104b和位线(BL2B)总线104C连接到存贮单元102b的一个列上。下面参照图10a-10b更加详细地讨论读出放大电路98a-98b。
除了读出放大驱动器100a外，交叉区24a还包括多个电路(不包括读出放大驱动器100a和子解码器110a-110d)，一般用标号100b表示之。对这些电路100a-100b进行设计，以便能利用VDD、VSS、和由总线37a-37c提供的信号网格54、56、和58的低电阻的优点。
子解码器20a包括256个子解码电路，一般由子解码电路106a-106d代表。子解码电路106a说明了一个分级的字线结构，在其余的每个子解码电路中利用的也是这种结构。子解码电路106a连接到DXB7总线44d和MWB总线86a，MWB总线86a通过连接器总线108引向4个子解码器106a-106d，总线108在M1中构成。子解码电路106a还和读出放大驱动器100一道连接到位于交叉区24a内的一个第一子解码驱动器110a。类似地，子解码电路106b-106d连接到位于交叉部分内的子解码驱动器110b-110d。下面将较详细地讨论子解码器20a。
参照图8，把两个子解码驱动器110a、110d设在交叉区24a中，而把另两个子解码驱动器110b、110c设在交叉区24b中。子解码驱动器110a包括一个反相器，它把DXB7总线44d变换成一个反相的子解码器(DX7)总线114d。类似地，子解码驱动器110b-d的把DXB1 44a、DXB344b、和DXB5 44c变换成反相的子解码器总线DX1 114a、DXB114b、和DX5 114c。在优选实施例中，每一个子解码驱动器110a-110d驱动64个子解码电路，从而可驱动所有的256个子解码器24a。子解码驱动器110a-110d因为设在交叉区24a-24b中，所以它们的尺寸很重要，并且提供有内部产生的提升电压(Vpp)，所以可把总线DX1 114a、DX3 114b、DX5 114c、和、DX7 114d驱动到Vpp。
子解码电路106a以及其它子解码电路采用了一种分级的字线结构。在早些时候讨论过，使用在子解码器20a和20b中形成的子解码器来选择子阵列18a中的某些存贮单元。为此，使用了在多晶硅(FG)层(图5a)中构成的多个子字线，如字线72a。MWB总线86a驱动子解码器区24a的4个子解码电路106a-106d。每个子解码电路都驱动伸入子阵列18a中的一个SW总线72a-72d。类似地，MWB总线86a驱动子解码器区20b的伸入子解码器18a中的4个附加的子解码电路72e-72h。
参照图9a-9b，其中的常规的子解码电路116和可替换的子解码电路118构成一种分级的字线结构。这些结构之所以是分级的，是因为在FG中构成的字线总线的上方设置了在M2中构成的主字线总线。然而，子解码电路116、118都不适用于本发明的网格系统。
参照图9a，在Noda的分级字线结构方案中使用的常规子解码上116由3个n型金属氧化物半导体(NMOS)晶体管组成，并且产生一个SW输出。但子解码电路116需要一个非反相的字线(MW)总线，它还必须和MWB总线一道穿过阵列(未示出)。这有效地把穿过阵列在M2中走向的主字线的数目加大一倍。结果，要使用两个主字线来驱动8个子字线，从而对每个主字线要产生4个子字线的间距。但这个间距对于本发明的网格系统所需的额外金属空间来说是不能允许的。
参照图9b，子解码电路118由两个NMOS晶体管和两个P型金属化物半导体(PMOS)晶体管组成。该子解码驱动器不需要图9a那样的非反相的字线总线(MW)。结果，可使用一个主字线来驱动8个子字线，从而对于每个主字线可产生8个子字线的间距。但是，由于子解码电路由四个晶体管组成，因此占据了大量的空间，并且，为了提高电路的速度，还必须把某些晶体管作得极大。
参照图9c，该优选实施例的子解码器106a包括以上两种子解码驱动器的优点。该子解码电路106a使用MWB总线86a、DXB7总线44d、和DX7总线114来产生子字线SW总线72a，从而使子解码电路106a能只由3个晶体管120a-120c构成。由于DX7总线114d只在子解码器20a中，并且不必水平地穿过阵列，所以穿过子阵列18a的主字线间距对每个主字线来说仍旧是8个子字线。因而，对于本发明的电源、信号、和子解码器网格54、56、58、和60，以及DXB总线44(图3)有足够大的金属空间。
在操作中，在MWB总线86a和DXB7总线44d上的信号MWB和DXB7是负逻辑信号，即它们在准备模式为高、而在允许模式为低。当信号MWB和DXB7都为低时，把子字线SW总线72a上的输出信号驱动到一个选定的高电平。当信号MWB或DXB7只有一个是高时，把子字线SW总线72a上的输出信号驱动到一个非选定的低电平。在准备模式或预充电模式，即当所有的MWB和DXB信号都是高时，把所有的子字线SW置成低。
这个子解码电路106a的优点是，在行解码器和DXB驱动器中的子阈值电流主要由NMOS晶体管120a、120b确定。因此，在准备模式或预充电模式期间的准备状态电流很低。这是因为，NMOS晶体管120a、120b的栅极可能比PMOS晶体管的栅极窄，并且NMOS晶体管的截止过渡特性曲线比PMOS晶体管的这个曲线更加尖锐的缘故。
该子解码电路106a的另一些优点是，子解码电路106a为电源、信号、和子解码器网格54、56、58、和60提供了额外的金属空间，并且子解码电路106a改善了速度特性。子解码电路106a的速度和DX7总线114d从低变到高的能力直接相关。由于DX7总线114a是由子解码驱动器110a驱动的，并且由于子解码驱动器位于非拥挤的交叉区24a的中间，所以可使DX7总线114a的尺寸足够大。此外，DX7总线114a是在M3中构成的，在3个金属层中以M3的电阻为最小。因此，DX7总线114的上升波形陡峭，从而可实现SW总线72a的高速激励。在优选实施例中，NMOS晶体管120b的栅极宽度(未示出)比NMOS晶体管120a的栅极宽度(也未示出)窄，因此可改进速度和设计区优化值。例如，在优选实施例中，晶体管120a和120b的栅极宽度分别是2.2微米和1微米。晶体管120b的较窄的栅极宽度对于DXB总线44d上的信号给出较小的负载电容和较快的下降时间。因此，DX总线114d实现了较快的上升时间。此外，把120a的栅极宽度设置成足够大的值以降低子字线SW的速度。
参照图10a，读出放大电路98a包括锁存部分122a和均衡器部分124a。锁存部分122a包括两个连接在位线总线70、104a和第一锁存总线128之间的NMOS晶体管126a-126b。锁存部分122a还包括两上连接在位线总线70、104a和第二锁存总线132之间的PMOS晶体管130a-130b。所有的4个晶体管126a、126b、130a、130b都按常规的锁存方式交叉耦合以存贮来自位线总线70和104a的信号。
均衡器部分124a包括3个NMOS晶体管134a-134c，以便在准备模式或预充电模式期间平衡BL1总线70和NL1B总线104a。3个晶体管134a-134c通过平衡总线136控制。
以相似的方式，读出放大电路98b包括连接到位线总线104b-104c的一个锁存部分122b和一个均衡器部分124b。锁存部分122b和均衡器部分124b还分别连接到两个锁存总线128、132、和平衡总线136上。
参照图10b，通过其它的一些设计改进还可进一步减小读出放大器22a的尺寸。把均衡器部分124a和124b作成交错的“T”形，下面将参照图11a对此作更加详细的讨论。利用“H”形的沟壕区来构成锁存部分122a和122b，下面将参照图12a-b对此作更加详细的讨论。
参照图11a-11b，为了减小由晶体管134a-134c引起的均衡器部分124a的尺寸限制，利用了一个T形的栅极区138a(图11a)。均衡器信号总线136为每一个晶体管134a-134c产生一个栅极。类似地，均衡器部分124b利用了一个倒T形的栅极区138b。因而，栅极区138a、138b可以拼凑在一起，同时还在栅极区138a、138b之间保持一个所需的沟壕隔离距离137。在这样做时，两个栅极区的宽度140小于两个正方形的栅极区144a和144b的常规宽度142，如图11b所示；并且，小的读出放大电路22a对应于小的存贮单元电路64(图5a)。
参照图12a，该读出放大器22a包括一个H形状的沟壕146。在M1中构成的BL1总线70必须在H形状的沟壕146中与也在M1中构成的BL1B总线104a交叉，但没有电的交叉。进而，BL1总线70必须驱动晶体管栅极148a，并且BL1B总线104a必须驱动晶体管栅极148b。在交叉点150，BL1B总线104a连接到在金属层下方的并且在FG中构成的晶体管栅极148b上。栅极148b不仅可让BL1B总线104a和BL1总线70交叉，而且它也是晶体管130b的栅极。栅极148b在和BL1总线70交叉后重新连接到也在M1中构成的连接总线152上，从而把BL1B总线140a电连接到连接总线152上。类似地，BL2总线104b和BL2B 104c也在H形状的沟壕146中交叉。
现在参照图12b，这些连接产生了一个M1→FG→M1的变化，并且构成了两个PMOS晶体管130a-130b。这种变化不仅减小了尺寸，而且这些变化是在没有使用附加的金属层的条件下得到的。
此外，H形状的沟壕146解决了与网格系统有关的另一个问题，即在位线总线70和104a-104c上的噪声。读出放大器22a-22c的噪声通常是由叠置在M1中构成的位线总线70和104a-c上的在M3中构成的信号总线引起的。由于位线总线70和104a的交叉图案相同，所以由M3中构成的信号总线(如CF总线或YS总线)引起的任何噪声或电容耦合对BL1总线70和BL1B总线104a全然相同，从而有效地抵消了噪声的效果。类似地，任何噪声对于BL2总线104b和BL2B总线104c也完全相同。
参照图13a，通过M2的屏蔽作用可减小对来自信号总线的噪声的附加保护，该信号总线是在M3中构成的，它叠置在M1中构成的位线总线70和104a-c上。例如，在一个常规的现有技术设计中，第一和第二总线154a-154b在M1中构成并沿垂直方向走向，第三总线154c在M3中构成并且也沿垂直方向走向，使噪声加大。由于它们叠置和走向的方向相同，大面积的叠置使噪声加强，所以第三总线154c产生的噪声要加到第一和第二总线154a和154b上。这种常规设计可能会存在问题，尤其是当总线154a、154b对噪声特别灵敏时更是如此，例如本发明的位线总线70和104a。此外，在常规的设计中，在M2中构成的并且沿水平方向走向的另一组总线156a-156d只有极少的甚至没有屏蔽作用，如图所示。
参照图13b-13c，该优选实施例通过改善M2总线的屏蔽效果减小了沿同一方向走向的总线之间的噪声。在该优选实施例中，在M1中构成BL1总线70和BL1B总线104a，它们沿垂直方向走向。此外，在M3中构成CF总线61a，它的走向是在垂直方向，紧挨在两个位线70和104a的上面。在M2中构成的并且沿水平方向走向的4个总线158a-158d定位在CF总线61a和位线总线70及104a之间。
参照图13b，在下述情况下使用减少噪声的一种技术：M2总线158a和158d是有噪声的有源线(如部分读出放大器)，并且M2总线158b-c是无源的无噪声的总线(如电源总线)，这时使用第一种技术。即，不让M2总线158a-158d中的某一些只穿过位线总线70和140a中的一个(如图13a所示)，现在让M2总线158b-158c在两个位线总线上延伸。M2总线158a-158d按此方式对来自CF总线61a的任何噪声可提供更多些的屏蔽作用。
参照图13c，在下述情况下采用第二种技术：两个M2总线158a和158d是无源的无噪声的总线(如，电源总线)，并且另两个M2总线158b、158c是有源的有噪声的总线。在这种情况下，位线70和1004a通过无噪声的M2总线158a、158b得到了对CF总线61a的噪声的较好的屏蔽作用。因此，要把无噪声的M2总线158a、158d尽可能地拉大，以使它们的屏蔽作用最大。
参照图14a，读出放大器的阱结构也可能是尺寸的决定因素，尤其是像优选实施例那样利用电源和信号网格的情况更是如此。按第一种设计，使用包括P型阱(PW)162a、深阱(DW)164a、和P型基片(P-Sub)166的三重阱结构，以便从读出放大电路170至一子阵列168进行噪声保护。类似地，三重阱结构160包括P型阱(PW)162b、n型深阱(DW)164b、和P-Sub 166，以便从读出放大电路170到一子阵列168b进行噪声保护。虽然阱162a、162b、164a、164b、和基片166可以有各种各样的偏置安排，其中的一种这样的安排提供：
               表1
    阱     偏置名称     偏置电压
    PW在DW上     VBBA 167a     -1V
    NW在DW上     Vpp  167b     4.0V
    DW     Vpp  167b     4.0V
    P-Sub     VBB 167c     0V
 PW(不在DW上)     VBB 167c     0V
 NW(不在DW上)     VDD 167d     3.3V
应该注意，在本领域中阱的偏置是众所周知的，对偏置电压的任何描述只是说明性的，不应以任何方式对其进行限制。
通过两个隔离物n型阱(NW)172a和172b分别把子阵列168a和168b与读出放大器170的噪声影响隔离开来。NW 172a、172b产生隔离晶体管，以便在位于每一侧的存贮单元阵列之间共享一个读出放大器。向P型阱162a和162b(这里，定位上述的隔离晶体管和存贮单元晶体管)提供适于器件隔离的负偏置电压。NW 172a、172b偏置到Vpp 167b，以进行电隔离。另外，DW172a、172b分别设置在DW 164a、164b的上方，因此把DW偏置到VPP。读出放大电路170有一个附加的NW174，NW174偏置到VDD 167d以提供P型晶体管176的较快的操作。DW164a、164b偏置到Vpp的优点是，子解码器是在Vpp电压电平下操作的CMOS电路(图7a、7b、14c)。另一方面，因为读出放大电路170的PMOS晶体管在等于或小于VDD电压电平操作，所以VDD电压电平适合于用作NW174的偏置电压以代替Vpp电压电平。读出放大器170还有通过P-Sub 166偏置到VBB 167c的两个PW 178a、178b。PW 178a支持晶体管180a，PW 178b支持晶体管180b、180c。
参照图14b，该优选实施例同图14a比较能够减小读出较大器24的阱结构。该优选实施例采用三重阱结构182，对于子阵列18a，阱结构182包括PW 184a、DW 186a、和P-Sub 188；对于子阵列186b，阱结构182包括PW 184b、DW 186b、和P-Sub 188。因而，子阵列18a-18b从读出放大器22b得到了保护。三重阱结构182还使用了类似于表1中描述的说明性偏置的阱偏置。但应注意，阱的偏置在本领域中是众所周知的，对偏置电压的任何描述都是说明性的，不应以任何方式加以限制。
分别通过两个隔离物NW 190a、190b把子阵列18a-18b同读出放大器24b的噪声影响隔离开来。把隔离物NW 190a、190b偏置到Vpp 167b以便用于隔离。另外，隔离物NW 190a、NW 190b分别位于DW 186a-186b的上方，从而偏置了DW。该优选实施例与图1 a的常规系统的差别在于，隔离物NW 190a也支持晶体管130d，晶体管130d与图14a的晶体管176相对应。结果使晶体管130d的操作比图14a的晶体管176还要慢些。但晶体管130d的速度对于读出放大电路90a的整个定时来说并非关键。因此，尽管PMOS晶体管130d使用了Vpp偏置的阱，但总体速度没有变坏。
但对隔离物NW 190a来说，和图14a所述的常规技术相比，还有一个尺寸的优点。既没有只用于隔离的NW 172a，也没有用于晶体管176的第二NW 174(图14a)，而且在本优选实施例的NW 190中把这两者组合起来，从而减小了读出放大器24b的空间。此外，可使用单个的PW 192来支持晶体管134a-134c。
参照图14c，对于子解码器20a实现一种三重阱结构193。P-Sub 188和DW 186a穿过子阵列18a(图14b)、跨过子解码器20a、进入子阵列196。PW 184a通过NW200与PW198分开，NW200偏置到Vpp 167b以便进行隔离。通过把NW200偏置到Vpp167b，使SW总线72a可在Vpp操作。
参照图15a和15b，读出放大器20a包括用于列冗余方案的4个熔丝202a-202d。两个熔丝202b和202d用来禁止读出放大电路98a-98b操作，两个熔丝202a和202c用来禁止读出放大电路204a-204b操作。列冗余对于本领域的普通技术人员来说是众所周知的；但是，由于要设置熔丝，常规的设计使读出放大器付出相当大的面积。因此，在优选实施例中，熔丝202a-202d要和位线总线70和140a平行地排列成行，即使对应于位于不同区内的读出放大器的熔丝也要这样做。由此可见，垂直走向的CF总线61a和YS总线35a-35c只需对一组熔丝进行偏移，就可为电源和信号网格54、56、58、和60提供最大的空间。
虽然示出并描述了本发明的说明性的实施例，但我们期望修正、变化、和替换的范围都落在以上所述的公开的范围内，并且在某些情况下，有可能在没有相应使用其它特征的条件下使用了本发明的某些特征。例如，为使优选实施例的叙述比较简单但又不期望限制本发明，可能会涉及水平和垂直方向。因此应理解，所附的权利要求应广义地理解，并且与本发明的范围一致。

Claims (21)

1.一种半导体存贮器件，包括：
具有一个主表面的一半导体基片；
在所说主表面中的一存贮单元阵列部分(18a，18b)，其中包括位线，字线，和存贮单元；
第一电压电源线(30，32)，它形成在所说存贮单元阵列部分上方、沿一个第一方向延伸；
第二电压电源线(38，40)，它形成在所说存贮单元阵列部分上方、沿一个第二方向延伸；
外围电路部分，在所说第二方向上与所说存贮单元阵列部分相邻；
第三电压电源线(37a，37b)，它形成在所说外围电路部分上方，并沿所说第一方向延伸；
其中所说第一和第二电压电源线在所说第一和第二电压电源线的第一交叉点(46，48)彼此相连；
其中所说第二和第三电压电源线在所说第二和第三电压电源线的第二交叉点(45，47)彼此相连；
其中所说第一交叉点位于所说存贮单元阵列部分上。
2.如权利要求1的半导体存贮器件，其中所说第一和所说第三电压电源线由第一导电层组成，并且所说第二电压电源线由不同于所说第一导电层的第二导电层组成。
3.如权利要求2的半导体存贮器件，其中所说第一电压电源线的预定宽度大于所说第三电压电源线的预定宽度。
4.如权利要求3的半导体存贮器件，进一步还包括：
在所说第一导电层和所说第二导电层之间形成的绝缘层，所说绝缘层具有第一和第二通孔，通过第一通孔连接所说第一和第二电压电源线，通过第二通孔连接所说第二和第三电压电源线，其中所说第一通孔的预定直径大于所说第二通孔的预定直径。
5.如权利要求4的半导体存贮器件，其中所说存贮单元具有串联连接的一个金属氧化物半导体场效应晶体管和一个电容器元件组成，并且所说电容器元件是在所说金属氧化物半导体场效应晶体管的上方形成的。
6.如权利要求2的半导体存贮器件，进一步还包括：
一个读出放大电路部分，它在所说第一方向邻接所说存贮器阵列部分。
7.如权利要求6的半导体存贮器件，其中多个信号接线在所说读出放大电路部分中沿所说第二方向延伸，所说信号接线由所说第二导电层组成。
8.如权利要求2的半导体存贮器件，其中，在所说外围电路部分中形成子解码器电路，所说子解码器电路有两个输入端和一个输出端，主字线和子解码器控制线连到所说输入端，所说字线连到所说输出端。
9.如权利要求8的半导体存贮器件，其中所说主字线和所说子解码器控制线由所说第二导电层组成。
10.如权利要求9的半导体存贮器件，其中所说第二电压电源线的预定宽度大于所说主字线的预定宽度。
11.如权利要求9的半导体存贮器件，进一步还包括：
在所说存贮器阵列部分形成的第四电压电源线，由所说第二导电层组成，所说子解码器控制线排列在所说存贮器阵列部分的中心并沿所说第二方向延伸，所说第四电压电源线沿所说第二方向延伸，并且所说第二和第四电压电源线排列在所说子解码器控制线的两侧。
12.如权利要求11的半导体存贮器件，其中所说第四电压电源线在所说第四和第一电压电源线的交叉点连接到所说第一电压电源线。
13.一种半导体存贮器件，包括：
一个存贮器阵列，具有一个主字线、和所说主字线对应的第一和第二子字线、多个数据线、以及多个存贮单元；
第一子解码器，具有耦合到所说第二子字线的一个输出端和耦合到所说主字线的第一输入端；
第二子解码器，具有耦合到所说第一子字线的一个输出端和耦合到所说主字线的第一输入端；
第一驱动器，耦合到所说第一子解码器的第二输入端，输出选择电平电压以提供给所说第一子字线；以及
第二驱动器，耦合到所说第二子解码器的第二输入端，输出选择电平电压以提供给所说第二子字线，
其中，在一个第一区中形成所说存贮器阵列，
其中，在邻接所说第一区的一个第二区中形成所说第一和第二子解码器，以及
其中，在邻接所说第二区的一个第三区中形成所说第一和第二驱动器。
14.如权利要求13的半导体存贮器件，进一步还包括：
耦合到所说多个数据线的多个读出放大器，
其中，在邻接所说第一和第三区的一个第四区中形成所说多个读出放大器。
15.如权利要求14的半导体存贮器件，
其中所说第一、第二、第三、和第四区都是四边形区，以及
其中所说第三区是通过延伸所说第二和第四区表示的一个交叉区。
16.如权利要求15的半导体存贮器件，进一步还包括：
一个第一线，用于传递第一选择信号，以提供给所说第一驱动器的一个输入端；
一个第二线，用于传递第二选择信号，以提供给所说第二驱动器的一个输入端，
其中所说第一和第二线、所说主字线、以及所说第一和第二子字线在所说第一区内都延长到同一方向。
17.如权利要求16的半导体存贮器件，
其中，每个所说第一和第二子解码器都具有：(a)第一金属氧化物半导体场效应晶体管，它具有耦合到所说第一输入端的栅极，以及在所说第二输入端和所说输出端之间提供的源-漏通道，(b)第二金属氧化物半导体场效应晶体管，它具有耦合到所说第一输入端的栅极，以及在所说输出端和地电位之间提供的源-漏通道，以及(c)第三金属氧化物半导体场效应晶体管，它具有并联耦合到所说第二金属氧化物半导体场效应晶体管的所说源-漏通道的一个源-漏通道。
18.如权利要求17的半导体存贮器件，
其中所说第一和第二驱动器是反相器电路。
19.如权利要求17的半导体存贮器件，
其中所说第一金属氧化物半导体场效应晶体管是P型，以及
其中所说第二和第三金属氧化物半导体场效应晶体管是n型。
20.如权利要求19的半导体存贮器件，其中所说第三金属氧化物半导体场效应晶体管的栅极宽度小于所说第二金属氧化物半导体场效应晶体管的栅极宽度。
21.如权利要求20的半导体存贮器件，
其中所选子字线的电压电平高于所说数据线的高电平电压。
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