CN1295784C - 用于使得存储器阵列区域小型化的布局方法 - Google Patents

用于使得存储器阵列区域小型化的布局方法 Download PDF

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Abstract

在其中形成通孔的部分上形成具有相同宽度的位线和一对的两条钨布线，使得该位线和钨布线以规则间隔布置。在该钨布线之间形成用于连接到另一布线层连接的通孔。在该通孔上形成由钨制成的连接布线，从而在该通孔周围具有预先确定的裕度。在光刻处理中，形成具有足够小使得光致抗蚀剂感测不到的宽度的狭缝，从而其跨越在通孔上。

Description

用于使得存储器阵列区域小型化的布局方法
技术领域
本方面涉及一种用于在一个布线层上基本上平行地构图布线的布局方法，其中该布线层在存储器阵列区域中具有用于和在另一布线层上的布线进行连接的连接孔。
背景技术
在现今的半导体处理中，推动小型化以使得总尺寸更小。而且，在存储器阵列区域中，随着存储器单元的小型化，布线宽度和布线的间隔被制成更小。但是，具有例如读出放大器(sense amplifier)、子字驱动器、或转移栅极(transfer gate)的器件部分不能达到存储器单元部分的小型化程度。这样，存储器单元部分和器件部分之间的缩小比率的差异日益增长。
例如，在如图1所示的折叠式比特存储器阵列区域中，布置了单元1，位线2，字线3，读出放大器4(在下文中，简写为SA)，子字驱动器5(在下文中，简写为SW)，以及其它控制线。在图中分别垂直和水平地布置多条位线2和多条字线3。在垂直的位线2和水平的字线3的交叉点处二维地设置单元1。在每一交叉点设置一个单元1。每一单元1由例如由晶体管和单元电容组成的动态存储器单元实现。很多对True和Bar的互补(complementary)线定义了位线2。每一对位线2和SA4之一相连接，为了布局区域的方便，在图中的一个单元阵列的上部或下部，将SA4以栉状(comb-shaped)或交错方式布置。
这里，在折叠式位线类型中，在SA4的一侧布置两个互补位线2。另外，这里采用共享方法，其中两个单元1的阵列共享一个SA4。但是，还可以使用开放的位线方法，其中在SA4的两侧都布置有互补位线。
字线3可被认为是子字线，并且由例如低阻抗多晶硅制成。每一字线3的一端和SW电路连接，使得字线3由相应的SW5驱动。提供和字线3数量相同的SW5。将每一SW5构造成使得其根据在一个主字线和每一子字驱动线之间的AND逻辑来进行操作。
以这种方式，在二维布置的存储器单元单元阵列部分的一个方向(例如，图中的上/下方向)上布置位线2。在垂直于位线2布置的方向布置字线3。简而言之，在图的左/右方向上布置字线3。另外，分别在位线2的上/下方向和左/右方向上布置SA区域和SW区域，这样SA区域和SW区域彼此相邻。尽管没有在图1中示出，但通过相邻SA4设置的共用本地I/O(在下文中，简写为LIO)线来输入/输出从单元1读取的数据或写入到单元1的数据。
由图1所示的多个电路组定义了一种布局，其在上/下的方向上一个叠放在另一个上，并且在左/右方向上并排。
图2示出了转移栅极(在下文中，简写为TG)部分6的一种开关结构。TG部分6连接包括在图1的存储器阵列区域中的一对互补位线2和SA4。在图1的上/下方向上延伸的位线2在图2的左/右方向上延伸。下面将参考图3到5详细描述存储器阵列区域的大小。
图3示出了在存储器阵列区域中布线图形的现有布局的实例。这个布局包括：如图1所示的多个电路组。在图3中，不同于图1中的位线，位线在图中以左/右方向延伸。将每一SA设置在一对的两个互补位线之间，这两个位线一个在上且另一个在下。SA被布置成在左/右方向上有间隔并且在上/下方向上彼此相邻。在如图3所示的布局中，其上具有由黑色方形指示的连接孔的布线部分粗并且长。另外，在该布局中，通过在一个粗布线的两侧布置两个执行比特线位线功能的细布线，来保证用于光刻(photolithography)的裕度(margin)。
在图3的实例中，布线看起来是规则地布置，但是靠近点看，在一些部分，在左/右方向上平行延伸的位线在上/下方向上弯曲，比如靠近连接孔的部分以及和位线在左端和右端连接的转移栅极部分。这样，在这个布局中，布线在一些部分粗并在其它部分细。为了这个原因，尽管如下所述，当将光致抗蚀剂暴露到光下时，因为布线光刻的抗蚀剂处理中的邻近效应使得光致抗蚀剂的溶解下降。这容易引起短路。另外，在这个布局中，延伸长间隔的粗布线使得光致抗蚀剂的溶解在很多部分下降。这更容易引起短路。为克服这个问题，在现有布局中，通过保证在粗布线和相邻的细布线之间的间隔比在细布线之间的更宽来改进短的裕度。
现在将参考图4和5描述裕度。图4是图3的连接孔及其附近部分的部分放大示意性视图，而且图5是图4的连接孔及其附近部分的部分放大示意性视图。这样，图中的相对尺寸不需要和下面所述的相同。
在当前的制造处理中，作为细布线的位线101可以具有0.12μm的布线宽度。另外，在位线101和相邻的位线101(也具有0.12μm的布线宽度)之间的位线间隔(space)可以小到0.12μm。另一方面，将连接在布线层之间的连接孔103设置在粗布线102的中心，并且具有0.20μm的跨距。对于光刻的抗蚀剂处理，在连接孔103和粗布线102之间保证0.08μm的裕度，从而防止设置在其下面的晶体管的栅极或扩散层的短路。因此，粗布线102具有0.36μm的总布线宽度。
如上面所述的短裕度，在粗布线102和它相邻的位线101(作为粗布线间隔提到)之间保证0.14μm的粗布线间隔。这个粗布线间隔比在位线101之间的0.12μm的位线间隔要宽。结果，连接孔103的孔距(其被计算为这些值的和)是1.00μm。
图6示出了图3的TG部分6。这个TG部分包括：由如图1所示连接位线2和SA4的转移MOS(金属氧化物半导体)实现的TG。为了这个目的，每一位线都需要转移MOS。另外，因为将扩散层布置在和与存储器单元相邻的位线相同的部分，因此，布局的灵活性受到限制。扩散层的宽度是影响作为器件的MOS的驱动性能的重要因素。因此，为了保证电路的稳定操作，应该最大化扩散层的宽度。
这样，因为布线121的宽度和在扩散层中布线121之间的线间隔在布局中是可变的，因此，以和如上所述的布局相同的方式，在扩散层的光刻处理中在扩散层之间形成宽的间隔。具体的说，考虑具有0.16μm跨距的连接孔122，在光刻的抗蚀剂处理中，在连接孔122和粗布线121之间保证0.08μm的裕度，从而防止设置在其下面的晶体管的栅极或扩散层的短路。因此，粗布线具有0.32μm的总宽度。在现有的布局中，因为粗布线121彼此相邻地设置，因此，在粗布线121之间需要0.18μm的间隔。简而言之，从这些值的和中将在连接孔122之间的孔距计算为0.50μm。
上述用于存储器阵列区域的现有布局方法仍然具有的问题在于，作为小型化结果的缩小比率不足。
原因如下。在需要大的厚度的布线附近(比如在连接孔的布线)平行布线是较为不规测设置的，并且这使得在光刻处理中裕度减少。结果，容易发生电气短路，并且因此，粗布线侧需要大的间隔。
这里，图5涉及根据用作微型制造的标准宽度的最小设计规格的最小标准宽度F。当将最小标准宽度F定义为细布线101的布线宽度或在细布线101之间的位线间隔，也就是，0.12μm时，读出放大器部分的孔距宽度需要具有最小设计规格的八倍的标准宽度，也就是8F＝0.96μm。在这个情况中，和上述孔距宽度1.00μm的差值是0.04μm。
当调整粗布线102的宽度来适于实现其中在该SA部分将现有孔距1.00μm减少到8F＝0.96μm的孔距的布局时，将粗布线宽度从0.36μm减少到0.32μm。因此，在连接孔103和布线之间的布线裕度从现有的裕度0.08μm减少到0.06μm。在这个情况的光刻抗蚀剂处理中，保证0.14μm的粗布线间隔，并且因此，改进了粗布线的短的裕度。但是，作为副作用，因为布线裕度的减少，因此，连接孔偏离粗布线。这引起设置在其下面的晶体管的栅极或扩散层的短路。为了这个原因，制造产量将减少。
另外，如图3的布局所示，存储器单元附近的布线具有很多弯曲部分。一般的说，不能完全按照抗蚀剂处理中的设计来处理这些弯曲部分。具体的说，在很多情况下这些布线的弯曲部分是成斜角的和环形的。这样，在最坏的情况中，在很多部分弯曲的布线容易断裂。这是处理中的缺点。
另外，通过参考图6，如果将0.50μm的TG孔距向下调整到4F＝0.48μm，也就是，在其它部分中使用的最小标准宽度F＝0.12μm的四倍的值，则可以保证线间隔仅为0.16μm。通过这个线间距，在扩散层的光刻处理中，在扩散层之间的间隔变小，并且因此因为邻近效应使光致抗蚀剂的溶解不合期望地减少。这容易引起短路。
如果考虑布线裕度或尺寸偏移，则这些因素将对布局产生严重的限制，并且这就降低了制造产量。当实现小型化并且因此在存储器单元和阵列区域电路之间的布线的缩小比率的差变得更大时，布局将变得更为困难。
发明内容
因此，为了克服上述问题，本发明的一个目的是提供一种布局方法，其用于存储器阵列区域，以使得比如读出放大器部分或转移栅极部分的器件部分中的粗布线小型化，从而获得高缩小比率。
根据本发明的一个方面的布局方法涉及在一个布线层上基本上平行的形成布线，该布线层在存储器阵列区域中具有用于连接到另一布线层上的布线的连接孔。该布局方法包括：以相等的间隔形成布线，使得布线具有相同的宽度并且以规则的孔距进行布置，以及在两个相邻布线之间形成连接孔，使得该连接布线电气地连接两个相邻的布线。
通过这个布局方法，将用于接触插头(contact plug)或通过插头(via plug)的和连接孔相关联的部分限制到连接孔的附近。这有益的实现了在连接孔周围的最小化布线裕度。连接孔是一种接触孔，其是用于连接晶体管的扩散层或栅极层和上层上的布线的孔或窗口。另外，连接孔是一种通孔，其是形成在内层绝缘膜上的孔或窗口，以连接上层布线和下层布线。
该布局方法可以进一步包括：以连接布线来覆盖连接孔，以形成粗布线部分。在垂直于布线延伸的方向的方向上，可以在涉及平行延伸的布线宽度和线间隙方面来减少粗布线部分。另外，跨越平行布线的连接布线可以在该平行布线的长度方向上具有最小的布线裕度。
在该布局方法中，L/S的比率可以是1，其中L表示布线宽度并且S表示在任何两条相邻布线之间的间隔。如果布线是位线并且比率L/S是一，则通过形成用于在相邻布线之间的子字驱动器部分或读出放大器部分的连接孔，可以实现是八倍于用于最小化制造的最小标准宽度F的孔距的布局。
在该布局方法中，跨越两条相邻布线的连接布线可以是粗布线，其覆盖两个在该连接布线的中心线上并排布置的连接孔。通过这个结构，可以将用于连接位线和MOS(比如在转移栅极部分中的布线)的粗布线构图成四倍于用于最小化制造的最小标准宽度F的孔距。
在该布局方法中，在光刻处理中，优选的在连接布线的中心形成狭缝，使得该狭缝的长度方向平行于布线的长度方向，并且具有足够小使得光致抗蚀剂感测不到的宽度。通过这个狭缝，可以用小的步幅来改变在连接孔周围形成的图形的大小。换句话说，可以以高精确性来构图小型化的布线。
附图说明：
图1是在目标存储器阵列区域中包括读出放大器部分和子字驱动部分的电路的实例视图；
图2是在目标存储器阵列区域中包括转移栅极部分的电路的实例视图；
图3是在存储器阵列区域中的现有布局的实例视图；
图4是图3的读出放大器的部分放大布局；
图5是图3的连接孔及其附近部分的部分放大示意性视图；
图6是图4的转移栅极部分的部分放大示意性视图；
图7是根据本发明的实施例的用于存储器阵列区域的布局的图示；
图8是图7的读出放大器部分的部分放大布局；
图9是图8的读出放大器部分的两个布局的透视图；
图10是图8的连接孔及其附近部分的部分放大示意性视图；
图11是图7的转移栅极部分的部分放大示意性视图；
具体实施方式
下面将参考附图详细描述根据本发明的实施例。
在应用本发明的存储器阵列区域中，例如，在上述的如图1所示的折叠式比特存储器阵列区域，布置有：单元1，位线2，字线3，读出放大器4(在下文中，简写为SA)，子字驱动器5(在下文中，简写为SW)，以及其它控制线。在图中分别垂直和水平布置多条位线2和多条字线3。在垂直的位线2和水平的字线3的交叉点二维地设置单元1。在每一交叉点设置一个单元1。每一单元1由例如包括晶体管和单元电容的动态存储器单元实现。很多对True和Bar的互补线来定义位线2。每一对位线2和SA4之一连接，为了布局区域的方便，在图中的一个单元阵列的上部或下部，将该SA4以栉状或交错方式布置。
这里，在折叠式位线类型中，在SA4的一侧布置两个互补位线2。另外，这里采用共享方法，其中两个单元1的阵列共享一个SA4。但是，还可以使用开放位线方法，其中在SA4的两侧都布置互补位线。
字线3可以被认为是子字线，并且由例如低阻抗多晶硅制成。每一字线3的一端和SW电路连接，使得字线3由相应的SW5驱动。提供和字线3数量相同的SW5。在此实施例中，构造每一SW5使得其根据在一条主字线和子字驱动线之一之间的AND逻辑来进行操作。
以这种方式，在二维布置的存储器单元的单元阵列部分的一个方向(例如，图中的上/下方向)上布置位线2。在垂直于位线2布置的方向上布置字线3。简而言之，在图的左/右方向上布置字线3。分别在位线2的上/下方向和左/右方向上分别布置SA区域和SW区域，这样SA区域和SW区域彼此相邻。
由图1所示的多个电路组定义了一种布局，其在上/下的方向上一个叠放在另一个上，并且在左/右方向上并排排列。
图2示出了转移栅极(在下文中，简写为TG)部分6的一个开关结构。TG部分6连接包括在图1的存储器阵列区域中的一对互补位线2和SA4。在图1的上/下方向上延伸的位线2在图2的左/右方向上延伸。
下面将参考图7详细描述存储器阵列区域的布局。图7示出了根据本发明的实施例的用于存储器阵列区域的布局。这个布局包括多个如图1所示的电路组。
在图7中，不同于图1中的位线，位线在图中以左/右方向延伸。在每一N沟道和P沟道SA部分中，将连接在每一由黑色方形指示的连接孔处的布线部分设置在一对的两个互补位线之间，一个在上方且另一个在下方。TG部分在图的左端和右端连接位线，并且在两个相邻的平行布线之间形成。如上所述，跨越两条布线的布线被称为连接布线。
在包括存储器阵列和它的外围电路的存储器阵列区域中，在TG部分、SA部分、或SW部分中的布线(在下文中，作为和位线区分的钨布线提到)具有和位线相同的布线宽度，并且以和位线相同的间隔来布置。钨布线指的是通常导电金属的线，例如，比如钨或钽的高熔点金属，或者它的硅化物。使用名称“钨”是因为在很多情况下这种布线由钨制成。
例如，在图7的SA部分的钨布线中，在图中的上/下方向上，以和位线相等的间隔平行地形成具有和位线相等布线宽度的很多钨布线，并且其在图的左/右方向上被划分。在图7中，一个SA部分包括：包括连接孔四个布线和其上(或其下)的四个间隔。这个连接孔连接下层上的钨和上层布线。对于这个读出放大器的布局，连接孔连接到下层上的钨和LIO(本地输入/输出)线，CSN线，CSP(共用资源)线，或VBLR电源线。LIO线用于利用上层数据线来执行输入/输出。CSN线和CSP线设置位线在H(高)电平或L(低)电平。当读出放大器的操作结束时，VBLR电源线将位线预充电到一半的电位。
具体的说，在具有用于连接在SA部分、SW部分、或TG部分中的布线层的连接孔的部分处，将连接孔设置在具有和两条位线相等布线宽度的钨布线之间。另外，将作为连接布线的钨设置成覆盖连接孔的部分。这增加了用于光刻的裕度，并且提供增加制造产量的优点。
将参考图8和9描述如图7所示的根据本发明的SA部分中的布局。图8是图7的SA部分及其附近部分的部分放大布局10。图9是图8的连接孔及其附近部分的部分放大示意性视图。这样，在图中的相对尺寸不需要和下面所述的相同。
用于如图8所示的存储器阵列区域的布局10表示SA部分。一对平行地和位线11相邻的两条钨布线12A和12B形成一条粗布线，该粗布线用于作为基本单元的SA。每一位线11和钨布线12A和12B在图中的水平方向上直线延伸。位线11和钨布线12A和12B具有相同的布线宽度，并且在垂直方向上在相同间隔平行布置。形成连接布线13(其连接到另一布线层20(如图9所示)的连结通路(link))，使得钨布线12A和12B形成粗布线部分。具体的说，连接线13和在另一布线层上的布线通过该连结通路相连接。该连结通路是由放置在作为连接孔的通孔(TH)14中的电导体所形成的连接器插头。
下面将参考图10描述通孔14及其附近部分的尺寸。这里，钨布线12A和12B在如图10所示的左/右方向上延伸。
如在上面的存储器单元部分中所述的，以0.12μm的布线宽度L和0.12μm的布线间隔S来平行地布置两条位线11和一对定义了粗布线的钨布线12A和12B。
在粗布线部分中的通孔14具有作为标准的“0.20μm/0.20μm”的纵横比，并且将其设置在相邻的钨布线12A和12B之间的间隔(0.12μm)的中心。因此，当在这个部分形成通孔14时，在每一钨布线12A和12B上的垂直裕度是“0.08μm”。考虑在图10中的宽度L和线间隙S之间的0.12μm/0.12μm的L/S比率，可以毫无困难地实现这个大小的裕度。
因此，如果组合一个钨的粗布线和两个位线，则可以实现下至最小标准宽度F的八倍的小型化。具体的说，可以实现其中在通孔14之间的孔距是“0.96μm”，也就是，“0.12μm”的最小标准宽度F的八倍的图形布局。在连接布线13(其覆盖设置在其中心的通孔14)上的水平裕度可以和先前相同，也就是，“0.10μm”。
为了实现具有这种布线图形的布局，当形成这个布局的布线图形时，在钨的光刻处理中提供小到不能溶解的狭缝15。该狭缝15具有足够小使得光致抗蚀剂感测不到的宽度，例如，0.08μm。将这个狭缝15设置在连接布线13的中心，从而在两个钨布线12A和12B的长度方向上延伸，并且跨越通孔14。
通过这个狭缝15，表面上地遮蔽了粗布线，并且这有益地使得可以规则的形成钨布局。结果，可以改进短的裕度。
将参考图10描述TG部分的布局。
在图中的左/右方向上并排布置的、作为连接孔的接触孔(CH)23上形成粗布线。在这个实施例中，将每一都具有0.08μm布线宽度的两条平行钨布线21通过连接布线22重叠，该连接布线22连接在接触孔23中的接触插头。由这个连接布线22定义粗布线。简而言之，每一在连接孔23上的连接布线22可以被认为是粗布线。这样，以0.16μm的规则间隔来布局具有相同宽度的多条这种粗布线。当将最小标准宽度F定义为0.12μm，也就是，等于关于上述的SA部分描述的宽度的值时，可以使得接触孔孔距为0.48μm，也就是，最小标准宽度F的四倍的值。通过这个结构，在两条钨布线21之间的部分形成作为连接孔的每一接触孔23。
另外，通过这个结构，如图9所示，当使得在连接布线22上相对于接触孔23的布线裕度是0.08μm时，因为接触孔23的跨距和布线间隔中的每一个都是0.16μm，因此，可以使得接触孔孔距是0.48μm。换句话说，在图的垂直方向上，以例如0.16μm的间隔来布局具有例如0.32μm布线宽度的钨连接布线22，从而和在其下面的接触孔23重叠。
另外，在用于这个连接布线22的布局的图形形成中，在用于形成这个布局布线图形的钨光刻处理中，以和参考图9所述相同的方式提供小到不能溶解的狭缝24。该狭缝24具有足够小使得光致抗蚀剂感测不到的宽度，例如，0.07μm。将这个狭缝24设置在连接布线22的中心，从而沿着两个接触孔23的排进行延伸，并且跨越两个接触孔23。
通过这个狭缝24，使得TG部分中的扩散层的宽度和距离看起来彼此基本相同。这防止了在扩散层的光刻处理中光致抗蚀剂的溶解减少。
虽然参照读出放大器部分和转移栅极部分描述了本发明，但根据本发明的布局方法可以应用到任何满足下面所述条件的存储器阵列区域。就是说，本发明可以应用到下面描述的部分。一个情况是，以短的、规则的间隔来布置的具有相同宽度的平行细布线。另一个情况是，与在连接孔部分处一样需要粗布线。以及由例如钨形成的连接布线跨越在和一个或两个通孔部分相邻的两条布线上。

Claims (5)

1.一种布局方法，其用于在一个布线层上基本上平行地形成多条布线，该布线层在存储器阵列区域中具有至少一个用于连接到另一布线层上的布线的连接孔，该方法包括下面的步骤：
以相等的间隔形成多条布线，该多条布线具有相同的宽度，并且以规则的孔距布置；
在多个布线中的两个相邻布线之间形成所述至少一个连接孔；以及
形成至少一个连接布线，该连接布线连接在两个相邻布线之间且覆盖所述至少一个连接孔，通过使用光刻处理，在连接布线的中心处的狭缝具有使得光致抗蚀剂感测不到的宽度。
2.如权利要求1所述的布局方法，其中L/S的比率是一，其中L表示多条布线的宽度，并且S表示在任何两条相邻布线之间的布线间隙。
3.如权利要求1所述的布局方法，所述狭缝具有平行于多条布线长度方向的长度方向。
4.如权利要求1所述的布局方法，其中跨越两条相邻布线的连接布线覆盖两个所述连接孔，该两个连接孔在连接布线的中心线上并排布置。
5.如权利要求4所述的布局方法，其中在光刻处理中在连接布线的中心形成狭缝，该狭缝具有平行于多条布线长度方向的长度方向，并且具有使得光致抗蚀剂感测不到的宽度。
CNB2004100598488A 2003-06-27 2004-06-25 用于使得存储器阵列区域小型化的布局方法 Expired - Fee Related CN1295784C (zh)

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