TWI254416B - Layout method for miniaturized memory array area - Google Patents

Description

1254416 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種用以圖案化線路並使之於一線路層 上實質上平行之佈局電路的方法，其中該線路層在一記憶 體陣列區內有一連接孔連接至另一線路層上之線路。 【先前技術】 今曰之半導體處理技術以小型化爲其導向之一，用以 使總尺寸降低。當記憶胞變得小型化後，記憶體陣列區中 線路寬度及線間隔同樣變小，但具有感測放大器、次字 (sub-word)驅動器或傳輸閘等之元件部份的小型化程度卻不 如記憶胞部份，因此記憶胞部份及上述元件部份的體積縮 小比逐年增加。 以第1圖所示之包疊（folded)位元記憶體區爲例，該記 憶體區設置有胞1、位元線2、字元線3、感測放大器（以下 簡寫爲SAs)4、次字驅動器（以下簡寫作SWs)5及其它控制 線。在圖中，複數條位元線2及複數條字元線3分別垂向 與水平向設置，所有胞1位於垂向水平線2及水平字元線3 之交叉處，一胞1則位於每一交叉處，其中該等胞1可爲 一電晶體及一胞電容組成之動態記憶體胞等。位元線2由 各互補之真（TRUE)及反（BAR)線組成的互補線對構成，且 每一對位元線2皆連接至S a s 4之一者，其中s a s 4以梳狀 或交錯狀樣式排列於圖中一胞陣列的上部份或下部份，該 種排列係爲順應佈局之便利而設計得之。 在該種包疊位元線式記憶體中，兩互補位元，線2接於 1254416 一 S A 4之一側上。再者，一由兩胞1構成之陣列共用一 SA 4，其以一共同的方法處理之；不過，在互補位元線設 於一 S A 4之兩側的設計處，亦得使用一種開放位元線方法

字元線3可視爲次字線，並爲低阻抗多晶矽等所製成 者。字元線3之每一者的一端皆連接至一 SW電路，以使 字元線3爲對應之SW 5驅動，其中SWs 5的數目與字元線 3者相同，且SWs 5之每一者皆依一主字元線及每一次字 驅動線間之AND邏輯閘動作。

以此方式爲之時，位元線2係沿二維排列之記憶體胞 之胞陣列部份的一方向排列（即如圖中之上下方向排列）， 字元線3以垂直位元線2排列之方向排列，即排列在圖中 的左右方向。再者，S A區及SW區分別排列於位元線2之 上下方向及左右方向，以使SA區及SW區彼此相鄰。未顯 示於第1圖中自胞1讀取資料或將資料寫至胞1的動作係 經由一共用區域I/O (以下簡稱作LIO)線輸入或輸出，其中 該共用區域I/O線與SAs 4相鄰。 第1圖中顯示一種佈局方式，其中複數組電路在上下 方向接連堆疊，並在左右方向相靠而立。 第2圖所示爲一傳輸閘（以下簡稱作TG)部份6之一切 換器的結構，其中T G部份6連接以一對第1圖記憶體陣列 區中之互補位元線2及SA 4。本圖中，在第1圖中以上下 方向設置之位元線2以左右方向設置。第3圖至第5圖將 詳細說明記憶體陣列區之大小。 1254416 第3圖所示爲一記憶體陣列區中一線路圖案之一已知佈 局例。此佈局包括多數之示於第1圖中的電路組。圖中， 位元線沿左右方向設置，不同於第1圖中位元線，SAs之 每一者皆置於一對兩互補位元線（該兩位兀線一者在上，一 者在下）之間。SAs設置於左右方向之之各區間上，並在上 下方向互爲相鄰。在第3圖所示例之佈局中’佈局上具連 接孔之線部份爲粗長者，其中該等連接孔在圖中以黑方塊 表示。再者，該佈局得確保微影製程所需之安全距離的存 在，其係以在一粗線之兩側上設以兩作爲位元線之線的方 式爲之。 在第3圖所示例中，線路似依一定方式佈局，然近觀 可發現沿左右方向平行設置之位元線的某些部份在上下方 向上爲彎曲者，如連接孔之近處及在左右端處連接位元線 之傳輸閘部份。因此，在該佈局中，線路之某些部份爲粗 者，而其它部份則爲細者。爲此原因，光阻微影製程時之 光阻解析度將下降，因光阻曝光時有一近似效應出現之故 ，並可能造成短路，以下將有說明。再者，該佈局中路徑 長之粗線路將使得光阻諸多部份的解析度下降，此結果更 易使得短路發生。爲解決此一存於該已知佈局方式的問題 ，一粗線路及相鄰細線路間被加以較細線路間爲大之間距 ，此時原本較短之安全距離得以獲致改善。 現配合第4圖及第5圖說明安全距離。第4圖爲第3 圖中連接孔及安其附近區域加以部份放大之示意圖，而第5 圖則爲第4圖中連接孔及其部份加以部份放大之示意圖， 1254416 故圖中所示之尺寸相對性不需與以下所述者相同。 在目HU之製造技術中，細線路之位元線1 〇〗的線路寬 度可爲0 · 1 2 M m，~字元線丨〇丨及相鄰字元線丨〇丨（線路寬亦 爲0 · 1 2〆m)間之字元線間隔可小至〇 · i 2 #㈤，而連接於線路 層間之連接孔1 〇 3，位於粗線路丨〇 2之中央並有長度〇 · 2 〇 #❿ 。在進行微影光阻製程時，連接孔；[〇 3及粗線路！ 0 2間確 保以一 〇 · 〇 8 // m之距離，以避免設置其下之電晶體之閘極 或擴散層產生短路，故粗線路1 0 2之總線寬爲〇 · 3 6 # m。 如上所述之短路安全距離，其在粗線1 02及其相鄰位 兀線1 0 1 (稱作粗線間隔）的粗線間隔確保有〇 · 1 4 // m，此値 大於位元線1 0 1間之位元間隔0.1 2 // m。因此，連接孔1 0 3 之同點間距爲1 · 0 // m，即爲上述値之和。 第6圖所示爲第3圖中之TG部份6。該TG部份包含 一 TG，爲一傳輸MOS，其連接第1圖中的位元線2及SA4 ，此時每一位元線皆需此一傳輸Μ Ο S。此外，佈局的彈性 受限於一擴散層之位置，因該擴散層位於記憶胞相鄰位元 線之相同部份中，而擴散層之寬度爲影響MO S之驅動能力 的一重要因素。因此，擴散層寬應加以最大化，藉以確保 電路得以穩定操作。 因此，由於一擴散層中線路1 2 1寬及線路1 2 1間線間 隔在該種佈局中爲可變動者，在該擴散層的微影製程中擴 散層間加以一大間隔，其加入之方式如前佈局中所述者。 更詳而言之，在考慮及連接孔122之尺寸0.16//m後，光 阻微影製程中連接孔122及粗線路121間得確保有一安全 1254416 距離〇 · 〇 8 v m，藉以避免設置其間的電晶體之閘極及擴散層 短路。此時，粗線路1 2 1之總寬度爲〇 . 3 2 // m。在該已知佈 局方式中，粗線路1 2 1間需有0 . 1 8 // m的間距，因粗線路1 2 1 互相間相鄰之故。簡言之，連接孔1 2 2之間距爲上述値之 總和 0.5 0 # m。 上述記憶體陣列區用之已知佈局方法仍存有相當之問 題’因最小化的縮小比仍不足之故。 1述問題之產生原因在於，平行線路在連接孔處線路 等需加以大厚度之線路的附近處不夠平均設置，這使得微 影製程進行時安全距離下降。因此，電性短路可能發生， 粗線路之側邊需有較大之間隔。 第5圖爲以最小標準寬度F槪念表示之尺寸圖，其中 最小標準寬度F係依微米製程中最小値設計準則的標準寬 度。當最小標準寬度F定義爲細線1 Ο 1之線路寬度或細線 路1 〇 1間之位元線間隔（β卩0.1 2 μ m)，則感測放大器部份之 同點間距需爲最小設計準則者之標準寬度的八倍，即 8F = 0.96#m，此與上述1.00//m的間距有0.04/zm的差距。 當粗線路1 02的寬度欲加調整而使SA部份之佈局從同 點間距1.00 /zm降至8F = 0.96 //m時，則粗線路寬度將自 0.36 //m減至0.3 2 μ m，因此連接孔103及線路間線路安全 距離由現有之安全距離0.08//m降至0.06/zm。在本光阻微 影製程中裡，粗線得確保有〇 . 1 4 // m之間隔，粗線路之原 短安全距離因此獲致改善。不過，由於線路安全距離有降 低之副作用，連接孔將偏離粗線，故設置其下之電晶體之 -10- 1254416 閘極或擴散層將有短路現象發生，製造良率也因之下降。 此外，記憶體胞鄰近之線路有許多彎曲部份，如第3圖 之佈局所示。一般而言，這些彎曲部份的處理不能完全與 光阻處理之設計方向相同。詳而言之在許多情況中線路的 彎曲部份會歪斜且隆起，這些具諸多彎曲部份的線路在最 差狀況時可能會裂開，此爲處理上的一大缺點。

此外，若TG之同點間距自〇.50 //m往下調整至 4F = 0.48以m時（即四倍於其它部份所用之標準寬度F = 0.12//m) ，線間隔僅能確保爲0.1 6 // m。以此線間隔存在時，擴散層 間間距在擴散層微影處理時將變小，光阻解析度便因近似 效應而降低，此可能產生短路。 若考慮及線路安全距離或尺寸變動的問題，這些因 素將對佈局產生更大的限制，也因此降低良率。當最小化 設計達成且記憶體包及陣列區電路間線路寬度之縮小比差 異大至一定程度時，佈局的進行將變爲更加困難。 【發明內容】

爲克服以上問題，本發明之一目的即在提出一種一記 憶體陣列區之佈局方法，用以最小化一感測放大器部份或 一傳輸閘部份等元件部份之粗線路尺寸而達一高縮小比。 本發明之一佈局方法態樣係關於一線路層上實質上平 行之線路的形成，其中該線路層在一記憶體陣列區中具有 一連接孔’用以與另一線路層上之線路連接。該佈局方法 包含下列步驟··形成該等線路成具相同間隔，以使該等線 路具相同寬度及一定間隔；及形成該等連接孔於兩相鄰線 -11- 1254416 路之間，以使該連接線路在電性上連接該兩相鄰線路。 以該佈局方式爲之時，一接觸插塞或一連接插塞所需 之連接孔相關的部份被限制於該連接孔的附近處，如此便 有效達成連接孔附近最小線路安全距離之目的。該連接孔 可爲一接觸孔，即一用以連接一電晶體之擴散層或閘極層 至上層上線路之孔或窗口；該孔或也可爲穿孔，即一形成 於一隔離膜層用之中間層上、並用以連接該上層線路至該 下層線路之孔或窗口。

該佈局方法更包含以一連接線路覆蓋該連接孔而形成 一粗線路部份之步驟。在垂直於該等線路延伸的方向上， 該粗線部份可相對於該等平行設置之線路的寬度及線間隔 縮小。再者，平行線路構成之連接線路得在該等平行線路 之長度方向上有一最小線路安全距離。

在該佈局方法中，L/ S比可爲1，其中L爲線路寬度， 而S爲任兩相鄰縣路之間距。若該等線路爲位元線且L/ S 比爲1，則間距爲最小化製造之最小標準寬度F八倍大的 佈局可以達成，以形成一次字驅動器部份或相鄰線路間一 感測放大器部份之連接孔的方式達成之。 在該佈局方法中，接於兩相鄰線路之間連接線路可爲 粗線路，其覆蓋連接線路之一中心線上側向相靠之兩連接 孔。以該結構爲之時，用以以一 MO S連接至位元線之粗線 路（如傳輸閘中線路）可被圖案化成其間距爲最小化製造之 最小標準寬度F的四倍。 在該佈局方法中，微影製程期間以在該連接線路中央 -12- 1254416 處形成一細縫爲更佳，其中該細縫的長度方向平行成該等 線路之長度方向、且其寬度小至不爲光阻所感測知。當該 細縫存在時，形成於該連接孔周圍的圖案大小可微調之， 即最小化線路得獲高準確度圖案化。 【實施方式】 本發明之較佳實施例將配合圖式詳細說明如下。 在一如第1圖說明之包疊位元記憶體陣列區等可應用本 發明的記憶體陣列區域中，胞1、位元線2、字元線3、感 測放大器（以下簡稱作SAs)4、次字驅動器（以下簡稱作SWs)5 及其它控制線設置其上。複數條件位元線2及複數條字元 線3分別垂向與水平向設置，所有胞1位於垂向水平線2 及水平字元線3之交叉處，一胞1則位於每一交叉處，其 中該等胞1可爲一電晶體及一胞電容組成之動態記憶體胞 等。位元線2由各互補之真（TRUE)及反（BAR)線組成的互 補線對構成，且每一對皆連接至SAs之一者，其中SAs以 梳狀或交錯狀樣式排列於圖中一胞陣列的上部份或下部份 ，該種排列係爲順應佈局之便利而設及得之。 在該種包疊（f 〇 1 d e d e d)位元線式記憶體中，兩互補位元 線2接於一 S A 4之一側上。再者，一由兩胞1構成之陣列 共用一 SA 4，其以一共同的方法處理之；不過，在互補位 元線設於一 S A 4之兩側的設計處，亦得使用一種開放位元 線方法。 字元線3可視爲次字元線，並爲低阻抗多晶矽等所製 成者。字元線3之每一者的一端皆連接至一 SW電路，以 1254416 使字元線3爲對應之SW 5驅動，其中SWs 5的數目與字元 線3者相同’且S W s 5之每一者皆依一主字元線及每一次 字驅動線間之AND邏輯閘動作。 以此方式爲之時，位元線2係沿二維排列之記憶體胞 之胞陣列部份的一方向排列（即如圖中之上下方向排列）， 字元線3以垂直位元線2排列之方向排列，即排列在圖中 的左右方向。再者，SA區及SW區分別排列於位元線2之 上下方向及左右方向，以使SA區及SW區彼此相鄰。

第1圖中複數組電路以上下方向互相堆疊、並在左右 方向側向相靠爲一種佈局方法。 第2圖所示爲一傳輸閘（以下間稱作TG)部份6之一切 換器的結構，其中T G部份6連接以一對第1圖記憶體陣列 區中之互補位元線2及SA 4。本圖中，在第1圖中以上下 方向設置之位元線2在此以左右方向設置。 一記憶體陣列區的一種佈局方法將配合第7圖說明如 下，且該圖所示爲本發明之一實施例中的記憶體陣列區中 佈局方法，其包含複數組第1圖中所示電路。 第7圖中位元線之設置係沿左右方向，此與第1圖中 的上下方向不同。在N通道及p通道3人部份的每一者中 ’在每一黑方塊所指之連接孔連接的線路部份被置於兩條 互補位元線組成之位元線對間，即一上及一下位元線間。 一 部份在左端及右端連接該等位元線，並形成於兩相鄰 平線線路間。一線路所述之延伸於該兩線路上，稱作一連 接線路。 -14- 1254416 在該包含記憶體陣列及其週邊電路之記憶體陣列區中 ，一 TA部份、一 SA部份或一SW部份之線路（以下稱作鎢 線路’因其不同於位元線）的寬度與位元線者相同，並以與 位元線相同之間距平行設置，其中鎢線係指一由高熔點金 屬等可導電材料構成之線路，其中高熔點金屬可如鎢、鉅 或其砂酸鹽’以鎢名之的原因爲線路常以鎢製成。

舉例而θ ’諸多鎢線路形成於第7圖之S A部份中，其 線路寬度同於位元線者’以沿上下方向以同於位元線之間 距平行設置，並在左右方向上分開。在第7圖中，一 SA部 份包含四條線路’該四條線路在其上方或其下方包含一連 接孔及四個間隔，其中連接孔用以將下層至鎢與上層連接 。以本感測放大器之佈局爲例，其連接孔連接至下層上之 鎢及一區域輸入/輸出（LI 0)線、一 C S N線、一 c S P (共源極） 線或一 VBLR電源線，其中LIO線用以利用上層資料線執 行輸入/輸出，C S N線及C S P線用以設定位元線之高位準或 低位準’ B L R電源線則用以在該感測放大器動作結束後將 一位元線預充至一半電位。 更詳而言之，在具有用以連接SA部份、SW部份或TG 部份中線路層之連接孔的部份，其連接孔置於鎢線路之間 ，且該等鎢線路寬度同於該兩位元線者。再者，作爲連接 線路之鎢覆蓋住連接孔所在部份，微影製程所需之安全間 距因此增加，並伴隨有製造良率提升之優點。 本發明中S A部份之佈局方法（如第7圖所示）將配合第 8圖及第9圖詳述於后。第8圖爲第7圖中SA部份及其附 -15- 1254416 近處的部份放大佈局1 0圖，第9圖則爲第8圖中連接孔及 其附近處之部份放大示意圖，因此圖式中的相對尺寸不需 同於後述者。

第8圖中記憶體陣列區之佈局1 〇代表S Α部份，其中 一兩鎢線路12A，12B平行組成之線路對（與位元線11相鄰） 構成一 S A的粗線路，並以之作爲一基本單元。位元線1 1 及鎢線路12A，12B之每一者皆在水平向直線延伸，並有相 同之線路寬度，並在垂向以相同間隔平行而立。一連接線 路1 3與一鏈結相接，並因該鏈結與另一線路層2 0相接（如 第9圖所示），其與鎢線路1 2A，1 2B構成一粗線路部份。更 詳而言之，連接線路1 3經由該鏈結連接至另一線路層上的 線路，其中該鏈結爲一導電體形成之連接器插塞，且該連 接器插塞置於一穿孔（T Η ) 1 4中作爲連接孔。 穿孔I4及其附近處之大小將配合第10圖詳述如下。 此處，鎢線路1 2 A，1 2 Β如第1 0圖般延伸於左右方向上。

構成一粗線路之兩位元線1 1及一對鎢線路1 2 A，1 2 B可 平行設置成線路寬度爲0 · 1 2 // m及線間隔s爲0 · 1 2 // m，即 如上所述之記億體胞部份中者。 粗線路部份中穿孔1 4的深寬比以〇 · 2 〇 // m / 0 · 2 0 μ m爲 標準，並位於相鄰鎢線路12A512B間間隔之中央 處。因此，當鎢孔1 4形成於該位置時，鎢線路丨2 A，〗2B之 每一者上的垂向安全間距爲〇 . 〇 8 μ m，該安全間距値在第J 〇 圖中寬度L及線間隔S間之比L / S爲〇 · 1 2 // m / 0 · 1 2 // m時可 毫無問題製作而得。 -16 - 1254416 因此，在將一粗鎢線及兩位元線加以結合的條件下， 減至最小標準寬度F之八倍的最小化目的可達成。更詳而 言之，穿孔1 4同點間距爲0 · 9 6 // m (即最小表轉寬度F之8 倍値）的圖案佈局可達成之。覆蓋連接線路1 3中央之穿孔1 4 之連接線路1 3的水平安全間距可與原先相同，即可爲 0. 1 0 // m 〇

爲形成具該種線路圖案之佈局，在該佈局之一線路圖 案形成之時，一小至無法辨析之細縫1 5即提供於鎢之微影 製程中，該細縫1 5的寬度小至不爲微影製程所感知，如爲 0 · 0 8 // m。該細縫1 5位於連接線路1 3的中央處，用以延伸 於兩鎢線路12A，12B的長度方向上，並達到穿孔14之長度 該細縫1 5之存在使得粗線路似乎被隱藏，如此得有使 一鎢佈局規律形成之優點，因此短路安全間距得受改善。 T G部份的佈局將配合第1 〇圖說明如下。

圖中，一粗線路形成於接觸洞（CHs)23之上，該等接觸 洞2 3與連接孔一樣在左右方向上側邊相靠。在本實施例中 ，兩平行鎢線路2 1之每一者的線路寬度皆爲〇 . 0 8 // m，兩 者並爲一接觸洞23中接觸插塞連接之連接線路22所覆疊 。該接觸線路22連接至接觸洞23中的接觸插塞。一粗線 路爲該連接線路22所界定，即每一位於該等接觸洞23之 連接線路22可視爲一粗線路，因此複數個該種相同寬度的 粗線路以規律距離〇 · 1 6 // m出現於佈局上。當最小標準寬 度F定義爲(即等於上述SA部份中寬度）時，接觸 -17- 1254416 洞之同點間距可爲Ο.4 8 // m (即最小標準寬度F之4倍）。以 此結構爲之時，該等接觸洞2 3之每一者與連接孔一樣形成 於兩鎢線路2 1間的一處。 此外，當接觸洞2 3之連接線路2 2上的線路安全間距製 爲如第9圖中的 0.08 // m時，接觸洞之同點間距可製爲0.48 // m，因接觸洞2 3長度及線間隔皆爲〇. 1 6 // m之故。換言 之，寬度爲〇 · 3 2 // m等之鎢連接線路2 2出現在圖中垂向上 ，並以0.16 // m等的距離出現，用以覆疊在接觸洞23之上

再者，在形成該連接線路22之佈局時，鎢之微影製程 期間加以一小至不能辨析之細縫24，用以形成該佈局之線 路圖案，其方式同於第9圖之對應說明者，其中細縫24之 寬度小至不0纟爲光阻所感知’如爲0 · 0 7 // m。細縫2 4位於 連接線路2 2的中央，使其本身延伸於該兩接觸洞2 3列上 ，並延伸在該兩接觸洞23的整個長度上。 由於該細縫24之存在，TG區之擴散層的寬度及距離似 可製成實質上相同，如此得避免該等擴散層的微影製程期 ¥ 間光阻解析度的下降。 本發明已以感測放大器部份及傳輸鬧部份進行說明，但 本發明之佈局方法可用於任何其它能滿足下述條件之記憶 體陣列區中。該等條件之一爲等寬之細平行線路設於規律 之短距離處，另一爲粗線路需出現在連接孔部份等處。另 者，鎢連接線路需延伸於鄰近於一或二穿孔位置之兩線路 的整個長度上。 -18· 1254416 【圖式簡單說明】 - 第1圖說明一標的記憶體陣列區中包含一感測放大器 部份及一次字（Sub-word)驅動部份之電路範例； 第2圖說明該標的記憶體中一包含一傳輸閘部份之電 路範例； 第3圖說明一記憶體陣列區中一已知佈局範例； 桌4圖爲第3圖中感測放大器之佈局的部份放大圖； 第5圖爲第3圖中一連接孔及其附近部份之部份放大 示意圖； Φ 第6圖爲第4圖中傳輸閘的部份放大示意圖； 第7圖說明本發明一實施例中一記憶體陣列區之一佈 局； 第8圖爲第7圖中感測放大器部份之佈局的部份放大 圖； 第9圖爲第8圖中感測放大器之兩佈局的立體圖； 第10圖爲第8圖中連接孔及其附近區域之部份放大示

第1 1圖爲第7圖中一傳輸閘之部份放大示意圖。 元件符號說明 1 胞 2 位元線 3 字元線 4 感測放大器 5 次字驅動器 -19- 傳輸閘部份 位元線 鎢線路 鎢線路 連接線路 穿孔 細縫 線路層 連接線路 接觸洞 細縫 字元線 粗線路 連接孔 線路 連接孔 -20-

Claims (1)

1254416 十、申請專利範圍： 1 · 一種用以形成一線路層上複數條實質上平行之線路的佈 局方法，該線路在一記憶體陣列區中具有至少一連接孔， 該達接孔用以連接至另一線路層上的線路，該方法包含 下列步驟： 形成複數條線路成具相同間隔，且該複數條線路具 相同寬度及一定同點間距；及 形成該至少一連接孔於該兩相鄰線路之間。

2 ·如申請專利範圍第1項之佈局方法，其中更包含以一線 路圖案中一連接線路覆蓋該至少一連接孔的步驟。 3.如申請專利範圍第1項之佈局方法，其中該L/s比爲i， 其中L代表該複數條線路之寬度，而S代表任兩相鄰線 路間之線路間隔。 4 .如申請專利範圍第2項之佈局方法，其中一長度方向平 行於該複數條線路之長度方向的細縫在一微影製程期間 形成於該連接線路之一中央處。

5 ·如申請專利範圍第4項之佈局方法，其中該細縫有一寬 度，且該寬度足使該細縫不爲一光阻所感知。 6 .如申請專利範圍第2項之佈局方法，其中該延伸於兩相 鄰線路整個長度上的連接線路爲一粗線，且該粗線覆蓋 該兩連接孔，該雨連接孔在該連接線路之一中央線上側 向互靠而立。 7 ·如申請專利範圍第6項之佈局方法，其中一細縫在一微 影製程期間形成於該連接線路之一中央處，該細縫之一 -21 - 1254416 長度方向平行於該複數條線路之長度方向，並具有一不 爲一光阻感知之寬度。

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