CN101523501B - 用于存储器阵列的动态字线驱动器和解码器 - Google Patents

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Abstract

在特定说明性实施例中，揭示一种包括第一逻辑和第二逻辑的电路装置。所述第一逻辑接收时钟信号和存储器阵列的存储器地址的第一部分，解码所述存储器地址的所述第一部分，且选择性地将所述时钟信号应用于与所述存储器阵列相关联的选定字线驱动器群组。所述第二逻辑解码所述存储器地址的第二部分且根据所述存储器地址的所述第二部分而选择性地激活所述选定字线驱动器群组中的特定字线驱动器。

Description

用于存储器阵列的动态字线驱动器和解码器
技术领域
本发明大体上涉及存储器阵列，且更明确地说，涉及用于存储器阵列的动态字线驱动器和解码器。
背景技术
一般来说，具有传统动态/静态电路结构的存储器系统可对时钟造成较重负荷。举例来说，在具有多个字线驱动器的存储器结构中，单个时钟可能驱动多个驱动器和多个地址解码器，从而对时钟造成较大电负荷。
另外，每一字线驱动器可能具有其自身的经解码地址输入，这可能对解码器造成较大负荷且可能利用电路衬底的较大面积，从而增加复杂性和电力消耗。此外，当向多个字线驱动器提供时钟信号时，字线驱动器输出之间的电容性噪声耦合可能引入额外的设计复杂性。因此，需要改进的字线驱动器。
发明内容
在特定说明性实施例中，揭示一种包括第一逻辑和第二逻辑的电路装置。第一逻辑接收时钟信号和存储器阵列的存储器地址的第一部分，解码所述存储器地址的第一部分且选择性地将所述时钟信号应用于与存储器阵列相关联的选定字线驱动器群组。第二逻辑解码所述存储器地址的第二部分，且根据所述存储器地址的第二部分而选择性地激活所述选定字线驱动器群组中的特定字线驱动器。
在另一特定实施例中，揭示一种选择存储器阵列的特定字线的方法。所述方法包括基于所述存储器阵列的存储器地址的第一部分而选择性地向多个字线驱动器中的选定字线驱动器群组提供时钟信号。每一字线驱动器与存储器阵列的字线相关联。所述方法进一步包括根据所述存储器地址的第二部分而激活选定字线驱动器群组中的特定字线驱动器。
在另一特定实施例中，集成电路包括衬底和多个电路装置。所述电路装置布置在所述衬底上以降低电容性耦合噪声。所述多个电路装置包括具有第一对晶体管和第一字线输出的第一字线驱动器，且包括具有第二对晶体管和第二字线输出的第二字线驱动器。所述第一和第二字线驱动器以单个行的形式设置于衬底上。第一迹线将第一对晶体管耦合到第一字线输出。第二迹线将第二对晶体管耦合到第二字线输出。第一迹线与第二迹线为大致平行的。此实施例的优点是所述布局提供增加的电容性噪声耦合抗扰性。
所述电路装置的特定说明性实施例的一个特定优点是降低了从时钟到特定字线的时序延迟。所述电路装置的特定说明性实施例的另一特定优点是还可降低时钟驱动器的电容负载。特定说明性实施例的又一特定优点是使用多个条件时钟来选择性地应用时钟信号降低了电力消耗。在特定实施例中，所述时钟电力消耗可降低到由单个时钟系统所消耗的电力的四分之一(例如，时钟产生器的电力消耗可降低75％)。此电力消耗降低提供了额外优点：可节省电力以用于其它过程且/或延长电源(例如电池)的操作寿命。
特定说明性实施例的再一特定优点可通过在多个字线解码器间共享共用地址信号来实现，这降低电力消耗且节省布局面积。在特定实施例中，四个字线驱动器可共享共用地址信号，这在不减小速度的情况下降低解码器的晶体管栅极负载。
在检视整个申请案之后将容易明白本发明的其它方面、优点和特征，所述申请案包括以下部分：附图说明、具体实施方式和权利要求书。
附图说明
通过结合附图参看以下详细描述将更容易明白本文所描述的实施例的方面和伴随优点，其中：
图1为包括与存储器阵列相关联的多个字线驱动器群组的字线驱动器系统的特定说明性实施例的框图；
图2为存储器阵列(例如图1的存储器阵列)的一部分的特定说明性实施例的电路图；
图3为字线驱动器群组(例如图1中的多个字线驱动器群组中的选定字线驱动器群组)的特定说明性实施例的电路图；
图4为包括字线驱动器群组(例如图3的字线驱动器群组)的电路衬底上的布局的特定说明性实施例的框图；和
图5为选择性地激活字线驱动器群组(例如图4的字线驱动器群组)中的字线的方法的特定说明性实施例的流程图。
具体实施方式
图1为包括字线驱动器集合(例如与存储器阵列102相关联的字线驱动器群组104和106)的字线驱动器系统100的特定说明性实施例的框图。系统100可包括多个额外的字线驱动器集合(未图示)。每一字线驱动器集合可使用64个对应字线驱动器控制多达64条字线(编号为0到63)。可将64条字线和对应字线驱动器的集合划分为若干字线驱动器群组，例如字线驱动器群组104和106。在特定实施例中，字线驱动器群组104可驱动若干字线，例如0到3的字线132(WL<0>、WL<1>、WL<2>和WL<3>)，且字线驱动器群组106可控制若干字线，例如60到63的字线134(WL<60>、WL<61>、WL<62>和WL<63>)。在此实例中，字线驱动器群组104和106中的每一者控制4条字线，且所述字线驱动器集合可包括16个群组。出于清楚起见，仅展示两个说明性字线驱动器群组104和106，且省略与存储器阵列102的字线相关联的其它群组(例如控制4到59的字线的字线驱动器)。
系统100还可包括4到16位存储器地址解码器108、条件时钟产生器110、2到4位存储器地址解码器112、地址输入114和116以及时钟输入118。系统100还可包括部分经解码地址线120和122、条件时钟输出124、126、128和130以及一群组字线驱动器输出132和134。条件时钟输出124、126、128和130也是用于字线驱动器群组104和106的输入。
在特定实施例中，接收指定存储器阵列102中的64条字线中的一者的6位存储器地址。2到4位存储器地址解码器112可经由地址输入116解码6位存储器地址的第一部分(例如位0和1)，且4到16位存储器地址解码器108可经由地址输入114解码6位存储器地址的其余部分(即第二部分)(例如位2到5)。所述2到4位解码器112可解码存储器地址的第一部分且可向条件时钟产生器110提供经解码部分。条件时钟产生器110经由时钟输入118接收时钟信号且选择性地将所述时钟信号应用于时钟输出124、126、128和130中的选定一者。一般来说，每一时钟输出124、126、128和130耦合到特定字线驱动器群组中的字线驱动器群组104和106中的每一者。在特定实施例中，条件时钟产生器110可从单个时钟导出时钟输出124、126、128和130。
所述4到16位存储器地址解码器108解码6位存储器地址的其余部分(例如，位2到5)且将部分地址输入应用于与经解码存储器地址相关的字线。举例来说，可将部分经解码地址的经解码4位应用于部分经解码地址线(0)120以启用字线驱动器群组104，以便使4条字线(WL<0:3>)132中的一者能够存取存储器阵列102中所存储的数据。
一般来说，每一字线驱动器群组(例如字线驱动器群组104)可共享共用的部分经解码地址输入(例如用于字线驱动器群组104的部分经解码地址线(0)120)，从而降低布局面积使用率和布局复杂性。另外，共用地址输入在不引入时序延迟的情况下降低输入栅极电容负载。一般来说，时钟输出124、126、128和130确定装置是处于动态评估状态(例如，活动评估状态，其中应用时钟信号)还是处于静态预充电状态(例如，应用固定的电压电平，例如电压高信号)。因为每次所述四个时钟输出124、126、128和130中的仅一者可为有效的，所以字线驱动器群组104的四个字线驱动器中的仅一者处于动态评估状态(例如，存在时钟信号)，同时另外三者保持于静态预充电状态(例如逻辑高状态)。如果4到16存储器地址解码器108解码存储器地址的一部分(例如，位2到5)以确定0到3的字线(图1中的WL<0>、WL<1>、WL<2>和WL<3>)的集合，则4到16位存储器地址解码器108将信号应用于地址线120。时钟输出(例如时钟124)的动态评估状态激活字线驱动器群组104的特定字线(例如存储器阵列102的字线0(WL<0>))。一般来说，可经由逻辑AND运算来利用具有时钟产生器110的2到4解码器112的经解码输出和4到16位存储器地址解码器108的经解码输出，以选择性地激活(例如)字线驱动器群组104的字线驱动器。
图2为存储器阵列的部分200(例如图1的存储器阵列102的部分)的特定说明性实施例的电路图。存储器阵列102的部分200包括字线202、204、206和208以及位线210和212。存储器阵列102的部分200进一步包括与字线202相关联的晶体管214和216以及交叉耦合的反相器218和220。另外，存储器阵列102的部分200可包括与字线204相关联的晶体管222和224以及交叉耦合的反相器226和228。存储器阵列102的部分200可进一步包括与字线206相关联的晶体管230和232以及交叉耦合的反相器234和236。存储器阵列102的部分200还包括与字线208相关联的晶体管238和240以及交叉耦合的反相器242和244。在特定实施例中，字线202、204、206和208可对应于图1的字线驱动器群组104的字线132。
在操作中，当例如字线202等特定字线被充电时，其它字线204、206和208保持于逻辑低电平。经充电字线202激活晶体管214和216，所述晶体管将差动电压应用于位线210和212。差动电压与由交叉耦合的反相器242和244所存储的位相关，所述位操作作为数据锁存器以存储位值。读出放大器或差动放大器(未图示)可耦合到位线210和212以检测差动电压且输出与所存储位的值相关的值，所述所存储位与字线202相关联。
图3为字线驱动器群组(例如图1中的字线驱动器群组104)的特定说明性实施例的电路图。字线驱动器群组104包括地址输入120、时钟输出124、126、128和130、反相器302、共享地址线304以及字线驱动器306、308、310和312。
字线驱动器306包括第一晶体管(Mp0)314、第二晶体管(Mn0)316以及输出驱动器318，所述输出驱动器318包括均经由数据线(ddh0)324耦合到第一晶体管314和第二晶体管316的晶体管320和反相器(XWL0)322。晶体管320使数据不发生装置泄露。反相器322还耦合到字线(WL<0>)202。第一晶体管314包括耦合到电源端子的第一端子326、耦合到时钟130的控制端子328和耦合到数据线(ddh0)324的第二端子。第二晶体管316包括耦合到数据线(ddh0)324的第一端子、耦合到时钟130的控制端子330和耦合到共享地址线304的第二端子332。
字线驱动器308包括第一晶体管(Mp1)334、第二晶体管(Mn1)336和输出驱动器338，所述输出驱动器338包括用以使数据不发生装置泄露的晶体管340且包括反相器(XWL1)342，所述晶体管340和反相器342经由数据线(ddh1)344耦合到第一晶体管334和第二晶体管336。反相器342还耦合到字线(WL<1>)204。第一晶体管334包括耦合到电源端子的第一端子346、耦合到时钟128的控制端子348和耦合到数据线(ddh1)344的第二端子。第二晶体管336包括耦合到数据线(ddh1)344的第一端子、耦合到时钟128的控制端子350和耦合到共享地址线304的第二端子352。
字线驱动器310包括第一晶体管(Mp2)354、第二晶体管(Mn2)356和输出驱动器358，所述输出驱动器358包括用以使数据不发生装置泄露的晶体管360且包括反相器(XWL2)362，所述晶体管360和反相器362经由数据线(ddh2)364耦合到第一晶体管354和第二晶体管356。反相器362还耦合到字线(WL<2>)206。第一晶体管354包括耦合到电源端子的第一端子366、耦合到时钟126的控制端子368和耦合到数据线(ddh2)364的第二端子。第二晶体管356包括耦合到数据线364的第一端子、耦合到时钟126的控制端子370和耦合到共享地址线304的第二端子372。
字线驱动器312包括第一晶体管(Mp3)374、第二晶体管(Mn3)376和输出驱动器378，所述输出驱动器378包括用以使数据不发生装置泄露的晶体管380且包括反相器(XWL3)382，所述晶体管380和反相器382经由数据线(ddh3)384耦合到第一晶体管374和第二晶体管376。反相器382还耦合到字线(WL<3>)208。第一晶体管374包括耦合到电源端子的第一端子386、耦合到时钟124的控制端子388和耦合到数据线(ddh3)384的第二端子。第二晶体管376包括耦合到数据线384的第一端子、耦合到时钟124的控制端子390和耦合到共享地址线304的第二端子392。
在特定实施例中，地址经由地址输入120接收且由提供共享地址输入304的反相器302反相。如先前所揭示，条件时钟产生器(例如图1的条件时钟产生器110)将时钟信号应用于选定时钟输出(例如时钟输出130)。应用于时钟输出130的时钟信号选择性地激活字线驱动器306以经由选定字线202存取存储器阵列(例如图1中的存储器阵列102)的数据。通过将时钟信号仅应用于选定时钟输出130，降低了电力消耗，因为时钟仅驱动字线驱动器群组的单个线而不是驱动所有字线驱动器。在特定实施例中，因为在任何给定时刻四个时钟输出124、126、128和130中仅有一者为有效的，所以相对于单时钟系统来说，时钟所消耗的电力可减少75％。
通过在多个字线驱动器(解码器)306、308、310和312间共享共用地址304，可降低总体字线驱动器电路的电力消耗。另外，可降低字线驱动器的布局面积和电路设计的布局复杂性。另外，在不减少电路性能的情况下，共享地址输入降低了字线驱动器(解码器)306、308、310和312的晶体管栅极负载(例如，控制端子328、330、348、350、368、370、388和390)。
在特定说明性实施例中，条件时钟产生器(例如图1中的条件时钟产生器110)将时钟信号应用于选定时钟输出(例如时钟输出126)。可将其它时钟124、128和130保持于接地电压电平。晶体管314、334和374为p型沟道晶体管，其由逻辑低信号激活。因此，当时钟124、128和130处于逻辑低电平时，p型沟道晶体管314、334和374为有效的，且数据线324、344和384处于逻辑高电平，从而由于反相器322、362和382的缘故而在字线202、204和208上放置逻辑低电压。
时钟126停用p型沟道晶体管(Mp2)354且激活n型沟道晶体管(Mn2)356。地址120由反相器302反相且应用于地址线304，所述地址线304耦合到n型沟道晶体管356的源极。经反相的地址出现于数据线(ddh2)364上且由反相器(XWL2)362再次反相，从而将地址120耦合到字线(WL<2>)206。时钟126激活所需字线206，同时致使其它字线202、204和208保持于逻辑低电平。因此，在任何给定时间处仅所需字线206为有效的。条件时钟产生器(例如图1中的条件时钟产生器110)将时钟信号应用于所述四个时钟124、126、128和130中的仅一者，从而使电力消耗降低75％。
一般来说，可使用其它条件时钟产生器实施方案。举例来说，在特定实施例中，地址120的3位部分可被解码且可由条件时钟产生器应用以选择性地将时钟信号应用于8条线中的一者，从而使电力消耗降低约87.5％。因此，特定布置可允许电力消耗进一步降低。
图4为包括字线驱动器群组(例如图3的字线驱动器306、308、310和312)的电路衬底的电路布局400的特定说明性实施例的框图。一般来说，字线驱动器306、308、310和312的元件被描绘为所述衬底上的矩形区域。应了解，晶体管和其它电路组件可形成于此类区域内且可经设定大小以匹配存储器单元的高度，例如图2中的字线202与208之间的高度。出于论述的目的，通过可形成于特定区域内的图3的特定电路组件来识别所述区域。
电路布局400包括图3中的字线驱动器306的第一晶体管(Mp0)314、第二晶体管(Mn0)316和输出驱动器(XWL0)318。电路布局400还包括图3中的字线驱动器308的第一晶体管(Mp1)334、第二晶体管(Mn1)336和输出驱动器(XWL1)338。电路布局400还可包括图3中的字线驱动器310的第一晶体管(Mp2)354、第二晶体管(Mn2)356和输出驱动器(XWL2)358。另外，电路布局400可包括图3中的字线驱动器312的第一晶体管(Mp3)374、第二晶体管(Mn3)376和输出驱动器(XWL3)378。
一般来说，第一行402包括晶体管(Mn0)316、晶体管(Mn1)336、晶体管(Mp0)314、晶体管(Mp1)334、输出驱动器(XWL0)318和输出驱动器(XWL1)338。第二行404包括晶体管(Mn2)356、晶体管(Mn3)376、晶体管(Mp2)354、晶体管(Mp3)374、输出驱动器(XWL2)358和输出驱动器(XWL3)378。第一行402和第二行404为大致平行的。
另外，线(ddh0)324、线(ddh1)344、线(ddh2)364和线(ddh3)384彼此大致平行。输出驱动器(XWL0)318可包括第一区域(N)406和第二区域(P)408。输出驱动器(XWL1)338可包括第一区域(P)410和第二区域(N)412。输出驱动器(XWL2)358可包括第一区域(N)414和第二区域(P)416。输出驱动器(XWL3)378可包括第一区域(P)418和第二区域(N)420。一般来说，可利用区域408、410、416和418以形成晶体管，例如图3中的上拉晶体管320、340、360和380。区域406、412、414和420可与区域408、410、416和418协作以形成图3的反相器322、342、362和382。
通过如所展示在衬底上布置字线驱动器306、308、310和312的布局400，可改进结构的电容性噪声耦合抗扰性。明确地说，如果将相同时钟信号应用于字线驱动器中的每一者，则迹线324、344、364和384中的任一者和对应电路装置可为有效的。在此实例中，可能存在迹线之间的不良交叉耦合，使得应用于一条迹线的信号可能经历由迹线之间的电容性耦合造成的电感性功能误差和电力损失。然而，在任何给定时间处条件时钟(例如图1中的条件时钟110)仅激活一条迹线和一组对应结构。将信号应用于迹线的排他性质确保了在任何给定时间处所述四个字线驱动器306、308、310和312中的仅一者处于动态评估状态，且其它字线驱动器处于静态“预充电”状态。特定布置将数据线(ddh0)314和字线输出202放置在邻近于数据线(ddh1)334处。数据线(ddh0)314和其相关联的字线输出202相对于彼此反相。因此，应用于数据线(ddh0)314的电压在字线202处为反相的。举例来说，虽然数据线(ddh1)334通常可能经历与数据线(ddh0)314的电容性耦合，从而产生数据误差和电力损失，但数据线(ddh0)314和相关联字线202的相反电压将相反电容性影响应用于相邻数据线(ddh1)334上，从而取消数据线(ddh0与ddh1)314与334之间的电容性噪声耦合。所述特定布置大体上降低了电容性噪声耦合。
举例来说，如果时钟信号被选择性地应用于图3中的时钟输出130，则线(ddh0)324处于动态评估状态。线(迹线)(ddh1)344、线(ddh2)364和线(ddh3)384处于静态预充电状态。线(ddh1)344最接近于线(ddh0)324，所以线(ddh0)324和字线(WL<0>)202可为相对于线(ddh1)344的攻击者。当线(ddh0)324上的电压正在减少时，字线(WL<0>)202正在上升。字线202处的上升电压与线(ddh1)344交叉耦合，从而有助于抵消或取消线(ddh1)344与线(ddh0)之间的耦合。分别由晶体管(Mp1、Mp2和Mp3)334、354和374静态地保持线(ddh1、ddh2和ddh3)344、364和384。使字线(WL<1>、WL<2>和WL<3>)204、206和208分别相对于线(ddh1、ddh2和ddh3)344、364和384静态地反相。因此，布局400通过降低字线驱动器306、308、310和312之间的电容性噪声耦合而有助于电路设计的稳固性。
以下表1说明数据线(ddh0、ddh1、ddh2和ddh3)324、344、364和384之间的关系，其增强电容性噪声抗扰性。
表1
  动态节点  情形  攻击者  注释：
  数据线(ddh0)324  clk<0>130＝作用；动态评估状态  不适用。
  数据线(ddh1)344  clk<1>128＝0；静态预充电状态  当数据线(ddh0)324正在下降时，字线(WL<0>)202正在上升。  通过经计时的p型沟道晶体管(Mp1)334静态保持数据线(ddh1)。上升的字线(WL<0>)202的重叠帮助数据线(ddh1)344抵抗来自(ddh0)324下降的电容性耦合。
  数据线(ddh2)364  clk<2>126＝0；静态预充电状态  无。  通过经计时的p型沟道晶体管(Mp2)354静态保持数据线(ddh2)。
  数据线(ddh3)  clk<3>124  无。  通过经计时的p型沟道晶体管(Mp3)
  384  ＝0；静态预充电状态  374静态保持数据线(ddh3)。
在图4中，数据线(ddh0)324和字线(WL<0>)202邻近于数据线(ddh1)344，但不邻近于其它数据线(ddh2和ddh3)364和384。因此，仅数据线(ddh1)344可能受到与数据线(ddh0)324的电容性耦合的影响。
以下表2说明数据线(ddh0、ddh1、ddh2和ddh3)324、344、364和384之间的关系，其增强当一条以上数据线邻近于处于动态评估状态的数据线时的电容性噪声抗扰性。
表2
  动态节点  情形  攻击者   注释：
  数据线(ddh0)324  clk<0>130＝0；静态预充电状态  当数据线(ddh1)344正在下降时，字线(WL<1>)204正在上升。   通过经计时的p型沟道晶体管(Mp0)314静态保持数据线(ddh0)。上升的字线(WL<1>)204的重叠帮助数据线(ddh0)324抵抗来自(ddh0)344下降的电容性耦合。
  数据线(ddh1)344  clk<1>128＝作用；动态评估状态  不适用。
  数据线(ddh2)364  clk<2>126＝0；静态预充电状态  当数据线(ddh1)344正在下降时，字线(WL<1>)204正在上升。   通过经计时的p型沟道晶体管(Mp2)354静态保持数据线(ddh2)。上升的字线(WL<1>)204的重叠帮助数据线(ddh2)364抵抗来自(ddh1)344下降的电容性耦合。
  数据线(ddh3)384  clk<3>124＝0；静态预充电状态  无。   通过经计时的p型沟道晶体管(Mp3)374静态保持数据线(ddh3)。
一般来说，字线(WL<2>)206的输出帮助数据线(ddh1和ddh3)344和384减小电容性耦合，且字线(WL<1>)204的输出帮助数据线(ddh0和ddh2)324和364减小电容性耦合。如表1中所示，字线202的输出值或电压相对于其相关联的数据线(ddh0)324而反相，且邻近数据线(ddh1)344经历降低的电容性噪声耦合。
图5为选择性地激活字线驱动器群组(例如图4的字线驱动器群组)的字线的方法的特定说明性实施例的流程图。在500处，在存储器阵列的字线驱动器处接收部分经解码存储器地址。在502处，基于所述存储器阵列的存储器地址的第一部分而选择性地向选定字线驱动器群组提供时钟信号，其中多个字线驱动器中的每一字线驱动器与存储器阵列的字线相关联。在504处，根据存储器地址的第二部分而激活选定字线驱动器群组中的特定字线驱动器。在506处，使选定字线驱动器群组中的其它字线驱动器保持于非活动预充电状态。
在特定实施例中，存储器地址包括6个地址位。举例来说，存储器地址的第一部分可包括两个位，且存储器地址的第二部分可包括剩余的四个位。2到4位解码器(例如图1中的2到4位解码器112)可解码地址的第一部分且向条件时钟产生器(例如图1中的条件时钟产生器110)提供经解码的第一部分。条件时钟产生器可接收时钟输入(例如图1中的时钟输入118)且可选择性地将时钟信号应用于选定时钟(例如图1和3中的时钟124、126、128和130中的一者)。条件时钟产生器可将0电压、逻辑低或接地电压信号应用于未选定时钟。
选定时钟可激活字线驱动器(例如图3中的字线驱动器306、308、310和312)以向相关联字线(例如图2和3中的字线202、204、206和208)提供地址输入(例如图3中的地址120)。
在特定实施例中，揭示一种方法，其可包括接收时钟信号(例如图1中的时钟输入118)且根据存储器地址的经解码第一部分(例如，根据存储器地址中使用(例如)诸如图1中的2到4位解码器112等2到4位解码器解码的至少两个位)而选择性地将所述时钟信号应用于多个时钟或时钟输出(例如图1和3中的时钟124、126、128和130)中的一者。在另一特定实施例中，所述方法可包括使用条件时钟产生器(例如图1中的条件时钟产生器110)来根据存储器地址的经解码第一部分而确定时钟输出(例如图1中的时钟124、126、128和130)。在另一特定说明性实施例中，选定字线驱动器群组(例如字线驱动器306、308、310和312)包括共享地址输入(例如，图1中的地址输入120或地址输入122或者图3中的地址输入304)以接收存储器地址的第二部分。
结合本文所揭示的实施例所描述的各种说明性逻辑区块、配置、模块、电路和算法步骤可实施为电子硬件、计算机软件或所述两者的组合。为了清楚说明硬件与软件的此互换性，上文已大体上在其功能性方面描述了各种说明性组件、区块、配置、模块、电路和步骤。此功能性是实施为硬件还是软件取决于特定应用和对整个系统所强加的设计限制。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但不应将此类实施方案决策解释为导致偏离本发明的范围。
提供先前对所揭示实施例的描述是为了使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易明白对此些所揭示实施例的各种修改，且在不偏离本发明的精神或范围的情况下可将本文所定义的一般原理应用于其它实施例。因此，不希望将本发明限制于本文所展示的实施例，而是本发明应符合与如由所附权利要求书定义的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种电路装置，其包含：
第一电路，其用以接收时钟信号和存储器阵列的存储器地址的第一部分，所述第一电路用以解码所述存储器地址的所述第一部分且将所述时钟信号应用于多个时钟输出中的与多个字线驱动器的选定群组相关联的选定时钟输出，所述多个字线驱动器与所述存储器阵列相关联；和
第二电路，其用以解码所述存储器地址的第二部分，所述第二电路用以根据所述存储器地址的所述第二部分而选择性地激活所述选定字线驱动器群组中的特定字线驱动器。
2.根据权利要求1所述的电路装置，其中所述第一电路包含条件时钟产生器以接收所述时钟信号且选择性地将所述时钟信号应用于所述选定时钟输出。
3.根据权利要求2所述的电路装置，其中所述条件时钟产生器根据所述存储器地址的所述第一部分而选择性地将所述时钟信号应用于所述选定时钟输出。
4.根据权利要求1所述的电路装置，其中所述第一电路包含解码器以解码至少两个地址位以便确定所述存储器地址的所述第一部分。
5.根据权利要求1所述的电路装置，其中所述第一电路产生四个条件时钟输出，其中每次所述四个条件时钟输出中的一者为有效的，所述第一电路用以将所述四个条件时钟输出中的所述一者应用为所述选定时钟输出。
6.根据权利要求1所述的电路装置，其中所述选定字线驱动器群组包含四个字线驱动器，所述四个字线驱动器中的每一者均与所述存储器阵列的相应字线相关联，其中所述四个字线驱动器共享共用地址输入。
7.一种选择存储器阵列的特定字线的方法，所述方法包含：
解码存储器阵列的存储器地址的第一部分；
基于所述存储器地址的所述第一部分而选择性地向多个字线驱动器的选定群组提供时钟信号，其中所述多个字线驱动器中的每一者均与所述存储器阵列的字线相关联；
解码所述存储器地址的第二部分；和
根据所述存储器地址的所述第二部分而激活所述选定字线驱动器群组中的特定字线驱动器。
8.根据权利要求7所述的方法，其进一步包含：
接收时钟信号；
根据所述存储器地址的所述第一部分而选择性地将所述时钟信号应用于多个时钟输出中的一者。
9.根据权利要求7所述的方法，其进一步包含：
使用条件时钟产生器来根据所述存储器地址的所述第一部分而确定时钟输出。
10.根据权利要求7所述的方法，其中所述选定字线驱动器群组中的每一字线驱动器具有共享的地址输入以接收所述存储器地址的所述第二部分。
11.一种电路装置，其包含：
用以解码存储器阵列的存储器地址的第一部分的装置；
用于基于所述存储器地址的所述第一部分而选择性地向选定字线驱动器群组提供时钟信号的装置；
用于解码所述存储器地址的第二部分的装置；和
用于根据所述存储器地址的所述第二部分而激活所述选定字线驱动器群组中的特定字线驱动器的装置。
12.根据权利要求11所述的电路装置，其中所述字线驱动器中的每一者均与所述存储器阵列的字线相关联。
13.根据权利要求12所述的电路装置，其进一步包含：
条件时钟产生器，其包括用以接收所述存储器地址的所述第一部分的地址输入和用以接收时钟信号的时钟输入，所述条件时钟产生器用以根据所述存储器地址的所述第一部分而选择性地将所述时钟信号应用于多个时钟输出中的一者。
14.根据权利要求12所述的电路装置，其中，所述用于解码所述存储器地址的第二部分的装置进一步包含用于将所述存储器地址的所述第二部分应用于共享地址线的装置。
15.根据权利要求12所述的电路装置，其中所述电路装置包含集成电路。
16.根据权利要求15所述的电路装置，其中所述集成电路包括所述存储器阵列。
17.一种电路装置，其包含：
字线驱动器群组，所述字线驱动器中的每一者包含控制端子、地址端子和输出端子，所述输出端子耦合到存储器阵列的字线；
反相器，其包括用以接收存储器地址的输入且包括耦合到所述字线驱动器中的每一者的所述地址端子的反相输出；和
多个时钟输出，所述多个时钟输出中的每一者耦合到所述字线驱动器群组中的相应一个字线驱动器的所述控制端子。
18.根据权利要求17所述的电路装置，其进一步包含用以从单个时钟导出所述多个时钟输出的电路。
19.根据权利要求17所述的电路装置，其进一步包含：
时钟产生器，其用以接收时钟信号且选择性地将所述时钟信号应用于所述多个时钟输出中的一者。
20.根据权利要求19所述的电路装置，其中与所述多个时钟输出中选定的一者相关联的所述字线驱动器处于动态评估状态，且其中所述字线驱动器群组中的其它字线驱动器处于静态预充电状态。
21.根据权利要求20所述的电路装置，其中所述静态预充电状态包含固定电压电平。
22.一种电路装置，其包含：
地址输入；
多个时钟输出；
字线驱动器群组，其耦合到存储器阵列的字线，所述字线驱动器群组中的每一字线驱动器耦合到所述地址输入且耦合到所述多个时钟输出中的相应时钟输出；和
电路，所述电路包括：
第一电路，其用以接收时钟信号和存储器阵列的存储器地址的第一部分，所述第一电路用以解码所述存储器地址的所述第一部分且将所述时钟信号应用于所述多个时钟输出中所选择的时钟输出；和
第二电路，其用以解码所述存储器地址的第二部分，所述第二电路用以根据所述存储器地址的所述第二部分而选择性地激活选定字线驱动器群组中的特定字线驱动器。
23.根据权利要求22所述的电路装置，其中所述字线驱动器群组中的所述选定字线驱动器处于活动评估状态，且其中所述字线驱动器群组中的其它字线驱动器处于静态预充电状态。
24.根据权利要求23所述的电路装置，其中所述字线驱动器的状态由所述时钟信号的所述选择性应用来确定。
25.根据权利要求22所述的电路装置，其中所述电路包含条件时钟产生器。
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