JPH0770220B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、半導体メモリのようにCMOS（相補型MOS）デコーダ
回路を具備するものに利用して有効な技術に関するもの
である。

〔背景技術〕

RAM（ランダム・アクセス・メモリ）やROM（リード・オ
ンリー・メモリ）のような半導体記憶装置においては、
１つのメモリセルを選択するため選択信号を形成するア
ドレスデコーダが設けられる。これらのアドレスデコー
ダは、例えばｎビットのアドレス信号を受ける2ⁿ個の論
理ゲート回路により構成することができる。しかしなが
ら、このようにすると、論理ゲート回路の数が膨大にな
ること、及びメモリアレイを構成するワード線やデータ
線（ビット線又はディジット線）の比較的狭いピッチ内
に上記論理ゲート回路を形成することが困難となる。

そこで、アドレスデコーダを複数個に分割して、素子数
の低減と半導体基板上のレイアウトを高密度に行うこと
が考えられる。例えば、第３図に示すように、図示しな
いプリデコード回路により形成された複数の選択タイミ
ング信号y00ないしy11と、アドレス信号a2ないしai
を受ける単位のデコーダ（NANDゲート回路）回路G1の出
力信号とを４つの論理ゲート（NORゲート）回路G2ない
しG5に供給して、４通りの選択信号YS0ないしYS3を形成
することができる。これによって、上記単位のデコーダ
回路G1は、４つの選択信号線分の比較的大きなピッチに
合わせて形成できる。

しかしながら、上記ゲート回路G2ないしG5は、比較的狭
いピッチで配置される選択信号線YS0ないしYS3等に合わ
せて形成されるため、上記論理ゲート回路G2等を構成す
るMOSFETQ10ないしQ13の素子サイズを小さく形成しなけ
ればならない。この結果、その電流駆動能力が制限さ
れ、動作速度が遅くなってしまうという問題が生じる。

なお、ダイナミック型RAMにおけるアドレスデコーダに
関しは、例えば特開昭53−41946号公報参照。

〔発明の目的〕

この発明の目的は、動作の高速化を図ったデコーダ回路
等のような論理ゲート回路を含む半導体集積回路装置を
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。複数ビット
からなるアドレス信号のうちの一部のアドレス信号を単
位のデコーダ回路により解読して第１の選択信号を形成
し、複数ビットからなるアドレス信号のうち残り一部の
アドレス信号をプリデコーダ回路により解読して複数通
りの第２の選択信号を形成し、上記第１の選択信号と第
２の選択信号とを受けてそれぞれが１つのアドレス選択
信号を形成する複数のCMOS論理回路を設け、かかるCMOS
論理回路を構成する直列形態にされた第１導電型のMOSF
ETのうち電源電圧又は回路の接地電位側に設けられた一
方のMOSFETと並列形態にされた第２導電型のMOSFETの一
方のMOSFETとのゲートに上記第１の選択信号を供給し、
上記第１導電型の他方MOSFETと第２導電型の他方のMOSF
ETとのゲートにプリデコーダ回路により形成された複数
通りの第２の選択信号の１つを供給し、上記単位のデコ
ーダ回路により形成された第１の選択信号が供給される
複数の第１導電型のMOSFETを相互に並列接続するもので
ある。

〔実施例〕

第１図には、この発明が適用されたダイナミック型RAM
の一実施例の回路図が示されている。同図のRAMは、そ
のアドレスバッファやアドレスデコーダ等の周辺回路が
CMOS回路により構成される。

集積回路の構造は、大まかに説明すると次のようにな
る。すなわち、単結晶Ｐ型シリコンからなり、かつＮ型
ウエル領域が形成された半導体基板の表面部分のうち、
活性領域とされた表面部分以外、言い換えると半導体配
線領域、キャパシタ形成領域、及びＮチャンネル及びＰ
チャンネルMOSFETのソース、ドレイン及びチャンネル形
成領域（ゲート形成領域）とされた表面部分以外には、
公知の選択酸化法によって形成された比較厚い厚さのフ
ィールド絶縁膜が形成されている。キャパシタ形成領域
は、特に制限されないが、キャパシタ形成領域上には、
比較的薄い厚さの絶縁膜（酸化膜）を介して１層目ポリ
シリコン層が形成されている。１層目ポリシリコン層
は、フィールド絶縁膜上まで延長されている。１層目ポ
リシリコン層の表面には、それ自体の熱酸化によって形
成された薄い酸化膜が形成されている。キャパシタ形成
領域における半導体基板表面には、イオン打ち込み法に
よるＮ型領域が形成されること、又は所定の電圧が供給
されることによってチャンネルが形成される。これによ
って、１層目ポリシリコン層、薄い絶縁膜及びチャンネ
ル領域からなるキャパシタが形成される。フィールド酸
化膜上の１層目ポリシリコン層は、１種の配線とみなさ
れる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
いる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの層間絶縁膜が形成され、この層間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この層間絶縁膜
上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜のフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

１ビットのメモリセルMCは、その代表として示されてい
るように情報記憶キャパシタCsとアドレス選択用MOSFET
Qmとからなり、論理“1",“0"の情報はキャパシタCsに
電荷が有るか無いかの形で記憶される。

情報の読み出しは、MOSFETQmをオン状態にしてキャパシ
タCsを共通のデータ線DLにつなぎ、データ線DLの電位が
キャパシタCsに蓄積された電荷量に応じてどのような変
化が起きるかをセンスすることによって行われる。

メモリセルMCを小さく形成し、かつ共通のデータ線DLに
多くのメモリセルをつないで高集積大容量のメモリマト
リックスにしてあるため、上記キャパシタCsと、共通デ
ータ線DLの図示しない浮遊容量Coとの比Cs/Coは非常に
小さな値になる。したがって、上記キャパシタCsに蓄積
された電荷量によるデータ線DLの電位変化は、非常に微
少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルDCが設けられている。このダミーセルDCは、特に
制限されないが、そのキャパシタCdの容量値がメモリセ
ルMCのキャパシタCsのほゞ半分であることを除き、メモ
リセルMCと同じ製造条件、同じ設計定数で作られてい
る。キャパシタCdは、アドレッシングに先立って、MOSF
ETQd′によって接地電位に充電される。このように、キ
ャパシタCdは、キャパシタCsの約半分の容量値に設定さ
れているので、メモリセルMCからの読み出し信号のほゞ
半分に等しい基準電圧を形成することになる。

相補データ線DL,▲▼に結合されるメモリセルの数
は、検出精度を上げるため等しくされ、DL,▲▼の
それぞれに１個ずつのダミーセルが結合されている。ま
た、各メモリセルMCは、１本のワード線WLと相補対デー
タ線の一方との間に結合される。各ワード線WLは双方の
データ線対と交差しているので、ワード線WLに生じる雑
音成分が静電結合によりデータ線にのっても、その雑音
成分が双方のデータ線対DL,▲▼に等しく現れ、後
述する差動型のセンスアンプSAによって相殺される。ア
ドレッシングにおいて、相補データ線対DL,▲▼の
一方に結合されたメモリセルMCが選択された場合、他方
のデータ線には必ずダミーセルDCが結合されるように一
対のダミーワード線DWL,▲▼の一方が選択され
る。

センスアンプSAは、一対の交差結線されたMOSFETQ1,Q2
を有し、これらの正帰還作用により、相補データ線DL,
▲▼に現れた微少な信号を差動的に増幅する。この
正帰還動作は、２段階に分けておこなわれ比較的小さい
コンダクタンスにされたMOSFETQ7が比較的早いタイミン
グ信号φpa1によって導通し始めると同時に開始され、
アドレッシングによって相補データ線DL,▲▼に与
えられた電位差に基づき高い方のデータ線電位は遅い速
度で、低い方のそれは速い速度で共にその差が広がりな
がら下降していく。この時、上記電圧差がある程度大き
くなったタイミングで比較的大きいコンダクタンスにさ
れたMOSFETQ8がタイミング信号φpa2によって導通する
ので、上記低い方のデータ線電位が急速に低下する。こ
のように２段階にわけてセンスアンプSAの動作を行わせ
ることによって、上記高い方の電位落ち込みを防止す
る。こうして低い方の電位が交差結合MOSFETのしきい値
電圧以下に低下したとき正帰還動作が終了し、高い方の
電位の下降は電源電圧Vccより低く上記しきい値電圧よ
り高い電位に留まるとともに、低い方の電位は最終的に
接地電位（0V）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルMCの記憶情報は、このセンス動作によって得られ
たハイレベル若しくはロウレベルの電位をそのまま受け
取ることによって回復する。しかしながら、前述のよう
にハイレベルが電源電圧Vccに対して一定以上落ち込む
と、何回かの読み出し、再書込みを繰り返しているうち
に論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、ロウレベルの信号に対して何ら影響を与えずハイレ
ベルの信号にのみ選択的に電源電圧Vccの電位にブース
ト（昇圧）する働きがある。

同図において代表として示されているデータ線対DL,▲
▼は、カラムスイッチCWを構成するMOSFETQ3,Q4を
介してコモン相補データ線対CDL,▲▼に接続され
る。他の代表として示されているデータ線対についても
同様なMOSFETQ5,Q6を介してコモン相補データ線対CDL,
▲▼に接続される。このコモン相補データ線対CD
L,▲▼には、出力アンプを含むデータ出力バッフ
ァDOBの入力端子とデータ入力バッファDIBの出力端子に
接続される。

ロウアドレスデコーダＲ−DCR及びカラムアドレスデコ
ーダＣ−DCRは、後述するロウアドレスバッファＲ−ADB
及びカラムアドレスバッファＣ−ADBでそれぞれ形成さ
れた内容相補アドレス信号を受けて、１本のワード線及
びダミーワード線並びにカラムスイッチ選択信号を形成
してメモリセル及びダミーセルのアドレッシングを行
う。すなわち、ロウアドレスバッファＲ−ADBは、ロウ
アドレスストローブ信号▲▼により形成されたタ
イミング信号φarに同期して外部アドレス信号AX0〜AXi
を取込み、ロウデコーダＲ−DCRに伝える。ロウデコー
ダＲ−DCRは、そのアドレス信号の解読を行うととも
に、ワード線選択タイミング信号φｘに同期して所定の
ワード線及びダミーワード線の選択動作を行う。また、
カラムアドレスバッファＣ−ADBは、遅れて供給された
カラムアドレスストローブ信号▲▼により形成さ
れたタイミング信号φacに同期して外部アドレス信号AY
0〜AYiを取込みカラムデコーダＣ−DCRに伝える。カラ
ムデコーダＣ−DCRは、そのアドレス信号の解読を行う
とともに、データ線選択タイミング信号φｙに同期して
データ線の選択動作を行う。

上記カラムアドレスバッファＣ−ADB及びカラムアドレ
スデコーダＣ−DCRは、スタティック型のCMOS回路によ
り構成される。これにより、１つのワード線を選択状態
にしておいて、カラムアドレス信号を変化させ、選択さ
れるデータ線を切り換えることによる連続アクセスモー
ド（スタティックカラムモード）機能を持つようにされ
る。

タイミング制御回路TCは、外部から供給されたアドレス
ストローブ信号▲▼，▲▼と、ライトイネ
ーブル信号▲▼とを受け、上記代表として示された
タイミング信号の他各種タイミング信号を形成する。

第２図には、上記カラムアドレスデコーダＣ−DCRの一
実施例の回路図が示されている。同図において、チャン
ネル部分に矢印が付されたMOSFETはＰチャンネルMOSFET
である。

特に制限されないが、カラムアドレスデコーダＣ−DCR
は、２分割されて構成される。すなわち、プリデコーダ
回路PDCRは、２ビットからなる相補アドレス信号ａ０と
ａ１及びデータ線選択タイミング信号φｙを受けて、４
通りのデータ線選択タイミング信号y00ないしy11を
形成する。例えば非反転のアドレス信号a0とa1が共にロ
ウレベルなら信号y00が、非反転のアドレス信号a0が
ハイレベルでa1がロウレベルなら信号y01が、非反転
のアドレス信号a0がロウレベルでa1がハイレベルなら信
号10が、非反転のアドレス信号a0とa1が共にハイレベ
ルなら信号y11がそれぞれワード線選択タイミング信
号φｙのハイレベルへの立ち上がりに同期してロウレベ
ルにされる。ここで、相補アドレス信号ａとａ１は、非
反転のアドレス信号a0,a1と反転のアドレス信号0,
１を合わせて表現するものである。

残りのアドレス信号a2ないしaiが所定の組み合わせに従
って、単位のデコーダ回路を構成するナンド（NAND）ゲ
ート回路G1に供給される。この単位回路G1の出力信号
と、上記プリデコーダ回路PDCRの４通りの信号y00な
いしy11とは、４つのノア（NOR）ゲート回路G2ないし
G5に供給され、４通りのデコード出力信号YS0ないしYS3
が形成される。

上記ノアゲート回路G2ないしG5は、ノアゲート回路G2と
G5の具体的回路が例示的に示されているように、次の各
回路素子により構成される。ノアゲート回路G2は、直列
形態にされたＮチャンネルMOSFETQ10とQ11と並列形態に
されたＮチャンネルMOSFETQ12,Q13から構成される。上
記直列形態のMOSFETQ10とQ11のうち、電源電圧端子Vcc
にそのソースが接続されたMOSFETQ10のゲートに、上記
単位のデコーダ回路としてのナンドゲート回路G1の出力
信号が供給される。上記ナンドゲート回路G1の出力信号
は、上記並列形態にされた一方のMOSFETQ12のゲートに
も供給される。他の代表として示されているノアゲート
回路G5も、上記同様なMOSFETQ14ないしQ17から構成され
る。このノアゲート回路G5における直列形態のMOSFETQ1
4,Q15のうち、電源電圧端子Vccにそのソースが接続され
たMOSFETQ14のゲートに、上記単位のデコーダ回路とし
てのナンドゲート回路G1の出力信号が供給される。上記
ナンドゲート回路G1の出力信号は、並列形態にされた一
方のMOSFETQ16のゲートにも供給される。

残りのノアゲート回路G3及びG4も上記同様な回路により
構成され、その直列形態のMOSFETのうち、電源電圧側に
配置されたMOSFETのゲートと、並列形態のMOSFETのうち
一方のMOSFETのゲートに、上記ナンドゲート回路G1の出
力信号が共通に供給される。

上記ノアゲート回路G2における他の入力端子としてのMO
SFETQ11とQ12のゲートには、プリデコーダ回路PDCRによ
り形成された信号y00が供給される。以下同様に、ノ
アゲート回路G3ないしG5の他方の入力端子には、それぞ
れプリデコーダ回路PDCRの出力信号（データ線選択タイ
ミング信号）y01、y10及びy11が供給される。

このようなアドレス信号ａ0,ａ１に従った４通りのデー
タ線選択タイミング信号y00ないしy11を形成するこ
とにより、上記１つの単位回路G1の出力によって４つの
データ線選択信号YS0ないしYS3を形成することができ
る。これによって、前記第１図に示したようなメモリア
レイMARYにおける比較的狭いピッチで配置される相補デ
ータ線DL,▲▼と、比較的多くのMOSFETから構成さ
れることによって比較的広い占有エリアを持つ単位回路
G1等のピッチを合わせることができる。それ故、半導体
基板上において高密度でメモリアレイMARYと、そのアド
レスデコーダを配置することができる。

この実施例では、４つのノアゲート回路G2ないしG5は、
単位のデコーダ回路G1の出力信号を共通に受けるもので
あることに着目し、上述のように直列形態のMOSFETQ10,
Q11及びQ14,Q15等のうち、電源電圧側のMOSFETQ10とQ14
等に、上記単位のデコーダ回路G1の出力信号を供給す
る。そして、これらは常に同時にオン／オフ状態にされ
ることより、相互に並列接続するものである。すなわ
ち、ノアゲート回路G2におけるMOSFETQ10とQ11の接続点
は、他のノアゲート回路G3ないしG5における同様な直列
形態のMOSFETQ14,Q15等の相互接続とを共通接続するも
のである。

これにより、例えば、単位のデコーダ回路G1の出力信号
がロウレベルの選択信号を形成したとき、これに応じて
各ノアゲート回路G2ないしG5における電源電圧側のＰチ
ャンネルMOSFETQ10,Q14等は全てオン状態にされ、これ
に対応されたＮチャンネルMOSFETQ12,Q16等はオフ状態
にされる。この後、データ線選択タイミング信号φｙの
立ち上がりに同期して、プリデコーダ回路PDCRによって
１つのデータ線選択タイミング信号y00がロウレベル
にされたなら、ノアゲート回路G2のＰチャンネルMOSFET
Q11がオン状態に、ＮチャンネルMOSFETQ13がオフ状態に
されるため、データ線選択信号YS0がハイレベルに立ち
上がり、カラムスイッチMOSFETをオン状態にして、相補
データ線DL,▲▼とコモン相補データ線CDL,▲
▼を接続させる。

この選択動作において、上記オン状態にされたMOSFETQ1
1には、MOSFETQ10の他、他のノアゲート回路G3ないしG5
における電源電圧側MOSFETからも電流が供給されるた
め、比較的大きな駆動電流を流すものとなる。言い換え
るならば、電源電圧側のＰチャンネルMOSFETの合成コン
ダクタンスは、並列形態とされた４つのＰチャンネルMO
SFETにより大きくできるから、選択信号YS0を形成する
ノアゲート回路G2の出力端子からみた合成コンダクタン
スが大きくできるものである。

なお、他のノアゲート回路G3ないしG5においては、それ
ぞれに対応されたプリデコーダ回路PDCRの出力信号y0
1ないしy11のハイレベルによって、出力端子側のＰチ
ャンネルMOSFETがオフ状態にされるため、これらのノア
ゲート回路G3ないしG5に設けられた電源電圧側のＰチャ
ンネルMOSFETに流れる電流は、全て上記選択信号を形成
するノアゲート回路G2側に流れるものとなる。

これによって、上記選択信号線YS0ないしYS3等の比較的
狭いピッチに合わせて形成される比較的小さなMOSFETか
らなるノアゲート回路によっても、その電流駆動能力を
大きくできるものとなる。

このように電流駆動能力の改善によってカラム選択動作
を高速に行える。特に、ワード線を選択状態にして、カ
ラムアドレス信号を次々に切り換えるという連続アクセ
スモードの高速換を図ることができる。

〔効 果〕

（１）CMOS論理ゲート回路における直列形態とされた複
数のMOSFETのうち、動作電圧端子側に配置されたMOSFET
のゲートに共通の入力信号を供給して、これら共通の入
力信号を受けるMOSFETを相互に並列形態に接続すること
によって、上記直列形態のMOSFETを通した一方のレベル
の出力信号を形成するとき、他方のレベルの出力信号を
形成する他のCMOS論理ゲート回路におけるオン状態にさ
れるMOSFETを利用して上記一方のレベルの出力信号を形
成することができる。これによって、高速に上記一方の
レベルの出力信号を形成することができるという効果が
得られる。

（２）上記（１）により、カラムアドレス信号を切り換
えて、連続的なアクセス動作を行うスタティックカラム
モードの高速化を実現できるという効果が得られる。

（３）上記（１）により、非選択の出力信号を形成する
単位回路における直列MOSFETも利用して、選択信号を形
成することができるから、比較的小さな素子サイズによ
り所望の信号伝達特性を持って出力信号を得ることがで
きるから、高集積化を実現できるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プリデコーダ
回路により構成される信号の数は、種々の実施形態を採
ることができるものである。単位のデコーダ回路の入力
側にも、別のプリデコーダ回路により形成された信号を
供給するものとしてもよい。

また、上記共通の入力信号と、択一的に形成された入力
信号を受ける回路は、ＰチャンネルMOSFETが並列形態に
され、ＮチャンネルMOSFETが直列形態にされるものであ
ってもよい。この場合には、共通の入力信号は、直列MO
SFETのうち回路の接地電位側に設けられたMOSFETのゲー
トに供給して、これらMOSFETを相互に並列形態にすれば
よい。なお、第２図と同様に正の電源電圧Vccを用い、
電源電圧Vccのようなハイレベルを論理“1"とする正論
理を採る場合、上記構成のCMOS論理ゲート回路は、ナン
ドゲート構成とされる。このようなナンドゲート回路を
用いた場合には、その入力信号が全てハイレベルとされ
たもののみがロウレベルの出力信号を形成するものとな
る。

また、ダイナミック型RAMのメモリセルの読み出し動作
に必要とされる基準電圧は相補データ線のハイレベルと
ロウレベルを短絡させて形成されたVcc/2プリチャージ
電圧を利用するダミーセルレス方式を利用するものであ
ってもよい。上記ダイナミック型RAMを構成する他の周
辺回路の具体的回路構成は、種々の実施態様を採ること
ができるものである。例えば、アドレス信号は、それぞ
れ独立した外部端子から供給するものであってもよい。

〔利用分野〕

この発明は、ダイナミック型RAMに限らず、スタティッ
ク型RAM、ROMを含め、複数ビットの入力信号を受けてそ
れを解読する各種デコード回路や、共通の入力信号と、
択一的な入力信号を受ける複数個からなるCMOS論理ゲー
ト回路を具備する半導体集積回路装置に広く利用できる
ものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
一実施例を示す回路図、 第２図は、そのデコーダ回路の一実施例を示す回路図、 第３図は、この発明に先立って考えられたデコーダ回路
の一例を示す回路図である。 MARY……メモリアレイ、MC……メモリセル、DC……ダミ
ーセル、CW……カラムスイッチ、SA……センスアンプ、
AR……アクティブリストア回路、Ｒ−DCR……ロウアド
レスデコーダ、Ｃ−DCR……カラムアドレスデコーダ、
Ｒ−ADB……ロウアドレスバッファ、Ｃ−ADB……カラム
アドレスバッファ、DOB……データ出力バッファ、DIB…
…データ入力バッファ、TC……タイミング制御回路、PD
CR……プリデコーダ回路、G1……単位回路（ナンドゲー
ト回路）、G2〜G5……ノアゲート回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0952 Ｈ０３Ｍ 7/00 8842−5Ｊ 8839−5Ｊ Ｈ０３Ｋ 19/094

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数ビットからなるアドレス信号のうちの
   一部のアドレス信号を解読して第１の選択信号を形成す
   る単位のデコーダ回路と、 複数ビットからなるアドレス信号のうち残り一部のアド
   レス信号を解読して複数通りの第２の選択信号を形成す
   るプリデコーダ回路と、 上記第１の選択信号と第２の選択信号とを受けてそれぞ
   れが１つのアドレス選択信号を形成する複数のCMOS論理
   回路とを含み、 上記CMOS論理回路を構成する直列形態にされた第１導電
   型のMOSFETのうち電源電圧又は回路の接地電位側に設け
   られた一方のMOSFETと並列形態にされた第２導電型のMO
   SFETの一方のMOSFETとのゲートに上記第１の選択信号を
   供給し、上記第１導電型の他方のMOSFETと第２導電型の
   他方のMOSFETとのゲートにプリデコーダ回路により形成
   された複数通りの第２の選択信号の１つを供給し、 上記単位のデコーダ回路により形成された第１の選択信
   号が供給される複数のCMOS論理回路において、かかる第
   １の選択信号が供給される複数の第１導電型のMOSFETを
   相互に並列接続してなるデコーダ回路を備えてなること
   を特徴とするは半導体集積回路装置。