JP2004079063A - 半導体記憶装置及びその制御方法 - Google Patents
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Abstract
【課題】動作サイクルの高速化を図る半導体記憶装置及びその制御方法の提供。
【解決手段】コマンド信号を受け、クロック信号ＣＬＫの遷移に基づき、リード制御用の信号（ＲＰＢ）を生成する手段と、コマンド信号を受けクロック信号の遷移に基づき、ライト制御用の信号（ＷＰＢ）を生成する手段と、を備え、リード制御用の信号に基づきアドレスのデコード、ワード線の選択、センスアンプの活性化が行われ、セルデータが読出されるリードサイクルと、ライト制御用の信号に基づきアドレスのデコード、ワード線の選択、ライトアンプの活性化が行われ、選択されたセルへのデータの書き込みが行われ、さらに、ビット線のプリチャージが行われるライトサイクルと、が交互に行われ、リードサイクルのセンス期間とライトサイクルのデコード期間がオーバラップする。
【選択図】 図１
【解決手段】コマンド信号を受け、クロック信号ＣＬＫの遷移に基づき、リード制御用の信号（ＲＰＢ）を生成する手段と、コマンド信号を受けクロック信号の遷移に基づき、ライト制御用の信号（ＷＰＢ）を生成する手段と、を備え、リード制御用の信号に基づきアドレスのデコード、ワード線の選択、センスアンプの活性化が行われ、セルデータが読出されるリードサイクルと、ライト制御用の信号に基づきアドレスのデコード、ワード線の選択、ライトアンプの活性化が行われ、選択されたセルへのデータの書き込みが行われ、さらに、ビット線のプリチャージが行われるライトサイクルと、が交互に行われ、リードサイクルのセンス期間とライトサイクルのデコード期間がオーバラップする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、動作速度をさらに向上させる設計方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、スイッチやルータなど通信機器等において、ＯＣ−１９２（１０Ｇｂｐｓ）やＯＣ−７６８（４０Ｇｂｐｓ）などの超高速光通信規格が一般的となり、これらの規格に応えるデータ転送速度を実現するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）技術としてＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）／ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）が共同開発されており、ＱＤＲＩＩ／ＤＤＲＩＩ ＳＲＡＭは最高動作周波数が３３３ＭＨｚまでサポートする仕様とされている（ＮＥＣ．プレスリリース：２００２年０４月１５日−２：”ｈｔｔｐ：／／ｗｗｗ．ｎｅｃ．ｃｏ．ｊｏ／ｐｒｅｓｓ／ｊａ／０２０４／１５０２／ｈｔｍｌ”）。ＱＤＲＩＩアーキテクチャ（設計方式）は、データ・ポートが入力ポートと出力ポートとに分かれており（Ｉ／Ｏセパレート）、それぞれが、ダブルデータレートで動作する。なお、ＱＤＲは、ＩＤＴ社、マイクロン社の登録商標である。
【０００３】
ＱＤＲでは、メモリセルアレイからのデータの読み出しを行うリードサイクルと、メモリセルアレイへのデータの書き込みを行うデータのライトサイクルは交互に行われる。
【０００４】
図２を参照して、この種のメモリデバイスについて、その概略を説明しておく。図２を参照すると、セルアレイブロック１０が複数設けられている。複数のセルアレイブロック１０は同一の構成とされており、図２では１つのセルアレイブロック１０の構成が示されている。セルアレイブロック１０は、セルアレイ１００と、ＸアドレスをデコードするＸデコーダ及び、Ｘデコーダによるデコードの結果選択されたワード線を駆動するワードドライバを含むＸ選択回路１０１と、ＹアドレスをデコードするＹデコーダ、及び、Ｙデコーダによるデコードの結果選択されたカラムのビット線をセンスアンプ又はライトアンプに接続するＹスイッチを含むＹ選択回路と、センスアンプＳＡ、及びライトアンプＷＡを含む回路群１０３と、コントロール回路１０２と、を備えている。
【０００５】
入力ポートをなす入力レジスタ１０９は、入力端子Ｄｉｎからライト（書き込み）データをクロック信号ＣＬＫに同期してラッチし、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）を介してライトアンプＷＡに供給する。また、センスアンプＳＡからのデータが出力されるリードバス（Ｒｅａｄ Ｂｕｓ）に入力端子が接続される出力レジスタ１０８は、クロック信号ＣＬＫに同期して、リード（読み出し）データをラッチし、出力端子Ｄｏｕｔから出力する。
【０００６】
リード用パルス発生回路１０６は、リード／ライト（Ｒ／Ｗ）コマンドを受け、リード（読み出し）動作のとき、リード制御用パルスＲＰＢを出力し、コントロール回路１０２に供給する。
【０００７】
ライト用パルス発生回路１０７は、リード／ライトコマンドを受け、ライト（書き込み）動作のとき、ライト制御用パルスＷＰＢを出力し、コントロール回路１０２に供給する。
【０００８】
アドレス用クロック発生回路１０５は、リード／ライトコマンドを受け、クロック信号ＣＬＫの遷移エッジで、リード用クロックＲＣ、ライト用クロックＷＣを生成して出力する。
【０００９】
アドレスレジスタ１０４は、図示されないメモリコントローラ、チップセット等から供給されるアドレス信号Ａｄｄを入力し、該アドレス信号を、例えばクロック信号ＣＬＫの立ち上がりエッジでラッチし、リード用クロック信号ＲＣ又はライト用クロック信号ＷＣがそれぞれ活性化されているとき、ラッチされたアドレス（Ｘアドレスと、Ｙアドレス、ブロック選択アドレス）を出力する。Ｘアドレスは、Ｘデコーダに供給され、ＹアドレスはＹデコーダに供給され、ブロック選択アドレスは、例えばコントロール回路１０２に供給される。コントロール回路１０２は、リード制御用パルスＲＰＢ、ライト制御用パルスＷＰＢを入力し、セルアレイブロック１０内で用いられるリード活性化信号及びライト活性化信号を生成し、選択されたワード線の活性化、センスアンプＳＡの活性化、ライトアンプＷＡの活性化を制御する。
【００１０】
上記の通り、メモリデバイスには、複数のセルアレイブロック部１０が設けられており、リードバス（Ｒｅａｄ Ｂｕｓ）、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）等のバス長、リード制御用パルスＲＰＢ、ライト制御用パルスＷＰＢ信号の制御信号の信号配線の配線長が長くなり、動作周波数の高速化、すなわちクロック周期の短時間化により、信号配線の遠端、近端間でのスキューが顕在化している。またメモリ容量の増大は、アドレス信号のビット幅の増大となり、Ｘデコーダ等のデコーダを構成する回路の段数が増大し、アドレスデコードの結果セルアレイに供給される内部アドレス信号の変化点のスキューも顕在化している。
【００１１】
ＱＤＲ等の設計仕様においては、リードサイクルとライトサイクルが交互に行われるが、この場合、ＲＰＢ、ＷＰＢ信号等の制御信号、及び、内部アドレス信号等のスキューも考慮して、サイクル時間が決定される。
【００１２】
【発明が解決しようとする課題】
上記した構成において、例えば、リードサイクルでは、選択されたメモリセルの記憶データに応じてビット線に現れる電圧を、読み出し回路を構成するセンスアンプで増幅して読み出しを行う。ライトサイクルでは、書き込み回路を構成するライトアンプによりフルスイングの信号電圧でビット線を駆動することで、選択されたメモリセルへの書き込みを行う。このため、セルアレイブロック内においては、リード動作の方が、ライト動作よりも長時間となる。かかる構成において、リードサイクルとライトサイクルを交互に行うメモリシステムでは、１サイクルの期間の長い方のリードサイクルによって最高動作周波数が律速される。
【００１３】
したがって、本発明は、動作周波数をさらに向上させる半導体記憶装置と半導体装置及びその制御方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成する本発明の１つのアスペクトに係る半導体装置は、入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化される第１の回路と、前記クロック信号の前記第１の遷移に基づき生成される第３の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第２の回路と、前記クロック信号の前記第２の遷移に基づき生成される第４の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第３の回路と、を備え、前記クロック信号の前記第１の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第２の回路による一連の動作が第１の動作サイクルを構成し、前記クロック信号の前記第２の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第３の回路による一連の動作が第２の動作サイクルを構成し、前記第１の動作サイクルと前記第２の動作サイクルとを交互に行うように制御する回路と、前記第１の動作サイクルにおける前記第２の回路の活性化と、前記第２の動作サイクルにおける前記第１の回路の活性化とに関連する前記制御信号のタイミングを制御し、前記第１の動作サイクルにおける前記第２の回路の一部の動作と前記第２の動作サイクルにおける前記第１の回路とが時間的にオーバラップして動作するように、制御する回路と、を備えている。
【００１５】
本発明の他のアスペクトに係る半導体装置は、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、入力されたアドレス信号を、入力されたクロック信号によってラッチするとともに、前記クロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記ラッチしたアドレス信号を出力するアドレスレジスタ、及び、前記アドレスレジスタより出力されるアドレス信号を入力してデコードするデコーダと、前記クロック信号の第１の遷移に基づき、リード活性化用の第３の制御信号を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト活性化用の第４の制御信号を生成する回路と、前記クロック信号の前記第１の遷移に基づき生成される前記第３の制御信号と前記第４の制御信号のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダで選択されたワード線を活性化させ、ワード線の選択を行う回路と、前記クロック信号の第１の遷移に基づき生成される第５の制御信号が活性化される場合、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプと、前記クロック信号の第２の遷移に基づき生成される第６の制御信号が活性化される場合、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、を備え、入力されるクロック信号の前記第１の遷移から生成される前記制御信号によって、順次、活性化される、前記デコーダによるアドレスのデコード動作と、前記デコーダで選択されたワード線を活性化するワード線選択動作と、前記センスアンプによるセンス動作とがリードサイクルを構成し、前記クロック信号の前記第２の遷移から生成される前記制御信号で順次活性化される前記デコーダによるアドレスのデコード動作と、前記デコーダで前記選択されたワード線を活性化する回路によるワード線の選択動作、及び、前記ライトアンプによる書き込み動作とがライトサイクルを構成し、前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路と、前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路と、を備えている。
【００１６】
本発明の他のアスペクトに係る半導体記憶装置は、入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を生成するアドレス用クロック生成回路と、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記アドレス用クロック生成回路から出力される前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）を入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力するアドレスレジスタと、前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を生成するリード用パルス発生回路と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を生成するライト用パルス回路と、複数のメモリセルを有するメモリセルアレイと、前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダと、前記リード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する回路と、前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する回路と、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、選択されたワード線を活性化する回路と、前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を活性化する回路と、前記センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルに接続されるビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプと、前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を出力する回路と、前記ライトアンプ（ＷＡ）活性化信号が活性化を指示している場合に、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、を備え、前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作がリードサイクルを構成し、前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記ライトアンプによる書き込み動作と、がライトサイクルを構成し、前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路と、前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路を備えている。
【００１７】
本発明のさらに別のアスペクトに係る半導体装置は、入力されるクロック信号の第１の遷移に基づき活性化され、前記第１の遷移から第１の遅延をもって、第１の期間（Ａ）の第１の動作を行う第１の回路と、入力される前記クロック信号の前記遷移に後続する第２の遷移に基づき活性化され、前記第２の遷移から第２の遅延をもって、第２の期間（Ｂ）の第２の動作を行う第２の回路と、を備え、前記第１の動作と前記第２の動作とのサイクルが交互に行われる半導体装置において、Ａ＞Ｂの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、前記第２の回路の動作のサイクルの開始を、前記クロック信号の前記第２の遷移から、前記第２の遅延にさらに時間（Ａ−Ｂ）／２分遅らせる手段を備えている。
【００１８】
また本発明のさらに別のアスペクトに係る半導体装置において、Ｂ＞Ａの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、前記第１の動作のサイクルの開始を、前記クロック信号の前記第１の遷移から、前記第１の遅延にさらに時間（Ｂ−Ａ）／２分遅らせる手段を備えている。
【００１９】
本発明の１つのアスペクトに係る半導体記憶装置の制御方法は、
（ａ）入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を、アドレス用クロック生成回路により、生成する工程と、
（ｂ）アドレスレジスタにおいて、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）を入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力する工程と、
（ｃ）前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を、リード用パルス発生回路により、生成する工程と、
（ｄ）前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を、ライト用パルス回路により、生成する工程と、
（ｅ）複数のメモリセルを有するメモリセルアレイと、前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダと、コントロール回路と、センスアンプと、ライトアンプを有するセルアレイブロックの前記コントロール回路が、前記リード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する工程と、
（ｆ）前記コントロール回路が、前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する工程と、
（ｇ）前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、ワードドライバが、選択されたワード線を活性化する工程と、
（ｈ）前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を、前記コントロール回路が、活性化する工程と、
（ｉ）前記センスアンプにおいて、センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力する工程と、
（ｊ）前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を、前記コントロール回路が出力する工程と、
（ｋ）前記ライトアンプにおいて、前記ライトアンプ（ＷＡ）活性化信号に基づき、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行う工程と、
を有し、前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号で順次活性化される、前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作がリードサイクルを構成し、
前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号で順次活性化される、前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記ライトアンプによる書き込み動作と、がライトサイクルを構成しており、
（ｌ）前記リードサイクルと前記ライトサイクルとを交互に行うように制御する工程と、
（ｍ）前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する工程と、
を有する。かかる本発明によれば、クロック信号の動作周波数を向上させることができる。
【００２０】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その一実施の形態において、入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化される第１の回路（例えば図２のアドレスレジスタ、Ｘ選択回路、Ｙ選択回路等のアドレスデコード系回路）と、前記クロック信号の前記第１の遷移に基づき生成される第３の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第４の制御信号のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第２の回路（例えば図２のＸ選択回路においてワード線の選択を行うワード線駆動回路とその制御回路：図５（Ｃ）参照）と、前記クロック信号の前記第１の遷移に基づき生成される第５の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第２の回路の動作結果に基づき動作する第３の回路（例えば図２のセンスアンプＳＡ）と、前記クロック信号の前記第２の遷移に基づき生成される第６の制御信号が活性化される場合に、予め定められた所定の期間、活性化される第４の回路（例えば図２のライトアンプＷＡ、この第４の回路は第２の回路と同時に活性化されてもよい）と、を備え、前記クロック信号の前記第１の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第２の回路と前記第３の回路による一連の動作が第１の動作サイクル（例えばリードサイクル）を構成し、前記クロック信号の前記第２の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と、前記第２の回路、及び前記第４の回路と、による一連の動作が第２の動作サイクル（ライトサイクル）を構成し、前記第１の動作サイクルと前記第２の動作サイクルとを交互に行うように制御する回路（図１７参照）と、前記第１の動作サイクルにおける前記第３の回路と、前記第２の動作サイクルにおける前記第１の回路とを並行して動作させるように前記第３及び前記第２の制御信号のタイミングを制御する回路（例えば図２のアドレス用クロック発生回路、リード用及びライト用パルス発生回路）を備えている。同様な原理に従い、本発明は、その一実施の形態において、入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化される第１の回路（例えば図２のＸ選択回路のワードドライバによるワード線の選択）と、前記クロック信号の前記第１の遷移に基づき生成される第３の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第２の回路（例えば図２のＸ選択回路によるワード線駆動回路とセンスアンプよりなる）と、前記クロック信号の前記第２の遷移に基づき生成される第４の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第３の回路（図２のＸ選択回路によるワード線駆動回路とライトアンプ）と、を備え、前記クロック信号の前記第１の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第２の回路による一連の動作が第１の動作サイクルを構成し、前記クロック信号の前記第２の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第３の回路による一連の動作が第２の動作サイクルを構成し、前記第１の動作サイクルと前記第２の動作サイクルとを交互に行うように制御する回路（図１７参照）と、前記第１の動作サイクルにおける前記第２の回路の活性化と、前記第２の動作サイクルにおける前記第１の回路の活性化とに関連する前記制御信号のタイミングを制御し、前記第１の動作サイクルにおける前記第２の回路の一部の動作と前記第２の動作サイクルにおける前記第１の回路とが時間的にオーバラップして動作するように、制御する回路（図２のアドレス用クロック発生回路１０５、リード用パルス発生回路１０６、ライト用パルス発生回路１０７）とを備えた構成としてもよい。
【００２１】
本発明は、好ましい一実施の形態において、図２を参照すると、入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を生成するアドレス用クロック生成回路（１０５）と、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記アドレス用クロック生成回路から出力される前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）を入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力するアドレスレジスタ（１０４）と、前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を生成するリード用パルス発生回路（１０６）と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を生成するライト用パルス回路（１０７）と、複数のメモリセルを有するメモリセルアレイ（１００）と、前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダ（１０１、１０３）と、制御回路（１０２）を備えている。
【００２２】
本発明の一実施の形態の半導体記憶装置において、制御回路（１０２）は、例えばリード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する回路と、前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する回路と、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、選択されたワード線を活性化する回路（１０１、及び図５（Ｃ）参照）を備えている。さらに、コントロール回路（１０２）は、前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を活性化する回路と、前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を出力する回路とを備えている。
【００２３】
さらに、本発明の一実施の形態の半導体記憶装置は、センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルに接続されるビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプ（ＳＡ）と、前記ライトアンプ（ＷＡ）活性化信号が活性化を指示している場合に、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、を備えている。
【００２４】
本発明の一実施の形態の半導体記憶装置において、前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作がリードサイクルを構成し、前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記ライトアンプによる書き込み動作と、がライトサイクルを構成している。本発明の一実施の形態の半導体記憶装置において、ライトデータの入力用ポートとリードデータの出力ポートとが別々に設けられている
【００２５】
本発明の一実施の形態の半導体記憶装置において、前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路（図１７参照）と、前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路（１０５、１０６、１０７）を備えている。かかる構成により、駆動クロック信号の周波数の高速化を図っている。
【００２６】
本発明の一実施の形態の半導体記憶装置においては、前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダ（１０１のＸ選択回路、１０３のＹ選択回路等）によるデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作とがリードサイクルを構成し、前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作及び前記ライトアンプによる書き込み動作と、前記プリチャージ回路によるプリチャージ動作とがライトサイクルを構成し、前記ワード線の選択動作と前記書き込み動作はオーバラップして行われ、前記リードサイクルと前記ライトサイクルとを交互に行う制御が行われ、前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させ、前記ライトサイクルにおける前記プリチャージ回路によるビット線のプリチャージ動作と、前記ライトサイクルの次のサイクルのリードサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する構成としてもよい。
【００２７】
本発明の一実施の形態の半導体記憶装置において、前記リードサイクルにおけるワード線の選択期間と、前記アドレスレジスタから前記アドレスデコーダに出力されるアドレス信号が変化するタイミングのスキューの時間の和である第１の時間が、前記ライトサイクルにおけるワード線の選択期間と前記プリチャージ期間の和である第２の時間よりも大きいとき、前記ライト用クロック（ＷＣ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）を生成するためのライト用パルス信号（ＷＰＢ）をさらに、（第１の時間−第２の時間）／２、遅らせる、ように制御する構成とされる。
【００２８】
本発明の一実施の形態の半導体記憶装置において、前記リードサイクルにおけるワード線の選択期間と、前記アドレスレジスタから前記アドレスデコーダに出力されるアドレス信号が変化するタイミングのスキューの時間の和である第１の時間が、前記ライトサイクルにおけるワード線の選択期間と前記プリチャージ期間の和である第２の時間よりも小さいとき、前記リード用クロック（ＲＣ）と前記リード用のワンショットパルス（ＲＯＳ）を生成するためのライト用パルス（ＲＰＢ）をさらに、（第２の時間−第１の時間）／２、遅らせる、ように制御する構成とされる。
【００２９】
上記した実施の形態から、入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号にしたがって活性化され、第１の期間（Ａ）の第１の動作を行う第１の回路と、入力される前記クロック信号の前記遷移に後続する第２の遷移に基づき生成される第２の制御信号にしたがって活性化され、第２の期間（Ｂ）の第２の動作を行う第２の回路と、備え、前記第１の動作と前記第２の動作のサイクルとが交互に行われる半導体装置において、Ａ＞Ｂの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、前記クロック信号の前記第２の遷移から前記第２の回路の動作の開始までの遅延に、さらに時間（Ａ−Ｂ）／２分の遅延を付加する構成とし、クロック周期を、Ａから、（Ａ＋Ｂ）／２に高速化する構成が導かれる。Ｂ＞Ａの場合には、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、前記クロック信号の前記第１の遷移から前記第１の回路の動作の開始までの遅延に、さらに時間（Ｂ−Ａ）／２分の遅延を付加する。
【００３０】
本発明の別の実施の形態の半導体記憶装置において、前記クロック信号の前記第２の遷移を、前記第１の遷移に後続するサイクルのクロックの遷移とする代わりに、リードコマンドとライトコマンドよりなるコマンド及びアドレス信号を、前記クロック信号の１つのパルスの立ち上がりエッジと立ち下がりエッジでサンプルし、前記セルアレイブロックでのデコード、前記センスアンプの活性化、前記ライトアンプの活性化は、前記クロック信号の前記立ち上がりエッジを用いて生成するようにしてもよい。
【００３１】
本発明のさらに別の実施の形態の半導体記憶装置において、前記ライトアンプの入力端子は、ライトバスを介して入力レジスタの出力端子に接続され、前記入力レジスタは、入力される前記クロック信号に同期してデータ入力端子に供給されるデータをラッチして、前記ライトバスに出力し、前記ライトアンプの出力端子はライトデータ線に接続され、前記ビット線は、書き込み用のＹスイッチを介して前記ライトデータ線に接続され、アドレス信号が、前記メモリセルアレイの行選択を行うＸアドレス、列選択を行うＹアドレス、ブロックの選択を行うブロック選択アドレスよりなり、前記ブロック選択アドレスのデコード結果を受け、前記ライトアンプを活性化させ、前記ライトアンプは、前記ライトデータ線に書き込みデータを出力し、つづいて前記Ｙスイッチの選択が行われ、オンされた前記書き込み用のＹスイッチに接続されるビット線には書き込みデータが伝達され、つづいてワード線を選択し、選択されたセルへのデータの書き込みが行われる構成としてもよい。アドレス信号は、ブロック選択、Ｙアドレス、Ｘアドレスの順でビット数が多くなり、デコード時間、及びスキューが大きくなる。このため、デコードされた順に、動作の活性化を行うことで、ライトサイクルの高速化を図ることができる。
【００３２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の実施例の動作原理を模式的に説明するためのタイミング図である。
【００３３】
図１において、Ｒｅａｄ、Ｗｒｉｔｅの矢線は、リードサイクルとライトサイクルをそれぞれ表しており、１行目の波形（実線）は、リードサイクルにおけるアドレスのデコードと、メモリセルアレイにおけるワード線の選択、ライトサイクルにおけるアドレスのデコードと、ワード線の選択を示している。センスアンプ、ライトアンプ活性化は、セルアレイブロックのセンスアンプ（ＳＡ）、ライトアンプ（ＷＡ）の活性化を制御する信号を示し、Ｂｉｔ線は、セルアレイのビット線対の電圧波形を示している。ワード線の選択はワード線のＨＩＧＨレベル期間を表しており、デコード、センスアンプの活性化期間には、ワード線は非選択（非活性化）状態とされ、選択セルへのデータの書き込みを行うライトアンプ活性化期間には、ワード線は選択状態とされている。
【００３４】
リードサイクルは、リードアドレスのデコードと、ワード線の選択及びセル選択、センスアンプの活性化からなり、ライトサイクルは、ライトアドレスのデコードと、ワード線の選択、ライトアンプの活性化、ビット線のプリチャージからなる。
【００３５】
ライトサイクルにおけるライトアンプ活性化後のビット線のプリチャージは、次のリードサイクルに備えてビット線を予めプリチャージしておくためのものである。
【００３６】
図１から分かるように、本実施例では、リードサイクルのセンスアンプの活性化と、ライトサイクルにおけるアドレスのデコードが時間上オーバラップしている。そして、各サイクルの期間は、リードサイクルとライトサイクルのうち長い方のサイクルよりも短く設定され、リードサイクルとライトサイクルのうち短い方のサイクルよりも長く設定されている。
【００３７】
図２は、本発明が実施されるメモリデバイスの基本構成の一例を示す図である。本発明の基本構成は、従来の技術で参照した構成と同一とされており、リード及びライト制御用の制御信号等のタイミング制御の仕方が相違している。すなわち、従来の技術で参照した構成では、リードサイクルにおけるセンスアンプ活性化と、ライトサイクルにおけるデコードのオーバラップ制御等は行われていない。なお、図２に示したメモリデバイスの各構成要素の概略説明は、本願明細書の従来の技術で行っており、ここでは、重複を回避するため、省略する。
【００３８】
本実施例では、セルアレイブロック１０において、リードサイクルとライトサイクルとが交互に行われ、リードサイクルにおいて、Ｘアドレス、Ｙアドレス、ブロック選択アドレスを、Ｘ選択回路１０１、Ｙ選択回路、コントロール回路１０２によりデコードを行うデコード期間につづいて、所定の期間、ワードドライバ（ワード線を駆動するドライバ、「Ｘドライバ」ともいう）により、選択ワード線を活性化し、セルの選択が行われ、つづいて、ワード線を非選択とし、センスアンプＳＡの活性化が行われる。
【００３９】
活性化されたセンスアンプＳＡは、選択されたセルに接続されるビット線対に現れた差電圧ΔＶ（概ね１００ｍＶ以下）を増幅し、読み出しデータに対応した論理値の信号をリードバス（Ｒｅａｄ Ｂｕｓ）に出力する。
【００４０】
本実施例においては、リードサイクルにおけるセンスアンプ活性化期間と、ライトサイクルにおけるアドレスデコード期間が、時間軸上、重なっており、リードサイクルにおけるセンスアンプＳＡの活性化中に、書き込みアドレス信号のデコードが行われる。すなわち、リードサイクルとライトサイクルが一部でオーバラップし、サイクルの期間を規定するクロック信号の高速化を可能としている。
【００４１】
本実施例において、リードサイクルとライトサイクルの期間は等しく設定される。
【００４２】
セルアレイブロック１０では、ライトサイクルのデコード期間につづいて、セルの選択が行われ、同時にライトアンプＷＡが活性化され、選択されたセルに接続されるビット線線対は、書き込みデータに対応した電圧で駆動される。
【００４３】
本実施例において、ビット線の低振幅化により（図１のＢｉｔ線では、リード時のビット線対の差電圧ΔＶは概ね１００ｍＶかそれ以下）、リード後のビット線のプリチャージ期間を設ける必要はない。これは、ビット線対に現れた差電圧ΔＶに比べ、次のライトサイクルで書き込むべき信号の振幅が大きいため、プリチャージを行わなかったとしても、ビット線への書き込み動作が可能だからである。すなわち、センスアンプＳＡを活性化しデータが読み出された後のビット線がプリチャージされるべき期間に、ビット線の書き込みデータが現れるように、メモリセルの選択、ライトアンプの活性化を行うことが可能となる。
【００４４】
上述のようなタイミング制御を実現するにあたり、リード／ライトのワード線の選択期間（Ｗｏｒｄ線選択）を可変に（プログラマブルに）設定される構成としてもよい。
【００４５】
クロック信号ＣＬＫをトリガとしてアドレス用クロック発生回路１０５から出力されるワンショットパルスのリード用クロックＲＣに基づき、アドレスレジスタ１０４は、ラッチしたアドレス信号（リードアドレス）を出力する。アドレスレジスタ１０４からのアドレス信号を入力とするＸ選択回路１０１、Ｙ選択回路１０３、コントロール回路１０２内のブロック選択アドレスデコーダ（不図示）において、アドレスのデコード動作をそれぞれ行う。後述するように、コントロール回路１０２からの制御信号により、Ｘ選択回路１０１内のワードドライバ（不図示）を活性化することで、Ｘ選択回路１０１内のＸデコーダ（不図示）で選択されたワード線が活性化される。
【００４６】
センスアンプＳＡの活性化は、コントロール回路１０２から出力され、センスアンプＳＡに供給されるセンスイネーブル信号を活性化することで行われる。
【００４７】
クロック信号ＣＬＫをトリガとしてアドレス用クロック発生回路１０５から出力されるライトクロック信号ＷＣに基づき、アドレスレジスタ１０４は、クロック信号でラッチしたアドレス信号（ライトアドレス）を出力する。アドレスレジスタ１０４からのアドレス信号を入力とするＸ選択回路１０１、Ｙ選択回路１０３、コントロール回路１０２内のブロック選択アドレスデコーダ（不図示）において、アドレスのデコード動作をそれぞれ行う。ライトアンプＷＡは、コントロール回路１０２から出力され、ライトアンプＷＡに供給されるライトアンプ（ＷＡ）活性化信号（不図示）を活性化することで行われる。
【００４８】
図３（Ａ）は、リード用パルス発生回路１０６とライト用パルス発生回路１０７の出力回路の構成を示す図である。
【００４９】
リード用パルス発生回路１０６の出力回路は、高位側電源ＶＤＤと低位側電源ＶＳＳ（又はＧＮＤ）間に接続されゲートが共通接続され出力回路の入力端子に接続され、ドレインが共通接続されて出力回路の出力端子に接続されている、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１よりなる、ＣＭＯＳインバータで構成されている。ライト用パルス発生回路１０７の出力回路も、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２よりなるＣＭＯＳインバータで構成されている。
【００５０】
ｎ個（ｎは１以上の所定の正整数）のセルアレイブロック１０（Ｂｌｏｃｋ１〜Ｂｌｏｃｋｎ）では、リード制御用パルスＲＰＢとライト制御用パルスＷＰＢについて、立ち下がりエッジを用いている。これは、トランジスタのサイズ（あるいはＷ／Ｌ比）が同一の場合、ＮＭＯＳトランジスタの電流駆動能力がＰＭＯＳトランジスタよりも高いためである。すなわち、ＮＭＯＳトランジスタがオンしてＣＭＯＳインバータの出力端子を放電することで出力端子電圧が高位側電源電圧ＶＤＤから低位側電源電圧ＶＳＳに立ち下がる方が、ＰＭＯＳトランジスタがオンしてＣＭＯＳインバータの出力端子を高位側電源電圧ＶＤＤ側に充電し出力端子電圧が低位側電源電圧ＶＳＳから高位側電源電圧ＶＤＤに立ち上がるよりも、短時間であるためである。ライト制御用パルスＷＰＢについても、同様の理由により、立ち下がりエッジが用いられている。
【００５１】
ところで、図２、図３（Ａ）に示した構成において、リード制御用パルスＲＰＢとライト制御用パルスＷＰＢの信号配線が別々に設けられており、パルスＲＰＢの信号配線が長配線であることにより、信号配線の遠端部での立ち下がり波形がなまる。クロック信号に基づき、リードサイクルとライトサイクルを交互に繰り返す場合には、それぞれのパルスＲＰＢ、ＷＰＢの周期は、２クロック周期（２ｔＣＫ）となる。このため、図３（Ｂ）に示すように、パルスＲＰＢ、ＷＰＢは、信号配線の遠端部と近端部の各セルアレイブロック１０には、同一のタイミングにて供給されることになる。すなわち、リードサイクルでＬＯＷレベルに立ち下がったパルスＲＰＢは、次のライトサイクル中に、電源電圧レベルに立ち上がっており、該ライトサイクルの次のリードサイクルにおいてパルスＲＰＢは高位側電源電圧ＶＤＤに設定されている。
【００５２】
一方、リードサイクルが連続した場合、図３（Ｃ）に示すように、ＲＰＢの信号配線の遠端で、パルスＲＰＢはフルスイングできないため、連続動作のサイクル毎に、クロックの立ち上がりエッジから、パルスＲＰＢの立ち下がりまでの遅延時間に差が発生してしまい、誤動作をまねく可能性がある。この場合、図４に示すように、奇数サイクルでパルスを発生する奇数サイクル用パルス発生回路４１と、偶数サイクルでパルスを発生する偶数サイクル用パルス発生回路４２とを備え、奇数サイクル用パルス発生回路４１と偶数サイクル用パルス発生回路４２は、奇数サイクルと偶数サイクルのパルスを別々の信号線に送出し、セルアレイブロックでは、２つのレシーバ４３及び４４で、それぞれ奇数サイクルと偶数サイクルのパルスを受信し、論理和回路（ＯＲ回路）４５でレシーバ４３及び４４の出力の論理和をとり、セルアレイブロック内基本パルス信号（ＢＯＳ）を出力する構成としてもよい。かかる構成により、リードサイクルが連続する場合にも、サブアレイブロック１０には、同一のタイミングでワンショットの基本パルス信号（ＢＯＳ）が供給される。ライトサイクルが連続する場合についても、同様な構成が適用できることは勿論である。
【００５３】
次に、本発明の一実施例におけるセルアレイブロック１０（図２参照）における制御パルス信号の発生について説明する。
【００５４】
図５（Ａ）は、本発明の一実施例における制御信号ＲＰＢ、ＷＰＢ、ＲＯＳ，ＷＯＳのタイミング波形を示す図である。制御信号ＲＰＢ、ＷＰＢは、図２及び図３（Ａ）を参照して説明したように、リード用パルス発生回路１０６、ライト用パルス発生回路１０７から出力され、コントロール回路１０２に入力される。
【００５５】
セルアレイブロック１０内のコントロール回路１０２において、図５（Ａ）に示すように、リード制御用のパルスＲＰＢの立ち下がりエッジから、ワード線の活性化制御信号として、ワンショットのＲＯＳパルス（パルス幅ｔＰＲ）を生成する。また、コントロール回路１０２において、ライト制御用のパルスＷＰＢの立ち下がりエッジから、ワード線の活性化制御信号として、ワンショットのＷＯＳパルス（パルス幅ｔＷＲ）を生成する。生成されたパルスに基づき、ワードパルス幅（ワード線がＨＩＧＨレベルとなる期間）が決められる。
【００５６】
リードサイクルにおいては、コントロール回路１０２からＸ選択回路１０１に出力されるＲＯＳパルスに基づき、Ｘデコーダで選択されたワード線を駆動するワードドライバの活性化期間（ワード線の選択期間）が設定され、ライトサイクルにおいては、ＷＯＳパルスに基づき、ワードドライバの活性化期間（ワード線の選択期間）が設定される。
【００５７】
なお、
パルス幅ｔＰＲは、リード時の最小必要ワードパルス幅、
パルス幅ｔＰＷは、ライト時の最小必要ワードパルス幅、
である。一般に、ｔＰＲ＞ｔＰＷである。
【００５８】
図５（Ｃ）は、図２のコントロール回路１０２とＸ選択回路１０１（ワードドライバ）の回路構成を説明するための図である。図５（Ｃ）を参照すると、パルス信号ＲＯＳとＷＯＳを入力する論理和回路５１と、論理和回路５１の出力とブロック選択アドレスを入力とするＡＮＤ回路５２を備え、ＡＮＤ回路５２の出力がセルアレイブロック内基本パルス信号ＢＯＳとしてされ、セルアレイブロック内基本パルス信号ＢＯＳが活性化されている期間、Ｘアドレスのデコード結果により選択されたワード線がワードドライバ５３で駆動される。
【００５９】
図５（Ｂ）に示すように、セルアレイブロック内基本パルス信号ＢＯＳのパルスの立ち上がりのタイミングの前、及び、立ち下がりのタイミングの後には、内部アドレスの変化のスキュー（内部Ｓｋｅｗ）に対して、所定のタイミングマージン（ｔＨ、ｔＳ）が確保されている。セルアレイブロック内基本パルス信号ＢＯＳが活性化されている間（ＨＩＧＨレベルの間）、セルが選択されており、内部アドレスの変化は、セルアレイブロック内基本パルス信号ＢＯＳが非活性化期間に行われる。例えば、Ｘアドレスの変化の内部スキュー（アドレスレジスタからＸデコーダに入力されるＸアドレスの変化のタイミングのスキュー）は、セルアレイブロック内基本パルス信号ＢＯＳの立ち下がりからｔＨ以降、セルアレイブロック内基本パルス信号ＢＯＳの立ち上がるよりもｔＳ以前の範囲とされる。
【００６０】
本実施例では、クロックの周期を限界まで短縮可能としており、本発明の特徴の一つをなしている。以下、この特徴について、図６のタイミング図を参照して説明する。図６は、本発明の原理を説明するためのタイミング図である図１の詳細の一例を示すタイミング図である。
【００６１】
クロック信号ＣＬＫの立ち上がりエッジに基づきリード用パルス発生回路１０６から出力されるパルス信号ＲＰＢが立ち下がり、このパルス信号ＲＰＢに基づき、ワンショットパルスＲＯＳが生成され、ワードドライバが活性化され、選択ワード線がＨＩＧＨレベルとされる。ワード線の選択期間（パルス幅ｔＰＲ）は、ワンショットパルスＲＯＳのパルス幅によって規定される。
【００６２】
図６において、クロック信号ＣＬＫの立ち上がりエッジから内部アドレス（Ｘアドレス、Ｙアドレス、Ｂｌｏｃｋアドレス）の変化点までの遅延時間をｔｐ１とする。
【００６３】
クロック信号ＣＬＫの立ち上がりエッジから、セルアレイブロック内基本パルス信号ＢＯＳの立ち上がり、したがってワード線の立ち上がりまでの遅延時間をｔｐ３とする。
【００６４】
Ｘ、Ｙ、Ｂｌｏｃｋアドレスの信号波形のハッチング部は、内部アドレスの変化のスキュー（内部Ｓｋｅｗ）を表している。すなわち、クロック信号ＣＬＫの立ち上がりエッジから、内部アドレスの変化までの遅延には、アドレス信号波形のハッチング部の左端からハッチング部右端の範囲のスキュー（Ｓｋｅｗ）が存在する。
【００６５】
ワンショットパルスＲＯＳ（パルス幅ｔＰＲ）が立ち下がった後、すなわちワード線が立ち下がった後のｔＳｋｅｗは、アドレスの変化の内部スキュー（アドレスのハッチング部）に対応しており、アドレス変化の内部スキューに対して所定のタイミングマージン（ｔＨ、ｔＳ）を確保したセルアレイブロック内基本パルス信号ＢＯＳのＬＯＷレベル期間（図５（Ｂ）参照）に対応している。
【００６６】
次のライトサイクルにおいて、クロック信号ＣＬＫの立ち上がりエッジに基づきライト用パルス発生回路１０７から、信号ＲＰＢが生成され、ワンショットパルスＷＯＳが生成され、選択ワード線がＨＩＧＨレベルとされる。ワード線のパルス幅ｔＰＷは、ワンショットパルスＷＯＳのパルス幅に規定される。ライトサイクルにおいて、クロック信号ＣＬＫの立ち上がりエッジから、内部アドレスの変化点までの遅延時間をｔｐ２、クロック信号ＣＬＫの立ち上がりから、セルアレイブロック内基本パルス信号ＢＯＳの立ち上がり、したがってワード線の立ち上がりまでの遅延時間をｔｐ４とする。
【００６７】
図６において、ワンショットパルスＷＯＳ（パルス幅ｔＰＷ）が立ち下がった後、すなわちライトサイクルにおいて、ワード線が立ち下がった後のｔＲは、ビット線のプリチャージ期間である。
【００６８】
図６において、クロック信号ＣＬＫの立ち上がりエッジから、遅延ｔｐ１で、内部アドレス（Ｘアドレス、Ｙアドレス、Ｂｌｏｃｋアドレス）の変化（デコード処理結果）が得られ、クロック信号ＣＬＫの立ち上がりエッジから、遅延ｔｐ３後に、ｔＰＲ期間の間、ワード線が選択され、ワード線が非選択とされた後（ＬＯＷレベルに立ち下げられた後）、センスアンプが活性化される動作が、リードサイクル（Ｒｅａｄ Ｃｙｃｌｅ）である。
【００６９】
このリードサイクルにおいて、セルデータの読み出しのためにワード線がＨＩＧＨレベルとされている期間（ｔＰＲ）と時間的に重なって、次サイクルのクロック信号ＣＬＫが立ち上がっており、該クロック信号の立ち上がり遷移から遅延ｔｐ２で、ライトアドレスのデコード結果による内部アドレスの変化が生じている。すなわち、ビット線に読み出された選択セルのデータをセンスアンプで増幅して読み出すセンス期間と、ライトアドレスのデコード期間とは重なっている。かかる構成は、本発明の特徴の１つをなしている。
【００７０】
ライトサイクルのクロック信号の立ち上がりエッジから遅延ｔｐ４で、ワード線が選択され、ワード線が選択されている期間（ｔｐＷ）内に、ライトアンプからの選択セルへの書き込みが行われる。
【００７１】
つづいて、ワード線が非選択され、データ書き込み後のプリチャージが行われる。ビット線と電源間に接続されたスイッチを含むプリチャージ回路（及び、ビット線対間に接続されるイコライザ回路）が活性化され、ビット線のプリチャージされる。
【００７２】
図６に示す例では、ライトサイクルにおけるプリチャージ期間ｔＲと、次のサイクルをなすリードサイクルの開始時点とは時間的に重なっており、ライトサイクルにおけるプリチャージ動作と、リードアドレスのデコード動作とは時間的に重なって行われる。かかる構成は、本発明の特徴の１つをなしている。
【００７３】
すなわち、
（Ｔ１）あるリードサイクルにおけるアドレスのデコードと、該リードサイクルにおける前のライトサイクルのビット線のプリチャージ、
（Ｔ２）該リードサイクルにおけるワード線の選択、
（Ｔ３）該リードサイクルにおけるセンスアンプの活性化期間と、次のライトサイクルのアドレスのデコード、
（Ｔ４）該ライトサイクルにおけるワード線の選択とライトアンプ活性化によるセルへの書き込み、
（Ｔ５）該ライトサイクルにおけるビット線のプリチャージと次のリードサイクルのアドレスのデコード、
（Ｔ６）次のリードサイクルにおけるワード線の選択と、
…
という具合に、少なくとも、リードサイクルの終端処理とライトサイクルの最先処理とが、時間的に重なって行われる。なお、Ｔ２、Ｔ３…等の区間は、クロック信号ＣＬＫの立ち上がりエッジとリードコマンドとに基づき生成される、ワンショットパルス信号等によって、その期間（時間）が規定される非同期回路の動作の期間を表しており、Ｔ２、Ｔ３、…等は、クロックをトリガとして規定されるものではない。すなわち、本発明は、クロック同期型のパイプライン制御とは異なる。これについては後に詳細に説明する。
【００７４】
図６から、次式（１）が成り立つことがわかる。
リードサイクル＋ライトサイクル＝ｔＰＲ＋ｔＳＫＥＷ＋ｔＰＷ＋ｔＲ …（１）
【００７５】
（Ａ） ｔＰＲ＋ｔＳＫＥＷ＝ｔＰＷ＋ｔＲのとき、ｔｐ１＝ｔｐ２、ｔｐ３＝ｔｐ４となり、最速であり、リードとライトが同一タイミングとなる。
【００７６】
（Ｂ） ｔＰＲ＋ｔＳＫＥＷ＞ｔＰＷ＋ｔＲのとき、クロック信号の立ち上がりから、ライトアドレスの変化点までの遅延ｔｐ２と、クロック信号の立ち上がりからワード線の活性化までの遅延ｔｐ４のパスにおいて、｛（ｔＰＲ＋ｔＳＫＥＷ）−（ｔＰＷ＋ｔＲ）｝／２だけ、遅らせる。
【００７７】
（Ｃ） ｔＰＲ＋ｔＳＫＥＷ＜ｔＰＷ＋ｔＲのとき、クロック信号の立ち上がりから、リードアドレスの変化点までの遅延ｔｐ１と、クロック信号の立ち上がりからワード線の活性化までの遅延ｔｐ３のパスにおいて、｛（ｔＰＷ＋ｔＲ）−（ｔＰＲ＋ｔＳＫＥＷ）｝／２だけ、遅らせる。
【００７８】
クロックＣＬＫの遷移からリード、ライト用の内部アドレスの変化点までの遅延ｔｐ１、ｔｐ２をさらに遅らせるには、例えば、図２のアドレスレジスタ１０４に入力されるリード用クロックＲＣとライト用クロックＷＣのタイミングを変える構成とすればよい。
【００７９】
クロックＣＬＫの遷移からパルスＲＯＳ、ＷＯＳの立ち上がりまでの遅延時間ｔｐ３、ｔｐ４を遅らせるには、例えば、図２のリード用パルス発生回路１０６、ライト用パルス発生回路１０７で、リード制御用パルスＲＰＢ、ライト制御用パルスＷＰＢのタイミングを遅らせる構成とすればよい。
【００８０】
したがって、ライトサイクルにおける遅延ｔｐ２とｔｐ４のパスを遅らせるには、アドレスレジスタ１０４に入力されるライト用クロックＷＣのタイミングを遅らせ、ライト用パルス発生回路１０７でＷＰＢのタイミングを遅らせることで行われる。
【００８１】
リードサイクルにおける遅延ｔｐ１とｔｐ３のパスを遅らせるには、アドレスレジスタ１０４に入力されるリードクロックＲＣのタイミングを遅らせ、リード用パルス発生回路１０６でＲＰＢのタイミングを遅らせることで行われる。
【００８２】
図７（Ａ）は、アドレスレジスタ１０４の構成を示す図であり、リード用クロックＲＣと、ライト用クロックＷＣをそれぞれ用いて、図６の遅延ｔｐ１とｔｐ２をさらに遅らせるための構成を示す図である。図７（Ｂ）は、図７（Ａ）における、クロック信号ＣＬＫ、リード用クロックＲＣ、ライト用クロックＷＣのタイミングを示す図である。
【００８３】
第１のラッチ回路２０１は、クロック信号ＣＬＫの立ち上がりエッジでアドレス信号Ａｄｄをラッチする。第１のラッチ回路２０１の出力は、リード用クロックＲＣでオン・オフ制御されるパストランジスタ２０６と、インバータ２０４を介して出力される。また第１のラッチ回路２０１の出力は第２のラッチ回路２０２に入力され、第２のラッチ回路２０２の出力は、第３のラッチ回路２０３に入力される。第２のラッチ回路２０２は、ライト用クロックＷＣの立ち下がりエッジで、第１のラッチ回路２０１の出力をラッチし、第３のラッチ回路２０３は、ライト用クロックＷＣの立ち上がりエッジで、第２のラッチ回路２０２の出力をラッチする。第３のラッチ回路２０３の出力は、ライト用クロックＷＣでオン・オフ制御されるパストランジスタ２０７と、インバータ２０４を介して出力される。インバータ２０４とインバータ２０５はフリップフロップを構成し、パストランジスタ２０６、２０７がオフのとき、直前の出力の論理値を記憶保持する。なお、第２、第３のラッチ回路２０２、２０３は、レイトライト（Ｌａｔｅ Ｗｒｉｔｅ：セルへのデータの書き込みが、クロック信号ＣＬＫの立ち上がりエッジから遅れて行われる）製品でない場合には、不要である。
【００８４】
図７（Ｂ）に示すように、アドレスクロック発生回路１０５において、クロック信号ＣＬＫの立ち上がりエッジからのリードクロックＲＣの立ち上がりのタイミングまでの遅延ｔｐｄ１を、必要な時間遅らせることで、図７（Ａ）のアドレスレジスタ１０４において、クロック信号ＣＬＫの立ち上がりエッジから、インバータ２０４からのアドレス信号の出力までの遅延時間が増大し、このため、リードアドレス信号がアドレスデコーダに供給されるタイミングが遅れ、クロックＣＬＫの立ち上がりエッジから内部アドレス（Ｘ、Ｙ、ブロック選択アドレス）の変化までの遅延（図６のｔｐ１）も遅れる。またアドレスクロック発生回路１０５において、クロック信号ＣＬＫの立ち上がりエッジからのライトクロックＷＣの立ち上がりのタイミングまでの遅延ｔｐｄ２を、必要な時間遅らせることで、図７（Ａ）のアドレスレジスタ１０４において、クロックＣＬＫの立ち上がりエッジから、インバータ２０４からのアドレス信号の出力までの遅延時間は増大し、このため、リードアドレス信号がアドレスデコーダに供給されるタイミングが遅れ、クロックＣＬＫの立ち上がりエッジから内部アドレス信号（Ｘ、Ｙ、ブロック選択アドレス）の変化までの遅延（図６のｔｐ２）も遅れる。なお、アドレス用クロック発生回路１０５において、クロック信号ＣＬＫの立ち下がりエッジは、タイミングの制御には用いられていない。
【００８５】
次に、図８及び図９を参照して、本発明の一実施例におけるアレイブロックのリード動作を説明する。図９には、図２に示したセルアレイブロックのビット線系の回路構成が示されている。
【００８６】
図９を参照すると、セル１１０は、ビット線対Ｂ、／Ｂとワード線ＷＬに接続されている。ビット線対Ｂ、／Ｂ間には、ゲートにＹ選択信号が接続されたＰＭＯＳトランジスタ１１７のソースとドレインが接続され、ＰＭＯＳトランジスタ１１７のソース端子及びドレイン端子と電源ＶＤＤ間には、ゲートにＹ選択信号が接続された２つのＰＭＯＳトランジスタ１１３、１１６が接続されており、トランジスタ１１１、１１２、１１７は、Ｙ選択信号がＬＯＷレベルのとき（非選択）、ビット線対Ｂ、／Ｂを、プリチャージ及びイコライズする。さらにビット線対ＢとＲＤ（リードデータ）線との間に接続されたＹスイッチ１１３と、ビット線対ＢとＷＤ（ワードデータ）線との間に接続されたＹスイッチ１１４と、ビット線／Ｂと相補のＲＤ線との間に接続されたＹスイッチ１１６と、ビット線対／Ｂと相補のＷＤ線との間に接続されたＹスイッチ１１５とを備え、センスアンプ（ＳＡ）１１９の出力は、リードバス（Ｒｅａｄ Ｂｕｓ）に接続され、ライトアンプ１１８の入力はライトバス（Ｗｒｉｔｅ Ｂｕｓ）に接続され、リードバスは入力レジスタ（図２の１０９）に接続され、ライトバスは出力レジスタ（図２の１０８）の入力端子に接続されている。タイミングパルス幅コントロール回路１２０は、図２のコントロール回路１０２に含まれ、リード及びライト用のワード線活性化用のワンショットのパルス信号ＲＯＳとＷＯＳ（ＲＰＢ、ＷＰＢ信号からそれぞれ生成されるワンショットパルス）を入力し、パルス信号ＲＯＳに基づき、例えばパルス信号ＲＯＳがＬＯＷレベルに立ち下がったのちに所定のパルス幅のセンスイネーブル信号ＳＥを出力する制御を行い、また該パルスＷＯＳに基づき、ライトアンプ（ＷＡ）活性化信号のタイミング及びパルス幅を調整して出力する。センスアンプ１１９は、入力されるセンスイネーブル信号ＳＥによって活性化され、ライトアンプ１１８は、入力されるライトアンプ（ＷＡ）活性化信号によって活性化される。
【００８７】
図８を参照すると、ワード線ＷＬ、Ｙ選択信号ＹがＨＩＧＨレベルとされ、セルの選択が行われ、選択されたメモリセルの保持データに応じた差電圧ΔＶがビット線対Ｂ、／Ｂ間に現れる。
【００８８】
つづいて、ワード線（ＷＬ）、ＹスイッチがＬＯＷレベルに立ち下がり、センスイネーブル信号ＳＥが活性化される（ＨＩＧＨレベルに立ち上がる）。
【００８９】
このとき、次のライトサイクルのアドレス（Ｘ、Ｙ、ＢＬＯＣＫ選択アドレス）の変化が生じる。図８において、Ｘ、Ｙ、ＢＬＯＣＫ選択アドレスの、矢印で範囲が規定されるスキュー（Ｓｋｅｗ）は、アドレスの変化点のスキュー（アドレスレジスタ１０４からセルアレイブロックのＸ、Ｙ、ＢＬＯＣＫ選択アドレスデコーダに供給される内部アドレスの変化点のスキュー）である。
【００９０】
図８に示すように、本実施例においては、センスイネーブル信号ＳＥのＬＯＷレベルからＨＩＧＨレベルへの立ち上がりと、Ｘ、Ｙ、ＢＬＯＣＫ選択アドレスの変化とは、同時に行われる。
【００９１】
図８において、センスイネーブル信号ＳＥがＨＩＧＨレベルのセンス期間のｔＲＲは、ビット線対Ｂ、／Ｂのリカバリ期間であり、ΔＶの差電圧のビット線対を同一電圧（ＶＣＣ）とする。センス期間に、センスアンプ１１９（図９参照）からリードバスに読み出しデータが出力される。
【００９２】
また、リード動作時のビット線対の振幅（差電圧）ΔＶは、センスアンプ１１９（参照）が、正常に動作できる最小の電圧に設定される。例えば、１００ｍＶ程度あるいはそれ以下とされる。
【００９３】
ビット線対が差電圧が０Ｖにリカバするまでの時間ｔＲＲよりも速く、つぎのライトサイクルのアドレスのスキューが終われば、ｔＲＲよりも前に、次のワード線の選択を開始させる。これは、リードサイクルの次のサイクルがライトサイクルであるためビット線対のリカバリが不十分でも、書き込み動作が可能であるためである。なお、リードサイクルが連続する場合、ビット線対の差電圧０Ｖにリカバリしていないで、次のリードサイクルに移行すると、ビット線対の差電圧がオフセットとして存在したまま読み出し動作が行われてしまう。このため、リードサイクルが連続する場合には、リカバリ動作が行われる。
【００９４】
次に、本実施例のセルアレイブロック１０（図２参照）におけるライト動作について説明する。図１０は、本実施例のセルアレイブロックにおけるライト動作を説明するためのタイミング図である。図１０において、ＷＬとＹは、ワード線とＹ選択信号（図９参照）であり、ＷＡは、ライトアンプの活性化信号を表しており、アドレス、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）の信号波形のｔＳＫＥＷ（ハッチング部）は、ライトアドレスの変化のスキューである。また、セル反転に必要なパルス幅がｔｐＷであり、ビット線対の差電圧が０Ｖまでリカバする時間がｔＲ（プリチャージ期間）である。ライトサイクルの次のサイクルがリードサイクルであるため、プリチャージが必要である。通常、ｔＲ＞ｔＳＫＥＷである。
【００９５】
次に、図１１のタイミング図を参照して、本発明の一実施例の変形例として、ライトサイクルを短縮する手法について説明する。
【００９６】
図１１において、
ＷＬは、ワード線の波形、
Ｙは、Ｙ選択信号（図９参照）の信号波形、
ＷＡは、ライトアンプの活性化の状態を示すもので、ライトアンプに入力されるライトイネーブル信号の波形、
ＷＤは、図９のライトデータ線対ＷＤの電圧波形、
Ｗｒｉｔｅ Ｂｕｓは、図２、図９のライトバスの信号、
ＳＫＥＷＸは、Ｘアドレスの変化のスキュー、
ＳＫＥＷＹは、Ｙアドレスの変化のスキュー、及び、
ＳＫＥＷ ＢＬＯＣＫ選択は、ブロック選択アドレスの変化のスキュー、
である。
【００９７】
アドレス信号におけるビット幅がおおいほど、デコーダの段数は深くなり、通常、Ｘ系のアドレスが最もビット幅が大きく、次にＹ系のアドレス、つづいてブロック系のアドレスの順となる。
【００９８】
本実施例では、Ｘ系、Ｙ系、ブロック系のアドレス間のスキューの差を利用して、ワード線ＷＬよりも、Ｙアドレス、Ｙアドレスよりもライトアンプ（ＷＡ）の活性化を、前倒しすることで、ライトサイクルを短縮化している。まず、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）のデータを入力とするライトアンプ（ＷＡ）を活性化し、活性化されたライトアンプ（ＷＡ）より相補のＷＤにデータが出力され、遅延時間ｔＢを経て、Ｙ選択信号がＨＩＧＨレベルとなり、相補のＷＤに接続するＹスイッチ１１４、１１５がオンし、ビット線対Ｂ、／Ｂは、ライトアンプ（ＷＡ）からの書き込みデータで駆動される。なお、セルの反転は速いため、ビット線の電圧下がる時点に、ワード線ＷＬを立ち上げる構成としてもよい。図１１に示す例では、Ｙスイッチ１１４、１１５がオンしてから遅延時間ｔＡを経た時点（ビット線の電圧がある程度下がった時点）、ワード線ＷＬが立ち上がり、セルが選択され、セル１１０への書き込み（セル反転）が行われる。
【００９９】
ライトデータ線ＷＤ、ライトアンプＷＡ、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）は、ライトサイクルのみで動作するため、前のリードサイクルの終端部とは、無関係となり、先行して、ライトデータ線ＷＤの電圧を下げる。これにより、ビット線対Ｂ、／Ｂの立ち下がりが速くなる。
【０１００】
上記したように、本実施例では、リードサイクルのセンス期間とライトサイクルのアドレスデコード期間とをオーバラップさせる制御を行っているが、その動作原理は、パイプライン方式とは全く相違している。
【０１０１】
以下では、本実施例のリード／ライトオーバラップ方式について、従来のパイプライン方式を比較例として説明する。
【０１０２】
通常のパイプライン方式の場合、図１２に示すように、Ａ３アドレスのデコード中に、前のサイクルのＡ２のリードデータをセンス出力する部分を並行処理するには、Ａ３のクロックエッジをトリガとして、センスアンプを活性化する制御が行われる。
【０１０３】
これに対して、本実施例では、リードサイクルのＡ２のエッジをトリガとして、センスアンプ（ＳＡイネーブル）を活性化している。
【０１０４】
図１３は、センスアンプに供給するセンスイネーブル信号ＳＥを生成する回路の一実施例の構成を示す図である。リード用パルス発生回路３０１（図２の１０６に対応する）は、クロック信号を遅延させる偶数段の第１、第２のインバータ３０２、３０３よりなるインバータ列と、該インバータ列の出力を反転させる第３のインバータ３０４と、第２、第３のインバータ３０３、３０４の出力を入力とするＡＮＤ回路３０５とを備え、クロック信号ＣＬＫの立ち上がりエッジからワンショットのリード用パルスＲＰＢを生成する。だだし、図１３において、リード用パルス発生回路３０１から出力されるリード用パルスＲＰＢは、図３（Ｂ）に示されるリード用パルスＲＰＢのように、クロック信号ＣＬＫの立ち下りエッジで決められるものではなく、クロック信号ＣＬＫの立ち上がりから、第１、第２のインバータ３０２、３０３の遅延時間分遅延して、立ち上がり、パルス幅が第３のインバータ３０４の遅延時間で規定されるパルスよりなる。なお、図１３に示す例では、コマンド（Ｒ／Ｗコマンド）を、それぞれのセルアレイブロックのコントロール回路１０２（図２参照）が入力してセンスイネーブル信号、ライトアンプイネーブル信号を生成する構成とされ、コントロール回路１０２内で、それぞれリード用パルスＲＰＢ、ライト用パルスＷＰＢを生成する構成としてもよい。
【０１０５】
第１のレジスタ３１１は、リードコマンドＲＥ（リードイネーブル）をクロック信号ＣＬＫの立ち上がりエッジでラッチし、第１のレジスタ３１１の出力とＲＰＢを入力とするＡＮＤ回路３１４が、ＳＡイネーブル信号（センスイネーブル信号ＳＥと等価）を出力する。
【０１０６】
また、ライト用パルス発生回路３１３（図２の１０７に対応）は、リード用パルス発生回路３０１と同様とされ、クロック信号ＣＬＫからワンショットのライト用パルス信号ＷＰＢを生成する。第２のレジスタ３１２はライトコマンドＷＥ（ライトイネーブル）をクロック信号ＣＬＫの立ち上がりエッジでラッチし、第２のレジスタ３１２の出力と信号ＷＰＢを入力とするＡＮＤ回路３１５が、ＷＡ活性化信号を出力する。
【０１０７】
図１４は、比較例として、パイプライン方式にしたがって、センスイネーブル信号ＳＥを生成する回路の構成を示す図である。図１４を参照すると、リード用パルス発生回路３０１の出力と、２段縦続接続されたレジスタ３１１、３１６を備え、ＡＮＤ回路３１４による、レジスタ３１６の出力とリード用パルス発生回路３０１の出力の論理積（ＡＮＤ）出力が、ＳＡイネーブル信号（センスイネーブル信号ＳＥと等価）とされる。上記の通り、本発明は、パイプライン方式とは異なったタイミング制御を行っている。
【０１０８】
次に、本発明の別の実施例について説明する。
【０１０９】
本発明は、パイプライン方式でリード／ライトをオーバラップさせる制御方式を採用していない。このため、１つのクロックエッジでアドレスやコマンドを取り込んで、ステートが決まれば、内部では、リード／ライトを独立して、動作させることが可能である。そこで、１クロックサイクルで、リードとライトをオーバラップさせて実行させることも可能である。図１５は、本発明の別の実施例の動作を説明するためのタイミング図である。
【０１１０】
図１５に示すように、クロック信号ＣＬＫの立ち上がりと立ち下がりの両方をトリガーとして用いており、アドレスレジスタ１０４及びアドレス用クロック回路１０５（図２参照）では、アドレス信号、リード／ライト（ＲＥ／ＷＥ）コマンドを取りこむ。図１５において、リードコマンドＲＥ、及び、アドレスＡ１とＡ３は、クロック信号ＣＬＫの立ち上がりエッジで取り込まれ、ライトコマンドＷ、及びアドレスＡ２は、クロック信号ＣＬＫの立ち下がりエッジで取り込まれている。
【０１１１】
一方、セルアレイブロック１０内部でのデコード、センスアンプＳＡの活性化、ライトアンプＷＡの活性化は、クロック信号ＣＬＫの立ち上がりエッジだけを用いて生成している。
【０１１２】
図１６（Ａ）は、図１５に示したタイミング動作を行う回路構成の一例を示す図である。この回路は、コントロール回路１０２（図２参照）において、１つのクロックエッジからセンスアンプイネーブル信号とライトアンプイネーブル信号を生成する回路であり、図１６（Ｂ）に示すように、クロック信号ＣＬＫのＬＯＷからＨＩＧＨへの立ち上がりエッジが、リード用、クロック信号ＣＬＫのＨＩＧＨからＬＯＷへの立ち下りエッジがライト用と決められているものとする。
【０１１３】
図１６（Ａ）を参照すると、クロック信号を入力する第１のパルス発生回路４１４と、リードコマンドＲＥをクロック信号ＣＬＫの立ち上がりでラッチする第１のレジスタ４１１と、ライトコマンドＷＥをクロック信号ＣＬＫの立ち上がりでラッチする第２のレジスタ４１２と、クロック信号ＣＬＫを遅延させる遅延回路４１５と、遅延回路４１５の出力信号を入力してパルス信号を発生する第２のパルス発生回路４１３と、第１のパルス発生回路４１４と第１のレジスタ４１１の出力を入力とする第１のＡＮＤ回路４１６と、第２のパルス発生回路４１３と第２のレジスタ４１２の出力を入力とする第２のＡＮＤ回路４１７と、を備え、第１のＡＮＤ回路４１６の出力からセンスイネーブル信号が出力され、第２のＡＮＤ回路４１７からライトアンプ（ＷＡ）活性化信号が出力される。
【０１１４】
図１６（Ｃ）に示すように、クロック信号ＣＬＫの周期ｔｃｙｃは一定であっても、デューティエラー等により、ＨＩＧＨレベル期間、ＬＯＷレベル期間はずれやすい。この実施例では、クロックの立ち上がりエッジのみを用いて動作タイミングを決めているため、タイミングの精度、安定性が向上し、クロックの立ち上がりエッジと立下りエッジを用いてタイミングを決める構成とくらべて性能を向上させることができる。
【０１１５】
次に、リード／ライトサイクルの交互動作の内部制御パルス発生について説明する。図１７は、リード、ライト用の制御信号を交互に発生する回路の構成の一例を示す図であり、アドレス用クロック発生回路１０５等に用いられる。図１７を参照すると、この回路は、リードコマンドＲＥを入力する２入力ＡＮＤ回路５１５と、２入力ＡＮＤ回路５１５の出力を入力しクロック信号ＣＬＫの立ち上がりエッジでラッチする第１のレジスタ５１１と、第１のレジスタ５１１の出力を反転する第１のインバータ５１３を備え、第１のインバータ５１３の出力は、２入力ＡＮＤ回路５１５に帰還入力され、第１のインバータ５１３の出力を入力する第２のインバータ５１６を備えている。さらに、ライトコマンドＷＥを入力する３入力ＡＮＤ回路５１７と、３入力ＡＮＤ回路５１７の出力を入力しクロック信号ＣＬＫの立ち上がりエッジでラッチする第２のレジスタ５１２と、第２のレジスタ５１２の出力を反転する第３のインバータ５１４とを備え、第２、３のインバータ５１６、５１４の出力は、３入力ＡＮＤ回路５１７に入力され、第１、及び第２のレジスタ５１１、５１２の出力端子からリード（Ｒｅａｄ）活性信号、及びライト（Ｗｒｉｔｅ）活性信号がそれぞれ出力される。なお、第１、及び第２のレジスタ５１１、５１２から出力されるリード活性信号、及びライト活性信号は、例えば、図１３のレジスタ３１１及び３１２からの出力信号と同様に、対応する２つのＡＮＤ回路（図１３の３１４、３１５参照）にそれぞれ入力され、リード制御用パルス、ライト制御用パルスとの論理積出力を、センスアンプ（ＳＡ）イネーブル信号、ライトアンプ（ＷＡ）活性化信号として出力するようにしてもよい。
【０１１６】
リード活性化時には、ＡＮＤ回路５１５において、前サイクルの値の反転データａ（第１のインバータ５１３の出力）と、リードコマンドＲＥとの論理積で判断され、ＡＮＤ回路５１５の出力は、クロック信号ＣＬＫの立ち上がりエッジで第１のレジスタ５１１に取り込まれ、これにより１クロックサイクルおきにリードが活性化される。
【０１１７】
ライト活性化時には、ＡＮＤ回路５１７において、前サイクルの反転データｂ（第３のインバータ５１４の出力）と、ライトコマンドＷＥとの論理積と、前サイクルのリード活性化状態ａ’（インバータ５１６の出力）の論理積で判断され、ＡＮＤ回路５１７の出力は、クロック信号ＣＬＫの立ち上がりエッジで第２のレジスタ５１２に取り込まれ、１サイクルおきにライトアクティブとされる。ライトの判定には、リード活性化状態ａ’に基づいているため、リード／ライトは１サイクルずれて交互に活性化されることになる。第１、第２のレジスタ５１１、５１２の出力信号を用いて、リード活性化、ライトの活性化が行われる。
【０１１８】
本発明は、リードサイクルとライトサイクルとが交互に行われるＱＤＲ方式のＳＲＡＭ等に適用して好適とされるが、リードサイクルが連続して行われる場合に最適化されたタイミング制御又はライトサイクルが連続して行われる場合に最適化されたタイミング制御と、リードサイクルとライトサイクルとが交互に行われる場合に最適化されたタイミング制御とを切り替え手段を具備することにより、リードサイクル（又はライトサイクル）が連続して行われるような、ＤＤＲ方式のＳＲＡＭに適用することが可能である。また本発明は、Ｉ／Ｏセパレート型のＱＤＲ／ＤＤＲ方式のＳＲＡＭ等に適用して好適とされるが、そのようなＳＲＡＭ等に限定されるものではないことは勿論である。また、本発明に係るタイミング制御方法は、半導体メモリデバイス以外にも、メモリを内蔵した論理集積回路や、クロックエッジにより生成されるワンショットのパルス信号により、動作タイミングの制御が行われる任意の回路にも同様にして適用できる。
【０１１９】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２０】
【発明の効果】
以上説明したように、本発明によれば、リードサイクルのセンス動作をライト動作のデコード期間とを互いに重ならせるタイミング制御を行う構成としたことにより、動作周波数をさらに向上させることができる。
【０１２１】
さらに、本発明によれば、アドレスのビット幅によるデコード時間を考慮して、ライトアンプ、Ｙスイッチ、ワード線の活性化を制御する構成としたことにより、ライトサイクルを高速化することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の動作原理を説明するための図である。
【図２】本発明の一実施例の半導体記憶装置の構成の一例を示す図である。
【図３】（Ａ）は図１に示したパルス発生回路の構成の一例を示す図であり、（Ｂ）はリードライト交互動作におけるパルス波形を模式的に示す図であり、（Ｃ）はリードサイクル連続時のパルス波形を模式的に示す図である。
【図４】リードサイクル連続時のパルス波形を鈍りに対応するための構成を示す図である。
【図５】本発明の一実施例におけるセルアレイブロック内部での基本パルス発生を説明するための図であり、（Ａ）、（Ｂ）はタイミング図であり、（Ｃ）は、ワード線の選択回路を説明する図である。
【図６】本発明の一実施例におけるタイミング動作を説明するためのタイミング図である。
【図７】（Ａ）は本発明の一実施例においてｔｐ１、ｔｐ２を遅らせる回路を示す図であり、（Ｂ）はタイミング動作を説明するためのタイミング図である。
【図８】本発明の一実施例におけるセルアレイブロック内部でのリード動作を説明するためのタイミングタイミング波形図である。
【図９】本発明の一実施例におけるセルアレイブロック内部のビット線系の回路を示す図である。
【図１０】本発明の一実施例におけるセルアレイブロック内部でのライト動作を説明するためのタイミング図である。
【図１１】本発明の一実施例におけるライト動作を短縮するための手法を説明するためのタイミング図である。
【図１２】本発明の比較例としてパイプラインアーキテクチャの動作を説明するためのタイミング図である。
【図１３】本発明のリード、ライト活性化を制御する信号を生成する回路を示す図である。
【図１４】比較例としてパイプライン方式のリード、ライト活性化を制御する信号を生成する回路を示す図である。
【図１５】本発明の他の実施例の動作を説明するためのタイミング図である。
【図１６】（Ａ）は、本発明の他の実施例を示す図であり、（Ｂ）、（Ｃ）はクロック波形を示す図である。
【図１７】リード／ライト交互動作を実現する内部制御パルス信号を発生する回路を示す図である。
【符号の説明】
１０ セルアレイブロック
４１ 奇数サイクル用パルス発生回路
４２ 偶数サイクル用パルス発生回路
４３、４４ レシーバ
４５ ＯＲ回路
５１ ＯＲ回路
５２ ＡＮＤ回路
５３ ワード線駆動回路（ドライバ）
１００ メモリセルアレイ
１０１ Ｘ選択回路
１０２ コントロール回路
１０３ Ｙ選択回路・センスアンプ・ライトアンプ
１０４ アドレスレジスタ
１０５ アドレス用クロック発生回路
１０６ リード用パルス発生回路
１０７ ライト用パルス発生回路
１０８ 出力レジスタ
１０９ 入力レジスタ
１１０ セル
１１１、１１２、１１７ ＰＭＯＳトランジスタ
１１３、１１６ ＰＭＯＳトランジスタ（Ｙスイッチ）
１１４、１１５ ＮＭＯＳトランジスタ（Ｙスイッチ）
１１８ ライトアンプ
１１９ センスアンプ
１２０ タイミングパルス幅コントロール回路
２０１、２０２、２０３ レジスタ
２０４、２０５ インバータ
２０６、２０７ パストランジスタ
３０２、３０３、３０４ インバータ
３０１、３１３ パルス発生回路
３１１、３１２、３１６ レジスタ
３１４ ＡＮＤ回路
３１５ ＡＮＤ回路
４１０ インバータ
４１１、４１２ レジスタ
４１３、４１４ パルス発生回路
４１６、４１７ ＡＮＤ回路
５１１、５１２ レジスタ
５１３、５１４ インバータ
５１５ ＡＮＤ回路
５１６ インバータ
５１７ ＡＮＤ回路
ＮＭ１、ＮＭ２ ＮＭＯＳトランジスタ
ＰＭ１、ＰＭ２ ＰＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、動作速度をさらに向上させる設計方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、スイッチやルータなど通信機器等において、ＯＣ−１９２（１０Ｇｂｐｓ）やＯＣ−７６８（４０Ｇｂｐｓ）などの超高速光通信規格が一般的となり、これらの規格に応えるデータ転送速度を実現するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）技術としてＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）／ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）が共同開発されており、ＱＤＲＩＩ／ＤＤＲＩＩ ＳＲＡＭは最高動作周波数が３３３ＭＨｚまでサポートする仕様とされている（ＮＥＣ．プレスリリース：２００２年０４月１５日−２：”ｈｔｔｐ：／／ｗｗｗ．ｎｅｃ．ｃｏ．ｊｏ／ｐｒｅｓｓ／ｊａ／０２０４／１５０２／ｈｔｍｌ”）。ＱＤＲＩＩアーキテクチャ（設計方式）は、データ・ポートが入力ポートと出力ポートとに分かれており（Ｉ／Ｏセパレート）、それぞれが、ダブルデータレートで動作する。なお、ＱＤＲは、ＩＤＴ社、マイクロン社の登録商標である。
【０００３】
ＱＤＲでは、メモリセルアレイからのデータの読み出しを行うリードサイクルと、メモリセルアレイへのデータの書き込みを行うデータのライトサイクルは交互に行われる。
【０００４】
図２を参照して、この種のメモリデバイスについて、その概略を説明しておく。図２を参照すると、セルアレイブロック１０が複数設けられている。複数のセルアレイブロック１０は同一の構成とされており、図２では１つのセルアレイブロック１０の構成が示されている。セルアレイブロック１０は、セルアレイ１００と、ＸアドレスをデコードするＸデコーダ及び、Ｘデコーダによるデコードの結果選択されたワード線を駆動するワードドライバを含むＸ選択回路１０１と、ＹアドレスをデコードするＹデコーダ、及び、Ｙデコーダによるデコードの結果選択されたカラムのビット線をセンスアンプ又はライトアンプに接続するＹスイッチを含むＹ選択回路と、センスアンプＳＡ、及びライトアンプＷＡを含む回路群１０３と、コントロール回路１０２と、を備えている。
【０００５】
入力ポートをなす入力レジスタ１０９は、入力端子Ｄｉｎからライト（書き込み）データをクロック信号ＣＬＫに同期してラッチし、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）を介してライトアンプＷＡに供給する。また、センスアンプＳＡからのデータが出力されるリードバス（Ｒｅａｄ Ｂｕｓ）に入力端子が接続される出力レジスタ１０８は、クロック信号ＣＬＫに同期して、リード（読み出し）データをラッチし、出力端子Ｄｏｕｔから出力する。
【０００６】
リード用パルス発生回路１０６は、リード／ライト（Ｒ／Ｗ）コマンドを受け、リード（読み出し）動作のとき、リード制御用パルスＲＰＢを出力し、コントロール回路１０２に供給する。
【０００７】
ライト用パルス発生回路１０７は、リード／ライトコマンドを受け、ライト（書き込み）動作のとき、ライト制御用パルスＷＰＢを出力し、コントロール回路１０２に供給する。
【０００８】
アドレス用クロック発生回路１０５は、リード／ライトコマンドを受け、クロック信号ＣＬＫの遷移エッジで、リード用クロックＲＣ、ライト用クロックＷＣを生成して出力する。
【０００９】
アドレスレジスタ１０４は、図示されないメモリコントローラ、チップセット等から供給されるアドレス信号Ａｄｄを入力し、該アドレス信号を、例えばクロック信号ＣＬＫの立ち上がりエッジでラッチし、リード用クロック信号ＲＣ又はライト用クロック信号ＷＣがそれぞれ活性化されているとき、ラッチされたアドレス（Ｘアドレスと、Ｙアドレス、ブロック選択アドレス）を出力する。Ｘアドレスは、Ｘデコーダに供給され、ＹアドレスはＹデコーダに供給され、ブロック選択アドレスは、例えばコントロール回路１０２に供給される。コントロール回路１０２は、リード制御用パルスＲＰＢ、ライト制御用パルスＷＰＢを入力し、セルアレイブロック１０内で用いられるリード活性化信号及びライト活性化信号を生成し、選択されたワード線の活性化、センスアンプＳＡの活性化、ライトアンプＷＡの活性化を制御する。
【００１０】
上記の通り、メモリデバイスには、複数のセルアレイブロック部１０が設けられており、リードバス（Ｒｅａｄ Ｂｕｓ）、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）等のバス長、リード制御用パルスＲＰＢ、ライト制御用パルスＷＰＢ信号の制御信号の信号配線の配線長が長くなり、動作周波数の高速化、すなわちクロック周期の短時間化により、信号配線の遠端、近端間でのスキューが顕在化している。またメモリ容量の増大は、アドレス信号のビット幅の増大となり、Ｘデコーダ等のデコーダを構成する回路の段数が増大し、アドレスデコードの結果セルアレイに供給される内部アドレス信号の変化点のスキューも顕在化している。
【００１１】
ＱＤＲ等の設計仕様においては、リードサイクルとライトサイクルが交互に行われるが、この場合、ＲＰＢ、ＷＰＢ信号等の制御信号、及び、内部アドレス信号等のスキューも考慮して、サイクル時間が決定される。
【００１２】
【発明が解決しようとする課題】
上記した構成において、例えば、リードサイクルでは、選択されたメモリセルの記憶データに応じてビット線に現れる電圧を、読み出し回路を構成するセンスアンプで増幅して読み出しを行う。ライトサイクルでは、書き込み回路を構成するライトアンプによりフルスイングの信号電圧でビット線を駆動することで、選択されたメモリセルへの書き込みを行う。このため、セルアレイブロック内においては、リード動作の方が、ライト動作よりも長時間となる。かかる構成において、リードサイクルとライトサイクルを交互に行うメモリシステムでは、１サイクルの期間の長い方のリードサイクルによって最高動作周波数が律速される。
【００１３】
したがって、本発明は、動作周波数をさらに向上させる半導体記憶装置と半導体装置及びその制御方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成する本発明の１つのアスペクトに係る半導体装置は、入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化される第１の回路と、前記クロック信号の前記第１の遷移に基づき生成される第３の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第２の回路と、前記クロック信号の前記第２の遷移に基づき生成される第４の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第３の回路と、を備え、前記クロック信号の前記第１の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第２の回路による一連の動作が第１の動作サイクルを構成し、前記クロック信号の前記第２の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第３の回路による一連の動作が第２の動作サイクルを構成し、前記第１の動作サイクルと前記第２の動作サイクルとを交互に行うように制御する回路と、前記第１の動作サイクルにおける前記第２の回路の活性化と、前記第２の動作サイクルにおける前記第１の回路の活性化とに関連する前記制御信号のタイミングを制御し、前記第１の動作サイクルにおける前記第２の回路の一部の動作と前記第２の動作サイクルにおける前記第１の回路とが時間的にオーバラップして動作するように、制御する回路と、を備えている。
【００１５】
本発明の他のアスペクトに係る半導体装置は、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、入力されたアドレス信号を、入力されたクロック信号によってラッチするとともに、前記クロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記ラッチしたアドレス信号を出力するアドレスレジスタ、及び、前記アドレスレジスタより出力されるアドレス信号を入力してデコードするデコーダと、前記クロック信号の第１の遷移に基づき、リード活性化用の第３の制御信号を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト活性化用の第４の制御信号を生成する回路と、前記クロック信号の前記第１の遷移に基づき生成される前記第３の制御信号と前記第４の制御信号のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダで選択されたワード線を活性化させ、ワード線の選択を行う回路と、前記クロック信号の第１の遷移に基づき生成される第５の制御信号が活性化される場合、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプと、前記クロック信号の第２の遷移に基づき生成される第６の制御信号が活性化される場合、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、を備え、入力されるクロック信号の前記第１の遷移から生成される前記制御信号によって、順次、活性化される、前記デコーダによるアドレスのデコード動作と、前記デコーダで選択されたワード線を活性化するワード線選択動作と、前記センスアンプによるセンス動作とがリードサイクルを構成し、前記クロック信号の前記第２の遷移から生成される前記制御信号で順次活性化される前記デコーダによるアドレスのデコード動作と、前記デコーダで前記選択されたワード線を活性化する回路によるワード線の選択動作、及び、前記ライトアンプによる書き込み動作とがライトサイクルを構成し、前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路と、前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路と、を備えている。
【００１６】
本発明の他のアスペクトに係る半導体記憶装置は、入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を生成するアドレス用クロック生成回路と、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記アドレス用クロック生成回路から出力される前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）を入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力するアドレスレジスタと、前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を生成するリード用パルス発生回路と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を生成するライト用パルス回路と、複数のメモリセルを有するメモリセルアレイと、前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダと、前記リード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する回路と、前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する回路と、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、選択されたワード線を活性化する回路と、前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を活性化する回路と、前記センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルに接続されるビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプと、前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を出力する回路と、前記ライトアンプ（ＷＡ）活性化信号が活性化を指示している場合に、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、を備え、前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作がリードサイクルを構成し、前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記ライトアンプによる書き込み動作と、がライトサイクルを構成し、前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路と、前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路を備えている。
【００１７】
本発明のさらに別のアスペクトに係る半導体装置は、入力されるクロック信号の第１の遷移に基づき活性化され、前記第１の遷移から第１の遅延をもって、第１の期間（Ａ）の第１の動作を行う第１の回路と、入力される前記クロック信号の前記遷移に後続する第２の遷移に基づき活性化され、前記第２の遷移から第２の遅延をもって、第２の期間（Ｂ）の第２の動作を行う第２の回路と、を備え、前記第１の動作と前記第２の動作とのサイクルが交互に行われる半導体装置において、Ａ＞Ｂの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、前記第２の回路の動作のサイクルの開始を、前記クロック信号の前記第２の遷移から、前記第２の遅延にさらに時間（Ａ−Ｂ）／２分遅らせる手段を備えている。
【００１８】
また本発明のさらに別のアスペクトに係る半導体装置において、Ｂ＞Ａの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、前記第１の動作のサイクルの開始を、前記クロック信号の前記第１の遷移から、前記第１の遅延にさらに時間（Ｂ−Ａ）／２分遅らせる手段を備えている。
【００１９】
本発明の１つのアスペクトに係る半導体記憶装置の制御方法は、
（ａ）入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を、アドレス用クロック生成回路により、生成する工程と、
（ｂ）アドレスレジスタにおいて、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）を入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力する工程と、
（ｃ）前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を、リード用パルス発生回路により、生成する工程と、
（ｄ）前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を、ライト用パルス回路により、生成する工程と、
（ｅ）複数のメモリセルを有するメモリセルアレイと、前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダと、コントロール回路と、センスアンプと、ライトアンプを有するセルアレイブロックの前記コントロール回路が、前記リード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する工程と、
（ｆ）前記コントロール回路が、前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する工程と、
（ｇ）前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、ワードドライバが、選択されたワード線を活性化する工程と、
（ｈ）前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を、前記コントロール回路が、活性化する工程と、
（ｉ）前記センスアンプにおいて、センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力する工程と、
（ｊ）前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を、前記コントロール回路が出力する工程と、
（ｋ）前記ライトアンプにおいて、前記ライトアンプ（ＷＡ）活性化信号に基づき、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行う工程と、
を有し、前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号で順次活性化される、前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作がリードサイクルを構成し、
前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号で順次活性化される、前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記ライトアンプによる書き込み動作と、がライトサイクルを構成しており、
（ｌ）前記リードサイクルと前記ライトサイクルとを交互に行うように制御する工程と、
（ｍ）前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する工程と、
を有する。かかる本発明によれば、クロック信号の動作周波数を向上させることができる。
【００２０】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その一実施の形態において、入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化される第１の回路（例えば図２のアドレスレジスタ、Ｘ選択回路、Ｙ選択回路等のアドレスデコード系回路）と、前記クロック信号の前記第１の遷移に基づき生成される第３の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第４の制御信号のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第２の回路（例えば図２のＸ選択回路においてワード線の選択を行うワード線駆動回路とその制御回路：図５（Ｃ）参照）と、前記クロック信号の前記第１の遷移に基づき生成される第５の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第２の回路の動作結果に基づき動作する第３の回路（例えば図２のセンスアンプＳＡ）と、前記クロック信号の前記第２の遷移に基づき生成される第６の制御信号が活性化される場合に、予め定められた所定の期間、活性化される第４の回路（例えば図２のライトアンプＷＡ、この第４の回路は第２の回路と同時に活性化されてもよい）と、を備え、前記クロック信号の前記第１の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第２の回路と前記第３の回路による一連の動作が第１の動作サイクル（例えばリードサイクル）を構成し、前記クロック信号の前記第２の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と、前記第２の回路、及び前記第４の回路と、による一連の動作が第２の動作サイクル（ライトサイクル）を構成し、前記第１の動作サイクルと前記第２の動作サイクルとを交互に行うように制御する回路（図１７参照）と、前記第１の動作サイクルにおける前記第３の回路と、前記第２の動作サイクルにおける前記第１の回路とを並行して動作させるように前記第３及び前記第２の制御信号のタイミングを制御する回路（例えば図２のアドレス用クロック発生回路、リード用及びライト用パルス発生回路）を備えている。同様な原理に従い、本発明は、その一実施の形態において、入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化される第１の回路（例えば図２のＸ選択回路のワードドライバによるワード線の選択）と、前記クロック信号の前記第１の遷移に基づき生成される第３の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第２の回路（例えば図２のＸ選択回路によるワード線駆動回路とセンスアンプよりなる）と、前記クロック信号の前記第２の遷移に基づき生成される第４の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第３の回路（図２のＸ選択回路によるワード線駆動回路とライトアンプ）と、を備え、前記クロック信号の前記第１の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第２の回路による一連の動作が第１の動作サイクルを構成し、前記クロック信号の前記第２の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第３の回路による一連の動作が第２の動作サイクルを構成し、前記第１の動作サイクルと前記第２の動作サイクルとを交互に行うように制御する回路（図１７参照）と、前記第１の動作サイクルにおける前記第２の回路の活性化と、前記第２の動作サイクルにおける前記第１の回路の活性化とに関連する前記制御信号のタイミングを制御し、前記第１の動作サイクルにおける前記第２の回路の一部の動作と前記第２の動作サイクルにおける前記第１の回路とが時間的にオーバラップして動作するように、制御する回路（図２のアドレス用クロック発生回路１０５、リード用パルス発生回路１０６、ライト用パルス発生回路１０７）とを備えた構成としてもよい。
【００２１】
本発明は、好ましい一実施の形態において、図２を参照すると、入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を生成するアドレス用クロック生成回路（１０５）と、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記アドレス用クロック生成回路から出力される前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）を入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力するアドレスレジスタ（１０４）と、前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を生成するリード用パルス発生回路（１０６）と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を生成するライト用パルス回路（１０７）と、複数のメモリセルを有するメモリセルアレイ（１００）と、前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダ（１０１、１０３）と、制御回路（１０２）を備えている。
【００２２】
本発明の一実施の形態の半導体記憶装置において、制御回路（１０２）は、例えばリード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する回路と、前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する回路と、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、選択されたワード線を活性化する回路（１０１、及び図５（Ｃ）参照）を備えている。さらに、コントロール回路（１０２）は、前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を活性化する回路と、前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を出力する回路とを備えている。
【００２３】
さらに、本発明の一実施の形態の半導体記憶装置は、センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルに接続されるビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプ（ＳＡ）と、前記ライトアンプ（ＷＡ）活性化信号が活性化を指示している場合に、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、を備えている。
【００２４】
本発明の一実施の形態の半導体記憶装置において、前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作がリードサイクルを構成し、前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記ライトアンプによる書き込み動作と、がライトサイクルを構成している。本発明の一実施の形態の半導体記憶装置において、ライトデータの入力用ポートとリードデータの出力ポートとが別々に設けられている
【００２５】
本発明の一実施の形態の半導体記憶装置において、前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路（図１７参照）と、前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路（１０５、１０６、１０７）を備えている。かかる構成により、駆動クロック信号の周波数の高速化を図っている。
【００２６】
本発明の一実施の形態の半導体記憶装置においては、前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダ（１０１のＸ選択回路、１０３のＹ選択回路等）によるデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作とがリードサイクルを構成し、前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作及び前記ライトアンプによる書き込み動作と、前記プリチャージ回路によるプリチャージ動作とがライトサイクルを構成し、前記ワード線の選択動作と前記書き込み動作はオーバラップして行われ、前記リードサイクルと前記ライトサイクルとを交互に行う制御が行われ、前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させ、前記ライトサイクルにおける前記プリチャージ回路によるビット線のプリチャージ動作と、前記ライトサイクルの次のサイクルのリードサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する構成としてもよい。
【００２７】
本発明の一実施の形態の半導体記憶装置において、前記リードサイクルにおけるワード線の選択期間と、前記アドレスレジスタから前記アドレスデコーダに出力されるアドレス信号が変化するタイミングのスキューの時間の和である第１の時間が、前記ライトサイクルにおけるワード線の選択期間と前記プリチャージ期間の和である第２の時間よりも大きいとき、前記ライト用クロック（ＷＣ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）を生成するためのライト用パルス信号（ＷＰＢ）をさらに、（第１の時間−第２の時間）／２、遅らせる、ように制御する構成とされる。
【００２８】
本発明の一実施の形態の半導体記憶装置において、前記リードサイクルにおけるワード線の選択期間と、前記アドレスレジスタから前記アドレスデコーダに出力されるアドレス信号が変化するタイミングのスキューの時間の和である第１の時間が、前記ライトサイクルにおけるワード線の選択期間と前記プリチャージ期間の和である第２の時間よりも小さいとき、前記リード用クロック（ＲＣ）と前記リード用のワンショットパルス（ＲＯＳ）を生成するためのライト用パルス（ＲＰＢ）をさらに、（第２の時間−第１の時間）／２、遅らせる、ように制御する構成とされる。
【００２９】
上記した実施の形態から、入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号にしたがって活性化され、第１の期間（Ａ）の第１の動作を行う第１の回路と、入力される前記クロック信号の前記遷移に後続する第２の遷移に基づき生成される第２の制御信号にしたがって活性化され、第２の期間（Ｂ）の第２の動作を行う第２の回路と、備え、前記第１の動作と前記第２の動作のサイクルとが交互に行われる半導体装置において、Ａ＞Ｂの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、前記クロック信号の前記第２の遷移から前記第２の回路の動作の開始までの遅延に、さらに時間（Ａ−Ｂ）／２分の遅延を付加する構成とし、クロック周期を、Ａから、（Ａ＋Ｂ）／２に高速化する構成が導かれる。Ｂ＞Ａの場合には、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、前記クロック信号の前記第１の遷移から前記第１の回路の動作の開始までの遅延に、さらに時間（Ｂ−Ａ）／２分の遅延を付加する。
【００３０】
本発明の別の実施の形態の半導体記憶装置において、前記クロック信号の前記第２の遷移を、前記第１の遷移に後続するサイクルのクロックの遷移とする代わりに、リードコマンドとライトコマンドよりなるコマンド及びアドレス信号を、前記クロック信号の１つのパルスの立ち上がりエッジと立ち下がりエッジでサンプルし、前記セルアレイブロックでのデコード、前記センスアンプの活性化、前記ライトアンプの活性化は、前記クロック信号の前記立ち上がりエッジを用いて生成するようにしてもよい。
【００３１】
本発明のさらに別の実施の形態の半導体記憶装置において、前記ライトアンプの入力端子は、ライトバスを介して入力レジスタの出力端子に接続され、前記入力レジスタは、入力される前記クロック信号に同期してデータ入力端子に供給されるデータをラッチして、前記ライトバスに出力し、前記ライトアンプの出力端子はライトデータ線に接続され、前記ビット線は、書き込み用のＹスイッチを介して前記ライトデータ線に接続され、アドレス信号が、前記メモリセルアレイの行選択を行うＸアドレス、列選択を行うＹアドレス、ブロックの選択を行うブロック選択アドレスよりなり、前記ブロック選択アドレスのデコード結果を受け、前記ライトアンプを活性化させ、前記ライトアンプは、前記ライトデータ線に書き込みデータを出力し、つづいて前記Ｙスイッチの選択が行われ、オンされた前記書き込み用のＹスイッチに接続されるビット線には書き込みデータが伝達され、つづいてワード線を選択し、選択されたセルへのデータの書き込みが行われる構成としてもよい。アドレス信号は、ブロック選択、Ｙアドレス、Ｘアドレスの順でビット数が多くなり、デコード時間、及びスキューが大きくなる。このため、デコードされた順に、動作の活性化を行うことで、ライトサイクルの高速化を図ることができる。
【００３２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の実施例の動作原理を模式的に説明するためのタイミング図である。
【００３３】
図１において、Ｒｅａｄ、Ｗｒｉｔｅの矢線は、リードサイクルとライトサイクルをそれぞれ表しており、１行目の波形（実線）は、リードサイクルにおけるアドレスのデコードと、メモリセルアレイにおけるワード線の選択、ライトサイクルにおけるアドレスのデコードと、ワード線の選択を示している。センスアンプ、ライトアンプ活性化は、セルアレイブロックのセンスアンプ（ＳＡ）、ライトアンプ（ＷＡ）の活性化を制御する信号を示し、Ｂｉｔ線は、セルアレイのビット線対の電圧波形を示している。ワード線の選択はワード線のＨＩＧＨレベル期間を表しており、デコード、センスアンプの活性化期間には、ワード線は非選択（非活性化）状態とされ、選択セルへのデータの書き込みを行うライトアンプ活性化期間には、ワード線は選択状態とされている。
【００３４】
リードサイクルは、リードアドレスのデコードと、ワード線の選択及びセル選択、センスアンプの活性化からなり、ライトサイクルは、ライトアドレスのデコードと、ワード線の選択、ライトアンプの活性化、ビット線のプリチャージからなる。
【００３５】
ライトサイクルにおけるライトアンプ活性化後のビット線のプリチャージは、次のリードサイクルに備えてビット線を予めプリチャージしておくためのものである。
【００３６】
図１から分かるように、本実施例では、リードサイクルのセンスアンプの活性化と、ライトサイクルにおけるアドレスのデコードが時間上オーバラップしている。そして、各サイクルの期間は、リードサイクルとライトサイクルのうち長い方のサイクルよりも短く設定され、リードサイクルとライトサイクルのうち短い方のサイクルよりも長く設定されている。
【００３７】
図２は、本発明が実施されるメモリデバイスの基本構成の一例を示す図である。本発明の基本構成は、従来の技術で参照した構成と同一とされており、リード及びライト制御用の制御信号等のタイミング制御の仕方が相違している。すなわち、従来の技術で参照した構成では、リードサイクルにおけるセンスアンプ活性化と、ライトサイクルにおけるデコードのオーバラップ制御等は行われていない。なお、図２に示したメモリデバイスの各構成要素の概略説明は、本願明細書の従来の技術で行っており、ここでは、重複を回避するため、省略する。
【００３８】
本実施例では、セルアレイブロック１０において、リードサイクルとライトサイクルとが交互に行われ、リードサイクルにおいて、Ｘアドレス、Ｙアドレス、ブロック選択アドレスを、Ｘ選択回路１０１、Ｙ選択回路、コントロール回路１０２によりデコードを行うデコード期間につづいて、所定の期間、ワードドライバ（ワード線を駆動するドライバ、「Ｘドライバ」ともいう）により、選択ワード線を活性化し、セルの選択が行われ、つづいて、ワード線を非選択とし、センスアンプＳＡの活性化が行われる。
【００３９】
活性化されたセンスアンプＳＡは、選択されたセルに接続されるビット線対に現れた差電圧ΔＶ（概ね１００ｍＶ以下）を増幅し、読み出しデータに対応した論理値の信号をリードバス（Ｒｅａｄ Ｂｕｓ）に出力する。
【００４０】
本実施例においては、リードサイクルにおけるセンスアンプ活性化期間と、ライトサイクルにおけるアドレスデコード期間が、時間軸上、重なっており、リードサイクルにおけるセンスアンプＳＡの活性化中に、書き込みアドレス信号のデコードが行われる。すなわち、リードサイクルとライトサイクルが一部でオーバラップし、サイクルの期間を規定するクロック信号の高速化を可能としている。
【００４１】
本実施例において、リードサイクルとライトサイクルの期間は等しく設定される。
【００４２】
セルアレイブロック１０では、ライトサイクルのデコード期間につづいて、セルの選択が行われ、同時にライトアンプＷＡが活性化され、選択されたセルに接続されるビット線線対は、書き込みデータに対応した電圧で駆動される。
【００４３】
本実施例において、ビット線の低振幅化により（図１のＢｉｔ線では、リード時のビット線対の差電圧ΔＶは概ね１００ｍＶかそれ以下）、リード後のビット線のプリチャージ期間を設ける必要はない。これは、ビット線対に現れた差電圧ΔＶに比べ、次のライトサイクルで書き込むべき信号の振幅が大きいため、プリチャージを行わなかったとしても、ビット線への書き込み動作が可能だからである。すなわち、センスアンプＳＡを活性化しデータが読み出された後のビット線がプリチャージされるべき期間に、ビット線の書き込みデータが現れるように、メモリセルの選択、ライトアンプの活性化を行うことが可能となる。
【００４４】
上述のようなタイミング制御を実現するにあたり、リード／ライトのワード線の選択期間（Ｗｏｒｄ線選択）を可変に（プログラマブルに）設定される構成としてもよい。
【００４５】
クロック信号ＣＬＫをトリガとしてアドレス用クロック発生回路１０５から出力されるワンショットパルスのリード用クロックＲＣに基づき、アドレスレジスタ１０４は、ラッチしたアドレス信号（リードアドレス）を出力する。アドレスレジスタ１０４からのアドレス信号を入力とするＸ選択回路１０１、Ｙ選択回路１０３、コントロール回路１０２内のブロック選択アドレスデコーダ（不図示）において、アドレスのデコード動作をそれぞれ行う。後述するように、コントロール回路１０２からの制御信号により、Ｘ選択回路１０１内のワードドライバ（不図示）を活性化することで、Ｘ選択回路１０１内のＸデコーダ（不図示）で選択されたワード線が活性化される。
【００４６】
センスアンプＳＡの活性化は、コントロール回路１０２から出力され、センスアンプＳＡに供給されるセンスイネーブル信号を活性化することで行われる。
【００４７】
クロック信号ＣＬＫをトリガとしてアドレス用クロック発生回路１０５から出力されるライトクロック信号ＷＣに基づき、アドレスレジスタ１０４は、クロック信号でラッチしたアドレス信号（ライトアドレス）を出力する。アドレスレジスタ１０４からのアドレス信号を入力とするＸ選択回路１０１、Ｙ選択回路１０３、コントロール回路１０２内のブロック選択アドレスデコーダ（不図示）において、アドレスのデコード動作をそれぞれ行う。ライトアンプＷＡは、コントロール回路１０２から出力され、ライトアンプＷＡに供給されるライトアンプ（ＷＡ）活性化信号（不図示）を活性化することで行われる。
【００４８】
図３（Ａ）は、リード用パルス発生回路１０６とライト用パルス発生回路１０７の出力回路の構成を示す図である。
【００４９】
リード用パルス発生回路１０６の出力回路は、高位側電源ＶＤＤと低位側電源ＶＳＳ（又はＧＮＤ）間に接続されゲートが共通接続され出力回路の入力端子に接続され、ドレインが共通接続されて出力回路の出力端子に接続されている、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１よりなる、ＣＭＯＳインバータで構成されている。ライト用パルス発生回路１０７の出力回路も、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２よりなるＣＭＯＳインバータで構成されている。
【００５０】
ｎ個（ｎは１以上の所定の正整数）のセルアレイブロック１０（Ｂｌｏｃｋ１〜Ｂｌｏｃｋｎ）では、リード制御用パルスＲＰＢとライト制御用パルスＷＰＢについて、立ち下がりエッジを用いている。これは、トランジスタのサイズ（あるいはＷ／Ｌ比）が同一の場合、ＮＭＯＳトランジスタの電流駆動能力がＰＭＯＳトランジスタよりも高いためである。すなわち、ＮＭＯＳトランジスタがオンしてＣＭＯＳインバータの出力端子を放電することで出力端子電圧が高位側電源電圧ＶＤＤから低位側電源電圧ＶＳＳに立ち下がる方が、ＰＭＯＳトランジスタがオンしてＣＭＯＳインバータの出力端子を高位側電源電圧ＶＤＤ側に充電し出力端子電圧が低位側電源電圧ＶＳＳから高位側電源電圧ＶＤＤに立ち上がるよりも、短時間であるためである。ライト制御用パルスＷＰＢについても、同様の理由により、立ち下がりエッジが用いられている。
【００５１】
ところで、図２、図３（Ａ）に示した構成において、リード制御用パルスＲＰＢとライト制御用パルスＷＰＢの信号配線が別々に設けられており、パルスＲＰＢの信号配線が長配線であることにより、信号配線の遠端部での立ち下がり波形がなまる。クロック信号に基づき、リードサイクルとライトサイクルを交互に繰り返す場合には、それぞれのパルスＲＰＢ、ＷＰＢの周期は、２クロック周期（２ｔＣＫ）となる。このため、図３（Ｂ）に示すように、パルスＲＰＢ、ＷＰＢは、信号配線の遠端部と近端部の各セルアレイブロック１０には、同一のタイミングにて供給されることになる。すなわち、リードサイクルでＬＯＷレベルに立ち下がったパルスＲＰＢは、次のライトサイクル中に、電源電圧レベルに立ち上がっており、該ライトサイクルの次のリードサイクルにおいてパルスＲＰＢは高位側電源電圧ＶＤＤに設定されている。
【００５２】
一方、リードサイクルが連続した場合、図３（Ｃ）に示すように、ＲＰＢの信号配線の遠端で、パルスＲＰＢはフルスイングできないため、連続動作のサイクル毎に、クロックの立ち上がりエッジから、パルスＲＰＢの立ち下がりまでの遅延時間に差が発生してしまい、誤動作をまねく可能性がある。この場合、図４に示すように、奇数サイクルでパルスを発生する奇数サイクル用パルス発生回路４１と、偶数サイクルでパルスを発生する偶数サイクル用パルス発生回路４２とを備え、奇数サイクル用パルス発生回路４１と偶数サイクル用パルス発生回路４２は、奇数サイクルと偶数サイクルのパルスを別々の信号線に送出し、セルアレイブロックでは、２つのレシーバ４３及び４４で、それぞれ奇数サイクルと偶数サイクルのパルスを受信し、論理和回路（ＯＲ回路）４５でレシーバ４３及び４４の出力の論理和をとり、セルアレイブロック内基本パルス信号（ＢＯＳ）を出力する構成としてもよい。かかる構成により、リードサイクルが連続する場合にも、サブアレイブロック１０には、同一のタイミングでワンショットの基本パルス信号（ＢＯＳ）が供給される。ライトサイクルが連続する場合についても、同様な構成が適用できることは勿論である。
【００５３】
次に、本発明の一実施例におけるセルアレイブロック１０（図２参照）における制御パルス信号の発生について説明する。
【００５４】
図５（Ａ）は、本発明の一実施例における制御信号ＲＰＢ、ＷＰＢ、ＲＯＳ，ＷＯＳのタイミング波形を示す図である。制御信号ＲＰＢ、ＷＰＢは、図２及び図３（Ａ）を参照して説明したように、リード用パルス発生回路１０６、ライト用パルス発生回路１０７から出力され、コントロール回路１０２に入力される。
【００５５】
セルアレイブロック１０内のコントロール回路１０２において、図５（Ａ）に示すように、リード制御用のパルスＲＰＢの立ち下がりエッジから、ワード線の活性化制御信号として、ワンショットのＲＯＳパルス（パルス幅ｔＰＲ）を生成する。また、コントロール回路１０２において、ライト制御用のパルスＷＰＢの立ち下がりエッジから、ワード線の活性化制御信号として、ワンショットのＷＯＳパルス（パルス幅ｔＷＲ）を生成する。生成されたパルスに基づき、ワードパルス幅（ワード線がＨＩＧＨレベルとなる期間）が決められる。
【００５６】
リードサイクルにおいては、コントロール回路１０２からＸ選択回路１０１に出力されるＲＯＳパルスに基づき、Ｘデコーダで選択されたワード線を駆動するワードドライバの活性化期間（ワード線の選択期間）が設定され、ライトサイクルにおいては、ＷＯＳパルスに基づき、ワードドライバの活性化期間（ワード線の選択期間）が設定される。
【００５７】
なお、
パルス幅ｔＰＲは、リード時の最小必要ワードパルス幅、
パルス幅ｔＰＷは、ライト時の最小必要ワードパルス幅、
である。一般に、ｔＰＲ＞ｔＰＷである。
【００５８】
図５（Ｃ）は、図２のコントロール回路１０２とＸ選択回路１０１（ワードドライバ）の回路構成を説明するための図である。図５（Ｃ）を参照すると、パルス信号ＲＯＳとＷＯＳを入力する論理和回路５１と、論理和回路５１の出力とブロック選択アドレスを入力とするＡＮＤ回路５２を備え、ＡＮＤ回路５２の出力がセルアレイブロック内基本パルス信号ＢＯＳとしてされ、セルアレイブロック内基本パルス信号ＢＯＳが活性化されている期間、Ｘアドレスのデコード結果により選択されたワード線がワードドライバ５３で駆動される。
【００５９】
図５（Ｂ）に示すように、セルアレイブロック内基本パルス信号ＢＯＳのパルスの立ち上がりのタイミングの前、及び、立ち下がりのタイミングの後には、内部アドレスの変化のスキュー（内部Ｓｋｅｗ）に対して、所定のタイミングマージン（ｔＨ、ｔＳ）が確保されている。セルアレイブロック内基本パルス信号ＢＯＳが活性化されている間（ＨＩＧＨレベルの間）、セルが選択されており、内部アドレスの変化は、セルアレイブロック内基本パルス信号ＢＯＳが非活性化期間に行われる。例えば、Ｘアドレスの変化の内部スキュー（アドレスレジスタからＸデコーダに入力されるＸアドレスの変化のタイミングのスキュー）は、セルアレイブロック内基本パルス信号ＢＯＳの立ち下がりからｔＨ以降、セルアレイブロック内基本パルス信号ＢＯＳの立ち上がるよりもｔＳ以前の範囲とされる。
【００６０】
本実施例では、クロックの周期を限界まで短縮可能としており、本発明の特徴の一つをなしている。以下、この特徴について、図６のタイミング図を参照して説明する。図６は、本発明の原理を説明するためのタイミング図である図１の詳細の一例を示すタイミング図である。
【００６１】
クロック信号ＣＬＫの立ち上がりエッジに基づきリード用パルス発生回路１０６から出力されるパルス信号ＲＰＢが立ち下がり、このパルス信号ＲＰＢに基づき、ワンショットパルスＲＯＳが生成され、ワードドライバが活性化され、選択ワード線がＨＩＧＨレベルとされる。ワード線の選択期間（パルス幅ｔＰＲ）は、ワンショットパルスＲＯＳのパルス幅によって規定される。
【００６２】
図６において、クロック信号ＣＬＫの立ち上がりエッジから内部アドレス（Ｘアドレス、Ｙアドレス、Ｂｌｏｃｋアドレス）の変化点までの遅延時間をｔｐ１とする。
【００６３】
クロック信号ＣＬＫの立ち上がりエッジから、セルアレイブロック内基本パルス信号ＢＯＳの立ち上がり、したがってワード線の立ち上がりまでの遅延時間をｔｐ３とする。
【００６４】
Ｘ、Ｙ、Ｂｌｏｃｋアドレスの信号波形のハッチング部は、内部アドレスの変化のスキュー（内部Ｓｋｅｗ）を表している。すなわち、クロック信号ＣＬＫの立ち上がりエッジから、内部アドレスの変化までの遅延には、アドレス信号波形のハッチング部の左端からハッチング部右端の範囲のスキュー（Ｓｋｅｗ）が存在する。
【００６５】
ワンショットパルスＲＯＳ（パルス幅ｔＰＲ）が立ち下がった後、すなわちワード線が立ち下がった後のｔＳｋｅｗは、アドレスの変化の内部スキュー（アドレスのハッチング部）に対応しており、アドレス変化の内部スキューに対して所定のタイミングマージン（ｔＨ、ｔＳ）を確保したセルアレイブロック内基本パルス信号ＢＯＳのＬＯＷレベル期間（図５（Ｂ）参照）に対応している。
【００６６】
次のライトサイクルにおいて、クロック信号ＣＬＫの立ち上がりエッジに基づきライト用パルス発生回路１０７から、信号ＲＰＢが生成され、ワンショットパルスＷＯＳが生成され、選択ワード線がＨＩＧＨレベルとされる。ワード線のパルス幅ｔＰＷは、ワンショットパルスＷＯＳのパルス幅に規定される。ライトサイクルにおいて、クロック信号ＣＬＫの立ち上がりエッジから、内部アドレスの変化点までの遅延時間をｔｐ２、クロック信号ＣＬＫの立ち上がりから、セルアレイブロック内基本パルス信号ＢＯＳの立ち上がり、したがってワード線の立ち上がりまでの遅延時間をｔｐ４とする。
【００６７】
図６において、ワンショットパルスＷＯＳ（パルス幅ｔＰＷ）が立ち下がった後、すなわちライトサイクルにおいて、ワード線が立ち下がった後のｔＲは、ビット線のプリチャージ期間である。
【００６８】
図６において、クロック信号ＣＬＫの立ち上がりエッジから、遅延ｔｐ１で、内部アドレス（Ｘアドレス、Ｙアドレス、Ｂｌｏｃｋアドレス）の変化（デコード処理結果）が得られ、クロック信号ＣＬＫの立ち上がりエッジから、遅延ｔｐ３後に、ｔＰＲ期間の間、ワード線が選択され、ワード線が非選択とされた後（ＬＯＷレベルに立ち下げられた後）、センスアンプが活性化される動作が、リードサイクル（Ｒｅａｄ Ｃｙｃｌｅ）である。
【００６９】
このリードサイクルにおいて、セルデータの読み出しのためにワード線がＨＩＧＨレベルとされている期間（ｔＰＲ）と時間的に重なって、次サイクルのクロック信号ＣＬＫが立ち上がっており、該クロック信号の立ち上がり遷移から遅延ｔｐ２で、ライトアドレスのデコード結果による内部アドレスの変化が生じている。すなわち、ビット線に読み出された選択セルのデータをセンスアンプで増幅して読み出すセンス期間と、ライトアドレスのデコード期間とは重なっている。かかる構成は、本発明の特徴の１つをなしている。
【００７０】
ライトサイクルのクロック信号の立ち上がりエッジから遅延ｔｐ４で、ワード線が選択され、ワード線が選択されている期間（ｔｐＷ）内に、ライトアンプからの選択セルへの書き込みが行われる。
【００７１】
つづいて、ワード線が非選択され、データ書き込み後のプリチャージが行われる。ビット線と電源間に接続されたスイッチを含むプリチャージ回路（及び、ビット線対間に接続されるイコライザ回路）が活性化され、ビット線のプリチャージされる。
【００７２】
図６に示す例では、ライトサイクルにおけるプリチャージ期間ｔＲと、次のサイクルをなすリードサイクルの開始時点とは時間的に重なっており、ライトサイクルにおけるプリチャージ動作と、リードアドレスのデコード動作とは時間的に重なって行われる。かかる構成は、本発明の特徴の１つをなしている。
【００７３】
すなわち、
（Ｔ１）あるリードサイクルにおけるアドレスのデコードと、該リードサイクルにおける前のライトサイクルのビット線のプリチャージ、
（Ｔ２）該リードサイクルにおけるワード線の選択、
（Ｔ３）該リードサイクルにおけるセンスアンプの活性化期間と、次のライトサイクルのアドレスのデコード、
（Ｔ４）該ライトサイクルにおけるワード線の選択とライトアンプ活性化によるセルへの書き込み、
（Ｔ５）該ライトサイクルにおけるビット線のプリチャージと次のリードサイクルのアドレスのデコード、
（Ｔ６）次のリードサイクルにおけるワード線の選択と、
…
という具合に、少なくとも、リードサイクルの終端処理とライトサイクルの最先処理とが、時間的に重なって行われる。なお、Ｔ２、Ｔ３…等の区間は、クロック信号ＣＬＫの立ち上がりエッジとリードコマンドとに基づき生成される、ワンショットパルス信号等によって、その期間（時間）が規定される非同期回路の動作の期間を表しており、Ｔ２、Ｔ３、…等は、クロックをトリガとして規定されるものではない。すなわち、本発明は、クロック同期型のパイプライン制御とは異なる。これについては後に詳細に説明する。
【００７４】
図６から、次式（１）が成り立つことがわかる。
リードサイクル＋ライトサイクル＝ｔＰＲ＋ｔＳＫＥＷ＋ｔＰＷ＋ｔＲ …（１）
【００７５】
（Ａ） ｔＰＲ＋ｔＳＫＥＷ＝ｔＰＷ＋ｔＲのとき、ｔｐ１＝ｔｐ２、ｔｐ３＝ｔｐ４となり、最速であり、リードとライトが同一タイミングとなる。
【００７６】
（Ｂ） ｔＰＲ＋ｔＳＫＥＷ＞ｔＰＷ＋ｔＲのとき、クロック信号の立ち上がりから、ライトアドレスの変化点までの遅延ｔｐ２と、クロック信号の立ち上がりからワード線の活性化までの遅延ｔｐ４のパスにおいて、｛（ｔＰＲ＋ｔＳＫＥＷ）−（ｔＰＷ＋ｔＲ）｝／２だけ、遅らせる。
【００７７】
（Ｃ） ｔＰＲ＋ｔＳＫＥＷ＜ｔＰＷ＋ｔＲのとき、クロック信号の立ち上がりから、リードアドレスの変化点までの遅延ｔｐ１と、クロック信号の立ち上がりからワード線の活性化までの遅延ｔｐ３のパスにおいて、｛（ｔＰＷ＋ｔＲ）−（ｔＰＲ＋ｔＳＫＥＷ）｝／２だけ、遅らせる。
【００７８】
クロックＣＬＫの遷移からリード、ライト用の内部アドレスの変化点までの遅延ｔｐ１、ｔｐ２をさらに遅らせるには、例えば、図２のアドレスレジスタ１０４に入力されるリード用クロックＲＣとライト用クロックＷＣのタイミングを変える構成とすればよい。
【００７９】
クロックＣＬＫの遷移からパルスＲＯＳ、ＷＯＳの立ち上がりまでの遅延時間ｔｐ３、ｔｐ４を遅らせるには、例えば、図２のリード用パルス発生回路１０６、ライト用パルス発生回路１０７で、リード制御用パルスＲＰＢ、ライト制御用パルスＷＰＢのタイミングを遅らせる構成とすればよい。
【００８０】
したがって、ライトサイクルにおける遅延ｔｐ２とｔｐ４のパスを遅らせるには、アドレスレジスタ１０４に入力されるライト用クロックＷＣのタイミングを遅らせ、ライト用パルス発生回路１０７でＷＰＢのタイミングを遅らせることで行われる。
【００８１】
リードサイクルにおける遅延ｔｐ１とｔｐ３のパスを遅らせるには、アドレスレジスタ１０４に入力されるリードクロックＲＣのタイミングを遅らせ、リード用パルス発生回路１０６でＲＰＢのタイミングを遅らせることで行われる。
【００８２】
図７（Ａ）は、アドレスレジスタ１０４の構成を示す図であり、リード用クロックＲＣと、ライト用クロックＷＣをそれぞれ用いて、図６の遅延ｔｐ１とｔｐ２をさらに遅らせるための構成を示す図である。図７（Ｂ）は、図７（Ａ）における、クロック信号ＣＬＫ、リード用クロックＲＣ、ライト用クロックＷＣのタイミングを示す図である。
【００８３】
第１のラッチ回路２０１は、クロック信号ＣＬＫの立ち上がりエッジでアドレス信号Ａｄｄをラッチする。第１のラッチ回路２０１の出力は、リード用クロックＲＣでオン・オフ制御されるパストランジスタ２０６と、インバータ２０４を介して出力される。また第１のラッチ回路２０１の出力は第２のラッチ回路２０２に入力され、第２のラッチ回路２０２の出力は、第３のラッチ回路２０３に入力される。第２のラッチ回路２０２は、ライト用クロックＷＣの立ち下がりエッジで、第１のラッチ回路２０１の出力をラッチし、第３のラッチ回路２０３は、ライト用クロックＷＣの立ち上がりエッジで、第２のラッチ回路２０２の出力をラッチする。第３のラッチ回路２０３の出力は、ライト用クロックＷＣでオン・オフ制御されるパストランジスタ２０７と、インバータ２０４を介して出力される。インバータ２０４とインバータ２０５はフリップフロップを構成し、パストランジスタ２０６、２０７がオフのとき、直前の出力の論理値を記憶保持する。なお、第２、第３のラッチ回路２０２、２０３は、レイトライト（Ｌａｔｅ Ｗｒｉｔｅ：セルへのデータの書き込みが、クロック信号ＣＬＫの立ち上がりエッジから遅れて行われる）製品でない場合には、不要である。
【００８４】
図７（Ｂ）に示すように、アドレスクロック発生回路１０５において、クロック信号ＣＬＫの立ち上がりエッジからのリードクロックＲＣの立ち上がりのタイミングまでの遅延ｔｐｄ１を、必要な時間遅らせることで、図７（Ａ）のアドレスレジスタ１０４において、クロック信号ＣＬＫの立ち上がりエッジから、インバータ２０４からのアドレス信号の出力までの遅延時間が増大し、このため、リードアドレス信号がアドレスデコーダに供給されるタイミングが遅れ、クロックＣＬＫの立ち上がりエッジから内部アドレス（Ｘ、Ｙ、ブロック選択アドレス）の変化までの遅延（図６のｔｐ１）も遅れる。またアドレスクロック発生回路１０５において、クロック信号ＣＬＫの立ち上がりエッジからのライトクロックＷＣの立ち上がりのタイミングまでの遅延ｔｐｄ２を、必要な時間遅らせることで、図７（Ａ）のアドレスレジスタ１０４において、クロックＣＬＫの立ち上がりエッジから、インバータ２０４からのアドレス信号の出力までの遅延時間は増大し、このため、リードアドレス信号がアドレスデコーダに供給されるタイミングが遅れ、クロックＣＬＫの立ち上がりエッジから内部アドレス信号（Ｘ、Ｙ、ブロック選択アドレス）の変化までの遅延（図６のｔｐ２）も遅れる。なお、アドレス用クロック発生回路１０５において、クロック信号ＣＬＫの立ち下がりエッジは、タイミングの制御には用いられていない。
【００８５】
次に、図８及び図９を参照して、本発明の一実施例におけるアレイブロックのリード動作を説明する。図９には、図２に示したセルアレイブロックのビット線系の回路構成が示されている。
【００８６】
図９を参照すると、セル１１０は、ビット線対Ｂ、／Ｂとワード線ＷＬに接続されている。ビット線対Ｂ、／Ｂ間には、ゲートにＹ選択信号が接続されたＰＭＯＳトランジスタ１１７のソースとドレインが接続され、ＰＭＯＳトランジスタ１１７のソース端子及びドレイン端子と電源ＶＤＤ間には、ゲートにＹ選択信号が接続された２つのＰＭＯＳトランジスタ１１３、１１６が接続されており、トランジスタ１１１、１１２、１１７は、Ｙ選択信号がＬＯＷレベルのとき（非選択）、ビット線対Ｂ、／Ｂを、プリチャージ及びイコライズする。さらにビット線対ＢとＲＤ（リードデータ）線との間に接続されたＹスイッチ１１３と、ビット線対ＢとＷＤ（ワードデータ）線との間に接続されたＹスイッチ１１４と、ビット線／Ｂと相補のＲＤ線との間に接続されたＹスイッチ１１６と、ビット線対／Ｂと相補のＷＤ線との間に接続されたＹスイッチ１１５とを備え、センスアンプ（ＳＡ）１１９の出力は、リードバス（Ｒｅａｄ Ｂｕｓ）に接続され、ライトアンプ１１８の入力はライトバス（Ｗｒｉｔｅ Ｂｕｓ）に接続され、リードバスは入力レジスタ（図２の１０９）に接続され、ライトバスは出力レジスタ（図２の１０８）の入力端子に接続されている。タイミングパルス幅コントロール回路１２０は、図２のコントロール回路１０２に含まれ、リード及びライト用のワード線活性化用のワンショットのパルス信号ＲＯＳとＷＯＳ（ＲＰＢ、ＷＰＢ信号からそれぞれ生成されるワンショットパルス）を入力し、パルス信号ＲＯＳに基づき、例えばパルス信号ＲＯＳがＬＯＷレベルに立ち下がったのちに所定のパルス幅のセンスイネーブル信号ＳＥを出力する制御を行い、また該パルスＷＯＳに基づき、ライトアンプ（ＷＡ）活性化信号のタイミング及びパルス幅を調整して出力する。センスアンプ１１９は、入力されるセンスイネーブル信号ＳＥによって活性化され、ライトアンプ１１８は、入力されるライトアンプ（ＷＡ）活性化信号によって活性化される。
【００８７】
図８を参照すると、ワード線ＷＬ、Ｙ選択信号ＹがＨＩＧＨレベルとされ、セルの選択が行われ、選択されたメモリセルの保持データに応じた差電圧ΔＶがビット線対Ｂ、／Ｂ間に現れる。
【００８８】
つづいて、ワード線（ＷＬ）、ＹスイッチがＬＯＷレベルに立ち下がり、センスイネーブル信号ＳＥが活性化される（ＨＩＧＨレベルに立ち上がる）。
【００８９】
このとき、次のライトサイクルのアドレス（Ｘ、Ｙ、ＢＬＯＣＫ選択アドレス）の変化が生じる。図８において、Ｘ、Ｙ、ＢＬＯＣＫ選択アドレスの、矢印で範囲が規定されるスキュー（Ｓｋｅｗ）は、アドレスの変化点のスキュー（アドレスレジスタ１０４からセルアレイブロックのＸ、Ｙ、ＢＬＯＣＫ選択アドレスデコーダに供給される内部アドレスの変化点のスキュー）である。
【００９０】
図８に示すように、本実施例においては、センスイネーブル信号ＳＥのＬＯＷレベルからＨＩＧＨレベルへの立ち上がりと、Ｘ、Ｙ、ＢＬＯＣＫ選択アドレスの変化とは、同時に行われる。
【００９１】
図８において、センスイネーブル信号ＳＥがＨＩＧＨレベルのセンス期間のｔＲＲは、ビット線対Ｂ、／Ｂのリカバリ期間であり、ΔＶの差電圧のビット線対を同一電圧（ＶＣＣ）とする。センス期間に、センスアンプ１１９（図９参照）からリードバスに読み出しデータが出力される。
【００９２】
また、リード動作時のビット線対の振幅（差電圧）ΔＶは、センスアンプ１１９（参照）が、正常に動作できる最小の電圧に設定される。例えば、１００ｍＶ程度あるいはそれ以下とされる。
【００９３】
ビット線対が差電圧が０Ｖにリカバするまでの時間ｔＲＲよりも速く、つぎのライトサイクルのアドレスのスキューが終われば、ｔＲＲよりも前に、次のワード線の選択を開始させる。これは、リードサイクルの次のサイクルがライトサイクルであるためビット線対のリカバリが不十分でも、書き込み動作が可能であるためである。なお、リードサイクルが連続する場合、ビット線対の差電圧０Ｖにリカバリしていないで、次のリードサイクルに移行すると、ビット線対の差電圧がオフセットとして存在したまま読み出し動作が行われてしまう。このため、リードサイクルが連続する場合には、リカバリ動作が行われる。
【００９４】
次に、本実施例のセルアレイブロック１０（図２参照）におけるライト動作について説明する。図１０は、本実施例のセルアレイブロックにおけるライト動作を説明するためのタイミング図である。図１０において、ＷＬとＹは、ワード線とＹ選択信号（図９参照）であり、ＷＡは、ライトアンプの活性化信号を表しており、アドレス、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）の信号波形のｔＳＫＥＷ（ハッチング部）は、ライトアドレスの変化のスキューである。また、セル反転に必要なパルス幅がｔｐＷであり、ビット線対の差電圧が０Ｖまでリカバする時間がｔＲ（プリチャージ期間）である。ライトサイクルの次のサイクルがリードサイクルであるため、プリチャージが必要である。通常、ｔＲ＞ｔＳＫＥＷである。
【００９５】
次に、図１１のタイミング図を参照して、本発明の一実施例の変形例として、ライトサイクルを短縮する手法について説明する。
【００９６】
図１１において、
ＷＬは、ワード線の波形、
Ｙは、Ｙ選択信号（図９参照）の信号波形、
ＷＡは、ライトアンプの活性化の状態を示すもので、ライトアンプに入力されるライトイネーブル信号の波形、
ＷＤは、図９のライトデータ線対ＷＤの電圧波形、
Ｗｒｉｔｅ Ｂｕｓは、図２、図９のライトバスの信号、
ＳＫＥＷＸは、Ｘアドレスの変化のスキュー、
ＳＫＥＷＹは、Ｙアドレスの変化のスキュー、及び、
ＳＫＥＷ ＢＬＯＣＫ選択は、ブロック選択アドレスの変化のスキュー、
である。
【００９７】
アドレス信号におけるビット幅がおおいほど、デコーダの段数は深くなり、通常、Ｘ系のアドレスが最もビット幅が大きく、次にＹ系のアドレス、つづいてブロック系のアドレスの順となる。
【００９８】
本実施例では、Ｘ系、Ｙ系、ブロック系のアドレス間のスキューの差を利用して、ワード線ＷＬよりも、Ｙアドレス、Ｙアドレスよりもライトアンプ（ＷＡ）の活性化を、前倒しすることで、ライトサイクルを短縮化している。まず、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）のデータを入力とするライトアンプ（ＷＡ）を活性化し、活性化されたライトアンプ（ＷＡ）より相補のＷＤにデータが出力され、遅延時間ｔＢを経て、Ｙ選択信号がＨＩＧＨレベルとなり、相補のＷＤに接続するＹスイッチ１１４、１１５がオンし、ビット線対Ｂ、／Ｂは、ライトアンプ（ＷＡ）からの書き込みデータで駆動される。なお、セルの反転は速いため、ビット線の電圧下がる時点に、ワード線ＷＬを立ち上げる構成としてもよい。図１１に示す例では、Ｙスイッチ１１４、１１５がオンしてから遅延時間ｔＡを経た時点（ビット線の電圧がある程度下がった時点）、ワード線ＷＬが立ち上がり、セルが選択され、セル１１０への書き込み（セル反転）が行われる。
【００９９】
ライトデータ線ＷＤ、ライトアンプＷＡ、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）は、ライトサイクルのみで動作するため、前のリードサイクルの終端部とは、無関係となり、先行して、ライトデータ線ＷＤの電圧を下げる。これにより、ビット線対Ｂ、／Ｂの立ち下がりが速くなる。
【０１００】
上記したように、本実施例では、リードサイクルのセンス期間とライトサイクルのアドレスデコード期間とをオーバラップさせる制御を行っているが、その動作原理は、パイプライン方式とは全く相違している。
【０１０１】
以下では、本実施例のリード／ライトオーバラップ方式について、従来のパイプライン方式を比較例として説明する。
【０１０２】
通常のパイプライン方式の場合、図１２に示すように、Ａ３アドレスのデコード中に、前のサイクルのＡ２のリードデータをセンス出力する部分を並行処理するには、Ａ３のクロックエッジをトリガとして、センスアンプを活性化する制御が行われる。
【０１０３】
これに対して、本実施例では、リードサイクルのＡ２のエッジをトリガとして、センスアンプ（ＳＡイネーブル）を活性化している。
【０１０４】
図１３は、センスアンプに供給するセンスイネーブル信号ＳＥを生成する回路の一実施例の構成を示す図である。リード用パルス発生回路３０１（図２の１０６に対応する）は、クロック信号を遅延させる偶数段の第１、第２のインバータ３０２、３０３よりなるインバータ列と、該インバータ列の出力を反転させる第３のインバータ３０４と、第２、第３のインバータ３０３、３０４の出力を入力とするＡＮＤ回路３０５とを備え、クロック信号ＣＬＫの立ち上がりエッジからワンショットのリード用パルスＲＰＢを生成する。だだし、図１３において、リード用パルス発生回路３０１から出力されるリード用パルスＲＰＢは、図３（Ｂ）に示されるリード用パルスＲＰＢのように、クロック信号ＣＬＫの立ち下りエッジで決められるものではなく、クロック信号ＣＬＫの立ち上がりから、第１、第２のインバータ３０２、３０３の遅延時間分遅延して、立ち上がり、パルス幅が第３のインバータ３０４の遅延時間で規定されるパルスよりなる。なお、図１３に示す例では、コマンド（Ｒ／Ｗコマンド）を、それぞれのセルアレイブロックのコントロール回路１０２（図２参照）が入力してセンスイネーブル信号、ライトアンプイネーブル信号を生成する構成とされ、コントロール回路１０２内で、それぞれリード用パルスＲＰＢ、ライト用パルスＷＰＢを生成する構成としてもよい。
【０１０５】
第１のレジスタ３１１は、リードコマンドＲＥ（リードイネーブル）をクロック信号ＣＬＫの立ち上がりエッジでラッチし、第１のレジスタ３１１の出力とＲＰＢを入力とするＡＮＤ回路３１４が、ＳＡイネーブル信号（センスイネーブル信号ＳＥと等価）を出力する。
【０１０６】
また、ライト用パルス発生回路３１３（図２の１０７に対応）は、リード用パルス発生回路３０１と同様とされ、クロック信号ＣＬＫからワンショットのライト用パルス信号ＷＰＢを生成する。第２のレジスタ３１２はライトコマンドＷＥ（ライトイネーブル）をクロック信号ＣＬＫの立ち上がりエッジでラッチし、第２のレジスタ３１２の出力と信号ＷＰＢを入力とするＡＮＤ回路３１５が、ＷＡ活性化信号を出力する。
【０１０７】
図１４は、比較例として、パイプライン方式にしたがって、センスイネーブル信号ＳＥを生成する回路の構成を示す図である。図１４を参照すると、リード用パルス発生回路３０１の出力と、２段縦続接続されたレジスタ３１１、３１６を備え、ＡＮＤ回路３１４による、レジスタ３１６の出力とリード用パルス発生回路３０１の出力の論理積（ＡＮＤ）出力が、ＳＡイネーブル信号（センスイネーブル信号ＳＥと等価）とされる。上記の通り、本発明は、パイプライン方式とは異なったタイミング制御を行っている。
【０１０８】
次に、本発明の別の実施例について説明する。
【０１０９】
本発明は、パイプライン方式でリード／ライトをオーバラップさせる制御方式を採用していない。このため、１つのクロックエッジでアドレスやコマンドを取り込んで、ステートが決まれば、内部では、リード／ライトを独立して、動作させることが可能である。そこで、１クロックサイクルで、リードとライトをオーバラップさせて実行させることも可能である。図１５は、本発明の別の実施例の動作を説明するためのタイミング図である。
【０１１０】
図１５に示すように、クロック信号ＣＬＫの立ち上がりと立ち下がりの両方をトリガーとして用いており、アドレスレジスタ１０４及びアドレス用クロック回路１０５（図２参照）では、アドレス信号、リード／ライト（ＲＥ／ＷＥ）コマンドを取りこむ。図１５において、リードコマンドＲＥ、及び、アドレスＡ１とＡ３は、クロック信号ＣＬＫの立ち上がりエッジで取り込まれ、ライトコマンドＷ、及びアドレスＡ２は、クロック信号ＣＬＫの立ち下がりエッジで取り込まれている。
【０１１１】
一方、セルアレイブロック１０内部でのデコード、センスアンプＳＡの活性化、ライトアンプＷＡの活性化は、クロック信号ＣＬＫの立ち上がりエッジだけを用いて生成している。
【０１１２】
図１６（Ａ）は、図１５に示したタイミング動作を行う回路構成の一例を示す図である。この回路は、コントロール回路１０２（図２参照）において、１つのクロックエッジからセンスアンプイネーブル信号とライトアンプイネーブル信号を生成する回路であり、図１６（Ｂ）に示すように、クロック信号ＣＬＫのＬＯＷからＨＩＧＨへの立ち上がりエッジが、リード用、クロック信号ＣＬＫのＨＩＧＨからＬＯＷへの立ち下りエッジがライト用と決められているものとする。
【０１１３】
図１６（Ａ）を参照すると、クロック信号を入力する第１のパルス発生回路４１４と、リードコマンドＲＥをクロック信号ＣＬＫの立ち上がりでラッチする第１のレジスタ４１１と、ライトコマンドＷＥをクロック信号ＣＬＫの立ち上がりでラッチする第２のレジスタ４１２と、クロック信号ＣＬＫを遅延させる遅延回路４１５と、遅延回路４１５の出力信号を入力してパルス信号を発生する第２のパルス発生回路４１３と、第１のパルス発生回路４１４と第１のレジスタ４１１の出力を入力とする第１のＡＮＤ回路４１６と、第２のパルス発生回路４１３と第２のレジスタ４１２の出力を入力とする第２のＡＮＤ回路４１７と、を備え、第１のＡＮＤ回路４１６の出力からセンスイネーブル信号が出力され、第２のＡＮＤ回路４１７からライトアンプ（ＷＡ）活性化信号が出力される。
【０１１４】
図１６（Ｃ）に示すように、クロック信号ＣＬＫの周期ｔｃｙｃは一定であっても、デューティエラー等により、ＨＩＧＨレベル期間、ＬＯＷレベル期間はずれやすい。この実施例では、クロックの立ち上がりエッジのみを用いて動作タイミングを決めているため、タイミングの精度、安定性が向上し、クロックの立ち上がりエッジと立下りエッジを用いてタイミングを決める構成とくらべて性能を向上させることができる。
【０１１５】
次に、リード／ライトサイクルの交互動作の内部制御パルス発生について説明する。図１７は、リード、ライト用の制御信号を交互に発生する回路の構成の一例を示す図であり、アドレス用クロック発生回路１０５等に用いられる。図１７を参照すると、この回路は、リードコマンドＲＥを入力する２入力ＡＮＤ回路５１５と、２入力ＡＮＤ回路５１５の出力を入力しクロック信号ＣＬＫの立ち上がりエッジでラッチする第１のレジスタ５１１と、第１のレジスタ５１１の出力を反転する第１のインバータ５１３を備え、第１のインバータ５１３の出力は、２入力ＡＮＤ回路５１５に帰還入力され、第１のインバータ５１３の出力を入力する第２のインバータ５１６を備えている。さらに、ライトコマンドＷＥを入力する３入力ＡＮＤ回路５１７と、３入力ＡＮＤ回路５１７の出力を入力しクロック信号ＣＬＫの立ち上がりエッジでラッチする第２のレジスタ５１２と、第２のレジスタ５１２の出力を反転する第３のインバータ５１４とを備え、第２、３のインバータ５１６、５１４の出力は、３入力ＡＮＤ回路５１７に入力され、第１、及び第２のレジスタ５１１、５１２の出力端子からリード（Ｒｅａｄ）活性信号、及びライト（Ｗｒｉｔｅ）活性信号がそれぞれ出力される。なお、第１、及び第２のレジスタ５１１、５１２から出力されるリード活性信号、及びライト活性信号は、例えば、図１３のレジスタ３１１及び３１２からの出力信号と同様に、対応する２つのＡＮＤ回路（図１３の３１４、３１５参照）にそれぞれ入力され、リード制御用パルス、ライト制御用パルスとの論理積出力を、センスアンプ（ＳＡ）イネーブル信号、ライトアンプ（ＷＡ）活性化信号として出力するようにしてもよい。
【０１１６】
リード活性化時には、ＡＮＤ回路５１５において、前サイクルの値の反転データａ（第１のインバータ５１３の出力）と、リードコマンドＲＥとの論理積で判断され、ＡＮＤ回路５１５の出力は、クロック信号ＣＬＫの立ち上がりエッジで第１のレジスタ５１１に取り込まれ、これにより１クロックサイクルおきにリードが活性化される。
【０１１７】
ライト活性化時には、ＡＮＤ回路５１７において、前サイクルの反転データｂ（第３のインバータ５１４の出力）と、ライトコマンドＷＥとの論理積と、前サイクルのリード活性化状態ａ’（インバータ５１６の出力）の論理積で判断され、ＡＮＤ回路５１７の出力は、クロック信号ＣＬＫの立ち上がりエッジで第２のレジスタ５１２に取り込まれ、１サイクルおきにライトアクティブとされる。ライトの判定には、リード活性化状態ａ’に基づいているため、リード／ライトは１サイクルずれて交互に活性化されることになる。第１、第２のレジスタ５１１、５１２の出力信号を用いて、リード活性化、ライトの活性化が行われる。
【０１１８】
本発明は、リードサイクルとライトサイクルとが交互に行われるＱＤＲ方式のＳＲＡＭ等に適用して好適とされるが、リードサイクルが連続して行われる場合に最適化されたタイミング制御又はライトサイクルが連続して行われる場合に最適化されたタイミング制御と、リードサイクルとライトサイクルとが交互に行われる場合に最適化されたタイミング制御とを切り替え手段を具備することにより、リードサイクル（又はライトサイクル）が連続して行われるような、ＤＤＲ方式のＳＲＡＭに適用することが可能である。また本発明は、Ｉ／Ｏセパレート型のＱＤＲ／ＤＤＲ方式のＳＲＡＭ等に適用して好適とされるが、そのようなＳＲＡＭ等に限定されるものではないことは勿論である。また、本発明に係るタイミング制御方法は、半導体メモリデバイス以外にも、メモリを内蔵した論理集積回路や、クロックエッジにより生成されるワンショットのパルス信号により、動作タイミングの制御が行われる任意の回路にも同様にして適用できる。
【０１１９】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２０】
【発明の効果】
以上説明したように、本発明によれば、リードサイクルのセンス動作をライト動作のデコード期間とを互いに重ならせるタイミング制御を行う構成としたことにより、動作周波数をさらに向上させることができる。
【０１２１】
さらに、本発明によれば、アドレスのビット幅によるデコード時間を考慮して、ライトアンプ、Ｙスイッチ、ワード線の活性化を制御する構成としたことにより、ライトサイクルを高速化することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の動作原理を説明するための図である。
【図２】本発明の一実施例の半導体記憶装置の構成の一例を示す図である。
【図３】（Ａ）は図１に示したパルス発生回路の構成の一例を示す図であり、（Ｂ）はリードライト交互動作におけるパルス波形を模式的に示す図であり、（Ｃ）はリードサイクル連続時のパルス波形を模式的に示す図である。
【図４】リードサイクル連続時のパルス波形を鈍りに対応するための構成を示す図である。
【図５】本発明の一実施例におけるセルアレイブロック内部での基本パルス発生を説明するための図であり、（Ａ）、（Ｂ）はタイミング図であり、（Ｃ）は、ワード線の選択回路を説明する図である。
【図６】本発明の一実施例におけるタイミング動作を説明するためのタイミング図である。
【図７】（Ａ）は本発明の一実施例においてｔｐ１、ｔｐ２を遅らせる回路を示す図であり、（Ｂ）はタイミング動作を説明するためのタイミング図である。
【図８】本発明の一実施例におけるセルアレイブロック内部でのリード動作を説明するためのタイミングタイミング波形図である。
【図９】本発明の一実施例におけるセルアレイブロック内部のビット線系の回路を示す図である。
【図１０】本発明の一実施例におけるセルアレイブロック内部でのライト動作を説明するためのタイミング図である。
【図１１】本発明の一実施例におけるライト動作を短縮するための手法を説明するためのタイミング図である。
【図１２】本発明の比較例としてパイプラインアーキテクチャの動作を説明するためのタイミング図である。
【図１３】本発明のリード、ライト活性化を制御する信号を生成する回路を示す図である。
【図１４】比較例としてパイプライン方式のリード、ライト活性化を制御する信号を生成する回路を示す図である。
【図１５】本発明の他の実施例の動作を説明するためのタイミング図である。
【図１６】（Ａ）は、本発明の他の実施例を示す図であり、（Ｂ）、（Ｃ）はクロック波形を示す図である。
【図１７】リード／ライト交互動作を実現する内部制御パルス信号を発生する回路を示す図である。
【符号の説明】
１０ セルアレイブロック
４１ 奇数サイクル用パルス発生回路
４２ 偶数サイクル用パルス発生回路
４３、４４ レシーバ
４５ ＯＲ回路
５１ ＯＲ回路
５２ ＡＮＤ回路
５３ ワード線駆動回路（ドライバ）
１００ メモリセルアレイ
１０１ Ｘ選択回路
１０２ コントロール回路
１０３ Ｙ選択回路・センスアンプ・ライトアンプ
１０４ アドレスレジスタ
１０５ アドレス用クロック発生回路
１０６ リード用パルス発生回路
１０７ ライト用パルス発生回路
１０８ 出力レジスタ
１０９ 入力レジスタ
１１０ セル
１１１、１１２、１１７ ＰＭＯＳトランジスタ
１１３、１１６ ＰＭＯＳトランジスタ（Ｙスイッチ）
１１４、１１５ ＮＭＯＳトランジスタ（Ｙスイッチ）
１１８ ライトアンプ
１１９ センスアンプ
１２０ タイミングパルス幅コントロール回路
２０１、２０２、２０３ レジスタ
２０４、２０５ インバータ
２０６、２０７ パストランジスタ
３０２、３０３、３０４ インバータ
３０１、３１３ パルス発生回路
３１１、３１２、３１６ レジスタ
３１４ ＡＮＤ回路
３１５ ＡＮＤ回路
４１０ インバータ
４１１、４１２ レジスタ
４１３、４１４ パルス発生回路
４１６、４１７ ＡＮＤ回路
５１１、５１２ レジスタ
５１３、５１４ インバータ
５１５ ＡＮＤ回路
５１６ インバータ
５１７ ＡＮＤ回路
ＮＭ１、ＮＭ２ ＮＭＯＳトランジスタ
ＰＭ１、ＰＭ２ ＰＭＯＳトランジスタ
Claims (25)
- 入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化される第１の回路と、
前記クロック信号の前記第１の遷移に基づき生成される第３の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第２の回路と、
前記クロック信号の前記第２の遷移に基づき生成される第４の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第３の回路と、
を備え、
前記クロック信号の前記第１の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第２の回路による一連の動作が第１の動作サイクルを構成し、
前記クロック信号の前記第２の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路と前記第３の回路による一連の動作が第２の動作サイクルを構成し、
前記第１の動作サイクルと前記第２の動作サイクルとを交互に行うように制御する回路と、
前記第１の動作サイクルにおける前記第２の回路の活性化と、前記第２の動作サイクルにおける前記第１の回路の活性化とに関連する前記制御信号のタイミングを制御し、前記第１の動作サイクルにおける前記第２の回路の一部の動作と前記第２の動作サイクルにおける前記第１の回路の動作とが時間的にオーバラップする、ように制御する回路と、
を備えている、ことを特徴とする半導体装置。 - 入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化される第１の回路と、
前記クロック信号の前記第１の遷移に基づき生成される第３の制御信号と、前記クロック信号の前記第２の遷移に基づき生成される第４の制御信号のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記第１の回路の出力結果を受けて動作する第２の回路と、
前記クロック信号の前記第１の遷移に基づき生成される第５の制御信号が活性化される場合に、予め定められた所定の期間、活性化され、前記第２の回路の動作結果に基づき動作する第３の回路と、
前記クロック信号の前記第２の遷移に基づき生成される第６の制御信号が活性化される場合に、予め定められた所定の期間、活性化される第４の回路と、
を備え、
前記クロック信号の前記第１の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路、前記第２の回路、及び、前記第３の回路による一連の動作が第１の動作サイクルを構成し、
前記クロック信号の前記第２の遷移から生成される前記制御信号にしたがって順次活性化される前記第１の回路、前記第２の回路、及び、前記第４の回路と、による一連の動作が第２の動作サイクルを構成し、
前記第１の動作サイクルと前記第２の動作サイクルとを交互に行うように制御する回路と、
前記第１の動作サイクルにおける前記第３の回路と、前記第２の動作サイクルにおける前記第１の回路とを並行して動作させるように前記第３の制御信号及び前記第２の制御信号のタイミングを制御する回路を備えている、ことを特徴とする半導体装置。 - 前記第４の制御信号と前記第６の制御信号とが、前記クロック信号の前記第１の遷移に基づき生成される、ことを特徴とする請求項１又は２記載の半導体装置。
- 複数のメモリセルを有するメモリセルアレイと、
入力されたアドレス信号を、入力されたクロック信号によってラッチするとともに、前記クロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記ラッチしたアドレス信号を出力するアドレスレジスタ、及び、前記アドレスレジスタより出力されるアドレス信号を入力してデコードするデコーダと、
前記クロック信号の前記第１の遷移に基づき、リード活性化用の第３の制御信号を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づきライト活性化用の第４の制御信号を生成する回路と、
前記クロック信号の前記第１の遷移に基づき生成される前記第３の制御信号と前記第４の制御信号のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダで選択されたワード線を活性化させ、ワード線の選択を行う回路と、
前記クロック信号の前記第１の遷移に基づき生成される第５の制御信号が活性化される場合、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプと、
前記クロック信号の前記第２の遷移に基づき生成される第６の制御信号が活性化される場合、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、
を備え、
入力されるクロック信号の前記第１の遷移から生成される前記制御信号によって、順次、活性化される、前記デコーダによるアドレスのデコード動作と、前記デコーダで選択されたワード線を活性化するワード線選択動作と、前記センスアンプによるセンス動作とがリードサイクルを構成し、
前記クロック信号の前記第２の遷移から生成される前記制御信号で順次活性化される前記デコーダによるアドレスのデコード動作と、前記デコーダで前記選択されたワード線を活性化する回路によるワード線の選択動作、及び、前記ライトアンプによる書き込み動作とがライトサイクルを構成し、
前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路と、
前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路を備えている、ことを特徴とする半導体記憶装置。 - 入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を生成するアドレス用クロック生成回路と、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記アドレス用クロック生成回路から出力される前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）を入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力するアドレスレジスタと、
前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を生成するリード用パルス発生回路と、
前記クロック信号の前記第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を生成するライト用パルス回路と、
複数のメモリセルを有するメモリセルアレイと、
前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダと、
前記リード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する回路と、
前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する回路と、
前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、選択されたワード線を活性化する回路と、
前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を活性化する回路と、
前記センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルに接続されるビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプと、
前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を出力する回路と、
前記ライトアンプ（ＷＡ）活性化信号が活性化を指示している場合に、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、
を備え、
前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作がリードサイクルを構成し、
前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作、及び、前記ライトアンプによる書き込み動作と、がライトサイクルを構成し、
前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路と、
前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路と、
を備えている、ことを特徴とする半導体記憶装置。 - 入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を生成するアドレス用クロック生成回路と、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記アドレス用クロック生成回路から出力される前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）とを入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力するアドレスレジスタと、
前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を生成するリード用パルス発生回路と、
前記クロック信号の前記第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を生成するライト用パルス回路と、
複数のメモリセルを有するメモリセルアレイと、
前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダと、
前記リード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する回路と、
前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する回路と、
前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、選択されたワード線を活性化する回路と、
前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を活性化する回路と、
前記センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプと、
前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を出力する回路と、
前記ライトアンプ（ＷＡ）活性化信号が活性化を指示している場合に、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、
前記メモリセルアレイにおけるビット線のプリチャージを行うプリチャージ回路と、
を備え、
前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作とがリードサイクルを構成し、
前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作、及び、前記選択されたワード線を活性化する回路によるワード線の選択動作及び前記ライトアンプによる書き込み動作と、前記プリチャージ回路によるプリチャージ動作とがライトサイクルを構成し、前記ワード線の選択動作と前記書き込み動作はオーバラップして行われ、
前記リードサイクルと前記ライトサイクルとを交互に行うように制御する回路と、
前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させ、
前記ライトサイクルにおける前記プリチャージ回路によるビット線のプリチャージ動作と、前記ライトサイクルの次のサイクルのリードサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する回路と、
を備えている、ことを特徴とする半導体記憶装置。 - 前記リードサイクルにおけるワード線の選択期間と、前記アドレスレジスタから前記アドレスデコーダに出力されるアドレス信号が変化するタイミングのスキューの時間の和である第１の時間が、前記ライトサイクルにおけるワード線の選択期間と前記プリチャージ期間の和である第２の時間よりも大きいとき、前記ライト用クロック（ＷＣ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）を生成するためのライト用パルス信号（ＷＰＢ）をさらに、
（前記第１の時間−前記第２の時間）／２、遅らせる、ことを特徴とする請求項５又は６記載の半導体記憶装置。 - 前記リードサイクルにおけるワード線の選択期間と、前記アドレスレジスタから前記アドレスデコーダに出力されるアドレス信号が変化するタイミングのスキューの時間の和である第１の時間が、前記ライトサイクルにおけるワード線の選択期間と前記プリチャージ期間の和である第２の時間よりも小さいとき、前記リード用クロック（ＲＣ）と前記リード用のワンショットパルス（ＲＯＳ）を生成するためのライト用パルス（ＲＰＢ）をさらに、
（前記第２の時間−前記第１の時間）／２、遅らせる、ことを特徴とする請求項５又は６記載の半導体記憶装置。 - 前記クロック信号の前記第２の遷移を、前記第１の遷移に後続するサイクルのクロック信号の遷移とする代わりに、
リードコマンドとライトコマンドよりなるコマンド及びアドレス信号を、前記クロック信号の１つのパルスの立ち上がりエッジと立ち下がりエッジでサンプルし、
前記セルアレイブロックでのデコード、前記センスアンプの活性化、前記ライトアンプの活性化は、前記クロック信号の前記立ち上がりエッジを用いて生成する手段を備えている、ことを特徴とする請求項５乃至７のいずれか一に記載の半導体記憶装置。 - 前記ライトアンプの入力端子は、ライトバスを介して入力レジスタの出力端子に接続され、
前記入力レジスタは、入力される前記クロック信号に同期してデータ入力端子に供給されるデータをラッチして、前記ライトバスに出力し、
前記ライトアンプの出力端子はライトデータ線に接続され、
前記ビット線は、書き込み用のＹスイッチを介して前記ライトデータ線に接続され、
アドレス信号が、前記メモリセルアレイの行選択を行うＸアドレス、列選択を行うＹアドレス、ブロックの選択を行うブロック選択アドレスよりなり、
前記ブロック選択アドレスのデコード結果を受け、前記ライトアンプを活性化させ、前記ライトアンプは、前記ライトデータ線に書き込みデータを出力し、
つづいて前記Ｙスイッチの選択が行われ、オンされた前記書き込み用のＹスイッチに接続されるビット線には書き込みデータが伝達され、
つづいてワード線を選択し、選択されたセルへのデータの書き込みが行われる、ことを特徴とする請求項５又は６記載の半導体記憶装置。 - ライトデータの入力用ポートとリードデータの出力ポートとが別々に設けられている、ことを特徴とする請求項３乃至１０のいずれか一に記載の半導体記憶装置。
- 前記リードサイクルが、前記センスアンプによるセンス動作後に行う前記プリチャージ回路によるプリチャージ動作をさらに含み、
前記タイミングを制御する回路は、前記リードサイクルにおけるプリチャージ動作と、前記リードサイクルの次の前記ライトサイクルにおける前記ライトアンプによる書き込み動作と、を並行して動作させるように、タイミングを制御する、ことを特徴とする請求項４乃至６のいずれか一に記載の半導体記憶装置。 - 入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号にしたがって活性化され、第１の期間（Ａ）の第１の動作を行う第１の回路と、
入力される前記クロック信号の前記遷移に後続する第２の遷移に基づき生成される第２の制御信号にしたがって活性化され、第２の期間（Ｂ）の第２の動作を行う第２の回路と、
を備え、
前記第１の動作と前記第２の動作のサイクルとが交互に行われる半導体装置において、
Ａ＞Ｂの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、
前記クロック信号の前記第２の遷移から前記第２の回路の動作の開始までの遅延に、さらに時間（Ａ−Ｂ）／２分の遅延を付加する手段を含む、ことを特徴とする半導体装置。 - 入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号にしたがって活性化され、第１の期間（Ａ）の第１の動作を行う第１の回路と、
入力される前記クロック信号の前記遷移に後続する第２の遷移に基づき生成される第２の制御信号にしたがって活性化され、第２の期間（Ｂ）の第２の動作を行う第２の回路と、
を備え、
前記第１の動作と前記第２の動作のサイクルが交互に行われる半導体装置において、
Ｂ＞Ａの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、
前記クロック信号の前記第１の遷移から前記第１の回路の動作の開始までの遅延に、さらに時間（Ｂ−Ａ）／２分の遅延を付加する手段を含む、ことを特徴とする半導体装置。 - 複数のメモリセルを有するメモリセルアレイと、
入力されたアドレス信号を、入力されたクロック信号によってラッチするとともに、前記クロック信号の第１の遷移に基づき生成される第１の制御信号と、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき生成される第２の制御信号のうちいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記ラッチしたアドレス信号を出力するアドレスレジスタ、及び、前記アドレスレジスタより出力されるアドレス信号を入力してデコードするデコーダと、
前記クロック信号の第１の遷移に基づき、リード活性化用の第３の制御信号を生成し、前記クロック信号の前記第２の遷移に基づきライト活性化用の第４の制御信号を生成する回路と、
前記クロック信号の前記第１の遷移に基づき生成される前記第３の制御信号と前記第４の制御信号のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダで選択されたワード線を活性化させ、ワード線の選択を行う回路と、
前記クロック信号の第１の遷移に基づき生成される第５の制御信号が活性化される場合、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力するセンスアンプと、
前記クロック信号の第２の遷移に基づき生成される第６の制御信号が活性化される場合、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行うライトアンプと、
を有する半導体記憶装置の制御方法であって、
入力されるクロック信号の前記第１の遷移から生成される前記制御信号によって、順次、活性化される、前記デコーダによるアドレスのデコード動作と、前記デコーダで選択されたワード線を活性化するワード線選択動作と、前記センスアンプによるセンス動作とがリードサイクルを構成し、
前記クロック信号の前記第２の遷移から生成される前記制御信号で順次活性化される前記デコーダによるアドレスのデコード動作と、前記デコーダで前記選択されたワード線を活性化する回路によるワード線の選択動作、及び、前記ライトアンプによる書き込み動作とがライトサイクルを構成し、
前記リードサイクルと前記ライトサイクルとを交互に行うように制御する工程と、
前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるように前記制御信号のタイミングを制御する工程と、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - 入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を、アドレス用クロック生成回路により、生成する工程と、
アドレスレジスタにおいて、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）を入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力する工程と、前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を、リード用パルス発生回路により、生成する工程と、
前記クロック信号の前記第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を、ライト用パルス回路により、生成する工程と、
を有し、
複数のメモリセルを有するメモリセルアレイと、前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダと、コントロール回路と、センスアンプと、ライトアンプを有するセルアレイブロックにおいて、
前記コントロール回路が、前記リード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する工程と、
前記コントロール回路が、前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する工程と、
前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、ワードドライバが、選択されたワード線を活性化する工程と、
前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を、前記コントロール回路が、活性化する工程と、
前記センスアンプにおいて、センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力する工程と、
前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を、前記コントロール回路が出力する工程と、
前記ライトアンプにおいて、前記ライトアンプ（ＷＡ）活性化信号に基づき、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行う工程と、
を有し、
前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号で順次活性化される、前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作がリードサイクルを構成し、
前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号で順次活性化される、前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作、及び、前記ライトアンプによる書き込み動作と、がライトサイクルを構成し、
前記リードサイクルと前記ライトサイクルとを交互に行うように制御する工程と、
前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する工程と、
を有する、ことを特徴とする半導体記憶装置の制御方法。 - 入力されるクロック信号の第１の遷移に基づき、入力されるリードコマンドにしたがってリード用クロック（ＲＣ）を生成し、前記クロック信号の前記第１の遷移に後続するサイクルの第２の遷移に基づき、入力されるライトコマンドにしたがってライト用クロック（ＷＣ）を、アドレス用クロック生成回路により、生成する工程と、
アドレスレジスタにおいて、入力されたアドレス信号を前記クロック信号に基づきラッチし、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）とを入力し、前記リード用クロック（ＲＣ）と前記ライト用クロック（ＷＣ）のうちいずれかが活性化される場合に、ラッチしたアドレス信号を出力する工程と、
前記クロック信号の前記第１の遷移に基づきリード用のパルス信号（ＲＰＢ）を、リード用パルス発生回路により、生成する工程と、
前記クロック信号の前記第２の遷移に基づきライト用のパルス信号（ＷＰＢ）を、ライト用パルス回路により、生成する工程と、
を有し、
複数のメモリセルを有するメモリセルアレイと、前記アドレスレジスタより出力されるアドレス信号を受けてデコードするデコーダと、コントロール回路と、センスアンプと、ライトアンプを有するセルアレイブロックにおいて、
前記コントロール回路が、前記リード用パルス発生回路からのリード用のパルス信号（ＲＰＢ）を入力し、前記リード用のパルス信号（ＲＰＢ）に基づきリード用のワンショットのパルス信号（ＲＯＳ）を生成する工程と、
前記コントロール回路が、前記ライト用パルス回路からのライト用のパルス信号（ＷＰＢ）を入力し、前記ライト用のパルス信号（ＷＰＢ）に基づき、ライト用のワンショットのパルス信号（ＷＯＳ）を生成する工程と、
前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）とを入力し、前記リード用のワンショットのパルス信号（ＲＯＳ）と前記ライト用のワンショットのパルス信号（ＷＯＳ）のいずれかが活性化される場合に、予め定められた所定の期間、活性化され、前記デコーダの出力結果を受けて、ワードドライバが、選択されたワード線を活性化する工程と、
前記クロック信号の前記第１の遷移に基づき、入力されるリードコマンドにしたがってセンスイネーブル信号（ＳＥ）を、前記コントロール回路が、活性化する工程と、
前記センスアンプにおいて、センスイネーブル信号（ＳＥ）が活性化される場合に、予め定められた所定の期間、活性化され、選択されたセルのビット線に読み出されたデータの増幅を行い読み出しデータとして出力する工程と、
前記クロック信号の前記第２の遷移に基づき、入力されるライトコマンドにしたがってライトアンプ（ＷＡ）活性化信号を、前記コントロール回路が出力する工程と、
前記ライトアンプにおいて、前記ライトアンプ（ＷＡ）活性化信号に基づき、予め定められた所定の期間、活性化され、選択されたセルへの書き込みを行う工程と、
を有し、
前記クロック信号の前記第１の遷移から生成される、前記リード用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作と、前記センスアンプによるセンス動作とがリードサイクルを構成し、
前記クロック信号の前記第２の遷移から生成される、前記ライト用クロック及びパルス信号によって順次活性化される前記デコーダによるアドレスのデコード動作と、前記選択されたワード線を活性化する回路によるワード線の選択動作、及び、前記ライトアンプによる書き込み動作と、前記プリチャージ回路によるプリチャージ動作とがライトサイクルを構成し、前記ワード線の選択動作と前記書き込み動作はオーバラップして行われ、
前記リードサイクルと、前記ライトサイクルを交互に行うように制御する工程と、
前記リードサイクルにおける前記センスアンプによるセンス動作と、前記リードサイクルの次のサイクルの前記ライトサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する工程と、
前記ライトサイクルにおける前記プリチャージ回路によるビット線のプリチャージ動作と、前記ライトサイクルの次のサイクルのリードサイクルにおける前記デコーダによるアドレスのデコード動作とを並行して動作させるようにタイミングを制御する工程と、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - 前記リードサイクルが、前記センスアンプによるセンス動作後に行うプリチャージ回路によるプリチャージ動作をさらに含み、
前記リードサイクルにおけるプリチャージ動作と、前記リードサイクルの次の前記ライトサイクルにおける前記ライトアンプによる書き込み動作とを並行して動作させるように、タイミングを制御する、ことを特徴とする請求項１５乃至１７のいずれか一に記載の半導体記憶装置の制御方法。 - 前記リードサイクルにおけるワード線の選択期間と、前記アドレスレジスタから前記アドレスデコーダに出力されるアドレス信号が変化するタイミングのスキューの時間の和である第１の時間が、前記ライトサイクルにおけるワード線の選択期間と前記プリチャージ期間の和である第２の時間よりも大きい場合に、前記ライト用クロック（ＷＣ）と前記ライト用のワンショットパルス（ＷＯＳ）を生成するためのライト用パルス（ＷＰＢ）を、（前記第１の時間−前記第２の時間）／２、遅らせる工程を含む、ことを特徴とする請求項１６又は１７記載の半導体記憶装置の制御方法。
- 前記リードサイクルにおけるワード線の選択期間と、前記アドレスレジスタから前記アドレスデコーダに出力されるアドレス信号が変化するタイミングのスキューの時間の和である第１の時間が、前記ライトサイクルにおけるワード線の選択期間と前記プリチャージ期間の和である第２の時間よりも小さい場合に、前記リード用クロック（ＲＣ）と前記リード用のワンショットパルス（ＲＯＳ）を生成するためのライト用パルス（ＲＰＢ）を、（前記第２の時間−前記第１の時間）／２、遅らせる工程を含む、ことを特徴とする請求項１６又は１７記載の半導体記憶装置の制御方法。
- 前記クロック信号の前記第２の遷移を、前記第１の遷移に後続するサイクルのクロックの遷移とする代わりに、
リードコマンドとライトコマンドよりなるコマンド及びアドレス信号を、前記クロック信号の１つのパルスの立ち上がりエッジと立ち下がりエッジでサンプルする工程と、
前記セルアレイブロックでのデコード、前記センスアンプの活性化、前記ライトアンプの活性化を制御する信号を、前記クロック信号の前記立ち上がりエッジを用いて生成する工程を含む、ことを特徴とする請求項１５乃至１７のいずれか一に記載の半導体記憶装置の制御方法。 - 前記ライトアンプの入力端子は、ライトバスを介して入力レジスタの出力端子に接続されており、前記ライトアンプの出力端子はライトデータ線に接続され、前記ビット線は、書き込み用のＹスイッチを介して前記ライトデータ線に接続されており、
アドレス信号が、前記メモリセルアレイの行選択を行うＸアドレス、列選択を行うＹアドレス、ブロックの選択を行うブロック選択アドレスよりなり、
前記入力レジスタは、入力される前記クロック信号に同期してデータ入力端子に供給されるデータをラッチして、前記ライトバスに出力する工程と、
前記ブロック選択アドレスのデコード結果を受け、前記ライトアンプを活性化させ、前記ライトアンプは、前記ライトデータ線に書き込みデータを出力する工程と、
前記Ｙスイッチの選択が行われ、オンされた前記書き込み用のＹスイッチに接続されるビット線には書き込みデータが伝達される工程と、
ワード線を選択し、選択されたセルへのデータの書き込みが行う工程と、
を含む、ことを特徴とする請求項１６又は１７記載の半導体記憶装置の制御方法。 - ライトデータの入力用ポートとリードデータの出力ポートとが別々に設けられている、ことを特徴とする請求項１５乃至２２のいずれか一に記載の半導体記憶装置の制御方法。
- 入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号にしたがって活性化され、第１の期間（Ａ）の第１の動作を行う第１の回路と、
入力される前記クロック信号の前記遷移に後続する第２の遷移に基づき生成される第２の制御信号にしたがって活性化され、第２の期間（Ｂ）の第２の動作を行う第２の回路と、
を備え、
前記第１の動作と前記第２の動作のサイクルとが交互に行われる半導体装置の制御方法であって、
Ａ＞Ｂの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、
前記クロック信号の前記第２の遷移から前記第２の回路の動作の開始までの遅延に、さらに時間（Ａ−Ｂ）／２分の遅延を付加する工程を含む、ことを特徴とする半導体装置の制御方法。 - 入力されるクロック信号の第１の遷移に基づき生成される第１の制御信号にしたがって活性化され、第１の期間（Ａ）の第１の動作を行う第１の回路と、
入力される前記クロック信号の前記遷移に後続する第２の遷移に基づき生成される第２の制御信号にしたがって活性化され、第２の期間（Ｂ）の第２の動作を行う第２の回路と、
を備え、
前記第１の動作と前記第２の動作のサイクルが交互に行われる半導体装置の制御方法であって、
Ｂ＞Ａの場合、前記クロック信号の周期を、（Ａ＋Ｂ）／２とし、
前記クロック信号の前記第１の遷移から前記第１の回路の動作の開始までの遅延に、さらに時間（Ｂ−Ａ）／２分の遅延を付加する工程を含む、ことを特徴とする半導体装置の制御方法。
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