KR19990086887A - 반도체 메모리 소자의 어드레스 천이신호 검출장치 - Google Patents

반도체 메모리 소자의 어드레스 천이신호 검출장치 Download PDF

Info

Publication number
KR19990086887A
KR19990086887A KR1019980020068A KR19980020068A KR19990086887A KR 19990086887 A KR19990086887 A KR 19990086887A KR 1019980020068 A KR1019980020068 A KR 1019980020068A KR 19980020068 A KR19980020068 A KR 19980020068A KR 19990086887 A KR19990086887 A KR 19990086887A
Authority
KR
South Korea
Prior art keywords
signal
address transition
output
predetermined time
delay means
Prior art date
Application number
KR1019980020068A
Other languages
English (en)
Inventor
양동헌
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019980020068A priority Critical patent/KR19990086887A/ko
Publication of KR19990086887A publication Critical patent/KR19990086887A/ko

Links

Abstract

반도체 메모리 소자의 어드레스 천이신호 검출장치는 단일 어드레스 천이시 안정된 어드레스 천이신호신호의 펄스폭을 보장하기 위한 것으로서, 다수개의 노어(NOR) 게이트와, 낸드(NAND) 게이트를 구비한 반도체 메모리 소자의 어드레스 천이신호 검출장치에 있어서, 상기 낸드(NAND) 게이트로부터 부정 논리합되어 출력된 신호를 소정 시간동안 지연시켜 출력하는 제 1 신호 지연수단과, 상기 제 1 신호 지연수단에서 출력된 신호를 재차 소정 시간동안 지연시켜 출력하는 제 2 신호 지연수단과, 상기 제 1 및 제 2 신호 지연수단에서 소정 시간동안 지연되어 각각 출력된 신호의 어드레스 천이신호신호의 펄스폭을 보장하기 위한 어드레스 천이신호신호 펄스폭 보장수단으로 구성되는데 그 요지가 있다.

Description

반도체 메모리 소자의 어드레스 천이신호 검출장치
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 어드레스 천이신호 검출장치에 관한 것이다.
이하, 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 1 은 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치를 나타낸 도면으로서, 다수개의 입력신호(AT1~AT2N)를 부정 논리합하여 그 결과신호를 출력하는 다수개의 노어(NOR) 게이트(1a~1n)와, 상기 다수개의 노어(NOR) 게이트(1a~1n)에서 출력된 신호를 부정 논리곱하여 그 결과신호를 출력하는 낸드(NAND) 게이트(2)로 구성된다.
도 2 는 도 1 의 각 소자의 동작 파형을 나타낸 도면이다.
이와 같이 구성된 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 2 에 도시된 바와 같이 단일 어드레스 천이시 다수개의 입력 신호가 다수개의 노어(NOR) 게이트(1a~1n)로 입력되면 다수개의 노어(NOR) 게이트(1a~1n)는 상기 다수개의 입력 신호를 부정 논리합하여 출력한다.
그러면 낸드(NAND) 게이트(2)는 상기 다수개의 노어(NOR) 게이트(1a~1n)로부터 부정 논리합되어 출력된 다수개의 출력신호(N11~N1n)를 부정 논리곱하여 도 2 에 도시된 바와 같은 신호(OUT1)를 출력한다.
그러나 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치는 단일 어드레스 천이시 출력신호가 일정한 폭을 갖지 않기 때문에 펄스폭이 작으면 데이터 입출력 라인의 등화가 제대로 되지 않아 고전원전압에서 문제를 유발시키고 펄스폭이 크면 속도가 느려지는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 단일 어드레스 천이시 안정된 어드레스 천이신호신호의 펄스폭을 보장하기 위한 반도체 메모리 소자의 어드레스 천이신호 검출장치를 제공하는데 그 목적이 있다.
도 1 은 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치를 나타낸 도면
도 2 는 도 1 의 각 소자의 동작 파형을 나타낸 도면
도 3 은 본 발명에 따른 반도체 메모리 소장의 어드레스 천이신호 검출장치를 나타낸 도면
도 4 는 도 3 의 각 부의 동작 파형을 나타낸 도면
도면의 주요부분에 대한 부호의 설명
10a~10n : 노어(NOR) 게이트 20 : 낸드(NAND) 게이트
30 : 제 1 신호 지연부 40 : 제 2 신호 지연부
50 : 어드레스 천이신호신호 펄스폭 보장부
51 : 낸드(NAND) 게이트 52 : 앤드(AND) 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치의 특징은, 다수개의 노어(NOR) 게이트와, 낸드(NAND) 게이트를 구비한 반도체 메모리 소자의 어드레스 천이신호 검출장치에 있어서, 상기 낸드(NAND) 게이트로부터 부정 논리합되어 출력된 신호를 소정 시간동안 지연시켜 출력하는 제 1 신호 지연수단과, 상기 제 1 신호 지연수단에서 출력된 신호를 재차 소정 시간동안 지연시켜 출력하는 제 2 신호 지연수단과, 상기 제 1 및 제 2 신호 지연수단에서 소정 시간동안 지연되어 각각 출력된 신호의 어드레스 천이신호신호의 펄스폭을 보장하기 위한 어드레스 천이신호신호 펄스폭 보장수단을 포함하여 구성되는데 있다.
이하, 본 발명에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 3 은 본 발명에 따른 반도체 메모리 소장의 어드레스 천이신호 검출장치를 나타낸 도면으로, 다수개의 입력신호(AT1~AT2N)를 부정 논리합하여 그 결과신호를 출력하는 다수개의 노어(NOR) 게이트(10a~10n)와, 상기 다수개의 노어(NOR) 게이트(10a~10n)에서 출력된 신호를 부정 논리곱하여 그 결과신호를 출력하는 낸드(NAND) 게이트(20)와, 상기 낸드(NAND) 게이트(20)로부터 부정 논리합되어 출력된 신호를 소정 시간동안 지연시켜 출력하는 제 1 신호 지연부(30)와, 상기 제 1 신호 지연부(30)에서 출력된 신호를 재차 소정 시간동안 지연시켜 출력하는 제 2 신호 지연부(40)와, 상기 제 1 및 제 2 신호 지연부(30)(40)에서 소정 시간동안 지연되어 각각 출력된 신호의 어드레스 천이신호신호의 펄스폭을 보장하기 위한 어드레스 천이신호신호 펄스폭 보장부(50)로 구성된다.
상기 어드레스 천이신호신호 펄스폭 보장부(50)는 상기 제 1 및 제 2 신호 지연부(30)(40)에서 소정 시간동안 지연되어 각각 출력된 신호를 부정 논리곱하여 그 결과신호를 출력하는 낸드(NAND) 게이트(51)와, 상기 제 1 신호 지연부(30)에서 소정 시간동안 지연되어 출력된 신호와 낸드(NAND) 게이트(51)에서 출력된 신호를 논리곱하여 그 결과신호를 출력하는 앤드(AND) 게이트(52)로 구성된다.
도 4 는 도 3 의 각 부의 동작 파형을 나타낸 도면이다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 다수개의 입력 신호가 다수개의 노어(NOR) 게이트(11a~11n)로 입력되면 다수개의 노어(NOR) 게이트(11a~11n)는 상기 다수개의 입력 신호를 부정 논리합하여 출력한다.
그러면 낸드(NAND) 게이트(20)는 상기 다수개의 노어(NOR) 게이트(1a~1n)로부터 부정 논리합되어 출력된 다수개의 출력신호를 부정 논리곱하여 도 4 에 도시된 바와 같은 신호(N21)를 출력한다.
이에 따라 제 1 신호 지연부(30)는 상기 낸드(NAND) 게이트(20)의 신호(N21)를 소정 시간동안 지연시켜 도 4 에 도시된 바와 같은 신호(N22)를 출력한다.
즉 제 1 신호 지연부(30)는 단일 어드레스 천이시 어드레스 천이신호신호의 펄스폭이 작을 것에 대비하여 상기 낸드(NAND) 게이트(20)의 신호(N21)의 하강시점을 도 4 에 도시된 d1동안 지연시켜 출력한다.
이어 제 2 신호 지연부(40)는 상기 제 1 신호 지연부(30)에서 소정 시간동안 지연되어 출력된 신호(M22)를 재차 소정 시간동안 지연시켜 도 4 에 도시된 바와 같은 신호(N23)를 출력한다.
즉 제 2 신호 지연부(30)는 단일 어드레스 천이시 어드레스 천이신호신호의 펄스폭을 확보(어드레스 천이신호신호의 길어짐 방지)하기 위해 상기 낸드(NAND) 게이트(20)의 신호(N21)의 상승시점을 도 4 에 도시된 d2동안 지연시켜 원하는 어드레스 천이신호신호의 펄스폭을 구성하여 출력한다.
그러면 어드레스 천이신호신호 펄스폭 보장부(50)은 상기 제 1 및 제 2 신호 지연부(30)(40)에서 소정 시간동안 지연되어 각각 출력된 신호(N22)(N23)의 펄스폭을 보장하여 출력한다.
즉 어드레스 천이신호신호 펄스폭 보장부(50)내 낸드(NAND) 게이트(51)는 상기 제 1 및 제 2 신호 지연부(30)(40)에서 소정 시간동안 지연되어 출력된 신호(N22)(N23)를 부정 논리합하여 그 결과 신호(N24)를 출력한다.
그러면 앤드(AND) 게이트(52)는 상기 제 1 신호 지연부(30)에서 소정 시간동안 지연되어 출력된 신호(N22)와 낸드(NAND) 게이트(51)의 신호(N24)를 논리곱하여 그 결과신호(OUT2)를 출력한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치는 단일 어드레스 천이시 어드레스 천이신호신호의 펄스폭이 작은 신호에 대비하여 소정 시간동안 지연시켜 출력하고 펄스폭의 길어짐을 방지하기 위하여 재차 소정 시간동안 지연시켜 출력함으로써 데이터 입출력 라인의 등화가 제대로 되지 않아 발생하는 고 전원전압에서의 불량문제, 펄스폭이 길어짐에 따른 속도 지연문제를 해소하여 안정된 어드레스 천이신호신호의 펄스폭을 보장할 수 있는 효과가 있다.
또한 본 발명에서는 어드레스 천이신호신호의 펄스폭을 신호 지연부를 사용하여 용이하게 조정할 수 있는 이점이 있다.

Claims (6)

  1. 다수개의 노어(NOR) 게이트와, 낸드(NAND) 게이트를 구비한 반도체 메모리 소자의 어드레스 천이신호 검출장치에 있어서,
    상기 낸드(NAND) 게이트로부터 부정 논리합되어 출력된 신호를 소정 시간동안 지연시켜 출력하는 제 1 신호 지연수단과;
    상기 제 1 신호 지연수단에서 출력된 신호를 재차 소정 시간동안 지연시켜 출력하는 제 2 신호 지연수단과;
    상기 제 1 및 제 2 신호 지연수단에서 소정 시간동안 지연되어 각각 출력된 신호의 어드레스 천이신호신호의 펄스폭을 보장하기 위한 어드레스 천이신호신호 펄스폭 보장수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
  2. 제 1 항에 있어서,
    상기 제 1 신호 지연수단은 상기 낸드(NAND) 게이트의 신호(N21)의 하강시점을 소정 시간동안 지연시켜 출력함을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
  3. 제 1 항에 있어서,
    상기 제 2 신호 지연수단은 상기 낸드(NAND) 게이트의 신호(N21)의 상승시점을 소정 시간동안 지연시켜 원하는 어드레스 천이신호신호의 펄스폭을 구성하여 출력함을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
  4. 제 1 항에 있어서,
    상기 어드레스 천이신호신호 펄스폭 보장수단은
    상기 제 1 및 제 2 신호 지연수단에서 소정 시간동안 지연되어 각각 출력된 신호를 부정 논리곱하여 그 결과신호를 출력하는 제 1 논리 연산부와;
    상기 제 1 신호 지연수단에서 소정 시간동안 지연되어 출력된 신호와 제 1 논리 연산부에서 출력된 신호를 논리곱하여 그 결과신호를 출력하는 제 2 논리 연산부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
  5. 제 4 항에 있어서,
    상기 제 1 논리 연산부는 낸드(NAND) 게이트임을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
  6. 제 4 항에 있어서,
    상기 제 2 논리 연산부는 앤드(AND) 게이트임을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
KR1019980020068A 1998-05-30 1998-05-30 반도체 메모리 소자의 어드레스 천이신호 검출장치 KR19990086887A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980020068A KR19990086887A (ko) 1998-05-30 1998-05-30 반도체 메모리 소자의 어드레스 천이신호 검출장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980020068A KR19990086887A (ko) 1998-05-30 1998-05-30 반도체 메모리 소자의 어드레스 천이신호 검출장치

Publications (1)

Publication Number Publication Date
KR19990086887A true KR19990086887A (ko) 1999-12-15

Family

ID=65900118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980020068A KR19990086887A (ko) 1998-05-30 1998-05-30 반도체 메모리 소자의 어드레스 천이신호 검출장치

Country Status (1)

Country Link
KR (1) KR19990086887A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399927B1 (ko) * 2000-12-27 2003-09-29 주식회사 하이닉스반도체 펄스 발생 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399927B1 (ko) * 2000-12-27 2003-09-29 주식회사 하이닉스반도체 펄스 발생 회로

Similar Documents

Publication Publication Date Title
US11150686B2 (en) Apparatuses for reducing clock path power consumption in low power dynamic random access memory
US8555227B2 (en) Clock tree for pulsed latches
KR20040095916A (ko) 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
US6906554B1 (en) Pipeline-based circuit with a postponed clock-gating mechanism for reducing power consumption and related driving method thereof
KR19990086887A (ko) 반도체 메모리 소자의 어드레스 천이신호 검출장치
KR100360409B1 (ko) 명령 및 어드레스 전용 스트로브 신호를 이용하는 반도체메모리장치 및 이의 명령 및 어드레스 입력방법
KR950008221B1 (ko) 중앙연산 처리장치
KR100511912B1 (ko) 반도체 메모리에 사용되는 데이터 출력 구동 장치
KR930024015A (ko) 비트 라인 센싱 제어회로
US5852618A (en) Multiple bit test pattern generator
CN110998485B (zh) 为串行链路提供低功率模式的系统和方法
KR100865829B1 (ko) 메모리 소자의 신호 처리장치 및 노이즈 제거 회로
JPS5920027A (ja) 半導体装置
KR20100018124A (ko) 클록 발생기 및 이를 이용한 디스플레이 구동 회로
KR20030049187A (ko) 데이터버스 감지증폭기의 스트로브신호 발생장치 및 그를갖는 메모리 소자
EP0458362B1 (en) Low power consumption precharge type programmable logic array (PLA)
KR100328843B1 (ko) 센스 앰프 제어 회로
JP2000099189A (ja) クロック制御装置およびクロックスキュー調整方法
KR20090063606A (ko) 어드레스 래치 클럭 제어장치
KR19980034256A (ko) 라이트 퍼 비트(wpb) 데이타 마스킹 회로를 포함하는 라이트 드라이버 회로
KR0176621B1 (ko) 억세스 타임이 느린 롬을 억세스하는 방법
KR0147470B1 (ko) 입, 출력 버퍼회로
KR200334823Y1 (ko) 칼럼어드레스스트로브제어회로
JPS5855485Y2 (ja) 情報処理装置
KR20000042438A (ko) 반도체메모리장치의 비트라인 등화 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application