KR19990086887A - 반도체 메모리 소자의 어드레스 천이신호 검출장치 - Google Patents
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Abstract
반도체 메모리 소자의 어드레스 천이신호 검출장치는 단일 어드레스 천이시 안정된 어드레스 천이신호신호의 펄스폭을 보장하기 위한 것으로서, 다수개의 노어(NOR) 게이트와, 낸드(NAND) 게이트를 구비한 반도체 메모리 소자의 어드레스 천이신호 검출장치에 있어서, 상기 낸드(NAND) 게이트로부터 부정 논리합되어 출력된 신호를 소정 시간동안 지연시켜 출력하는 제 1 신호 지연수단과, 상기 제 1 신호 지연수단에서 출력된 신호를 재차 소정 시간동안 지연시켜 출력하는 제 2 신호 지연수단과, 상기 제 1 및 제 2 신호 지연수단에서 소정 시간동안 지연되어 각각 출력된 신호의 어드레스 천이신호신호의 펄스폭을 보장하기 위한 어드레스 천이신호신호 펄스폭 보장수단으로 구성되는데 그 요지가 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 어드레스 천이신호 검출장치에 관한 것이다.
이하, 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 1 은 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치를 나타낸 도면으로서, 다수개의 입력신호(AT1~AT2N)를 부정 논리합하여 그 결과신호를 출력하는 다수개의 노어(NOR) 게이트(1a~1n)와, 상기 다수개의 노어(NOR) 게이트(1a~1n)에서 출력된 신호를 부정 논리곱하여 그 결과신호를 출력하는 낸드(NAND) 게이트(2)로 구성된다.
도 2 는 도 1 의 각 소자의 동작 파형을 나타낸 도면이다.
이와 같이 구성된 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 2 에 도시된 바와 같이 단일 어드레스 천이시 다수개의 입력 신호가 다수개의 노어(NOR) 게이트(1a~1n)로 입력되면 다수개의 노어(NOR) 게이트(1a~1n)는 상기 다수개의 입력 신호를 부정 논리합하여 출력한다.
그러면 낸드(NAND) 게이트(2)는 상기 다수개의 노어(NOR) 게이트(1a~1n)로부터 부정 논리합되어 출력된 다수개의 출력신호(N11~N1n)를 부정 논리곱하여 도 2 에 도시된 바와 같은 신호(OUT1)를 출력한다.
그러나 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치는 단일 어드레스 천이시 출력신호가 일정한 폭을 갖지 않기 때문에 펄스폭이 작으면 데이터 입출력 라인의 등화가 제대로 되지 않아 고전원전압에서 문제를 유발시키고 펄스폭이 크면 속도가 느려지는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 단일 어드레스 천이시 안정된 어드레스 천이신호신호의 펄스폭을 보장하기 위한 반도체 메모리 소자의 어드레스 천이신호 검출장치를 제공하는데 그 목적이 있다.
도 1 은 종래 기술에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치를 나타낸 도면
도 2 는 도 1 의 각 소자의 동작 파형을 나타낸 도면
도 3 은 본 발명에 따른 반도체 메모리 소장의 어드레스 천이신호 검출장치를 나타낸 도면
도 4 는 도 3 의 각 부의 동작 파형을 나타낸 도면
도면의 주요부분에 대한 부호의 설명
10a~10n : 노어(NOR) 게이트 20 : 낸드(NAND) 게이트
30 : 제 1 신호 지연부 40 : 제 2 신호 지연부
50 : 어드레스 천이신호신호 펄스폭 보장부
51 : 낸드(NAND) 게이트 52 : 앤드(AND) 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치의 특징은, 다수개의 노어(NOR) 게이트와, 낸드(NAND) 게이트를 구비한 반도체 메모리 소자의 어드레스 천이신호 검출장치에 있어서, 상기 낸드(NAND) 게이트로부터 부정 논리합되어 출력된 신호를 소정 시간동안 지연시켜 출력하는 제 1 신호 지연수단과, 상기 제 1 신호 지연수단에서 출력된 신호를 재차 소정 시간동안 지연시켜 출력하는 제 2 신호 지연수단과, 상기 제 1 및 제 2 신호 지연수단에서 소정 시간동안 지연되어 각각 출력된 신호의 어드레스 천이신호신호의 펄스폭을 보장하기 위한 어드레스 천이신호신호 펄스폭 보장수단을 포함하여 구성되는데 있다.
이하, 본 발명에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 3 은 본 발명에 따른 반도체 메모리 소장의 어드레스 천이신호 검출장치를 나타낸 도면으로, 다수개의 입력신호(AT1~AT2N)를 부정 논리합하여 그 결과신호를 출력하는 다수개의 노어(NOR) 게이트(10a~10n)와, 상기 다수개의 노어(NOR) 게이트(10a~10n)에서 출력된 신호를 부정 논리곱하여 그 결과신호를 출력하는 낸드(NAND) 게이트(20)와, 상기 낸드(NAND) 게이트(20)로부터 부정 논리합되어 출력된 신호를 소정 시간동안 지연시켜 출력하는 제 1 신호 지연부(30)와, 상기 제 1 신호 지연부(30)에서 출력된 신호를 재차 소정 시간동안 지연시켜 출력하는 제 2 신호 지연부(40)와, 상기 제 1 및 제 2 신호 지연부(30)(40)에서 소정 시간동안 지연되어 각각 출력된 신호의 어드레스 천이신호신호의 펄스폭을 보장하기 위한 어드레스 천이신호신호 펄스폭 보장부(50)로 구성된다.
상기 어드레스 천이신호신호 펄스폭 보장부(50)는 상기 제 1 및 제 2 신호 지연부(30)(40)에서 소정 시간동안 지연되어 각각 출력된 신호를 부정 논리곱하여 그 결과신호를 출력하는 낸드(NAND) 게이트(51)와, 상기 제 1 신호 지연부(30)에서 소정 시간동안 지연되어 출력된 신호와 낸드(NAND) 게이트(51)에서 출력된 신호를 논리곱하여 그 결과신호를 출력하는 앤드(AND) 게이트(52)로 구성된다.
도 4 는 도 3 의 각 부의 동작 파형을 나타낸 도면이다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 다수개의 입력 신호가 다수개의 노어(NOR) 게이트(11a~11n)로 입력되면 다수개의 노어(NOR) 게이트(11a~11n)는 상기 다수개의 입력 신호를 부정 논리합하여 출력한다.
그러면 낸드(NAND) 게이트(20)는 상기 다수개의 노어(NOR) 게이트(1a~1n)로부터 부정 논리합되어 출력된 다수개의 출력신호를 부정 논리곱하여 도 4 에 도시된 바와 같은 신호(N21)를 출력한다.
이에 따라 제 1 신호 지연부(30)는 상기 낸드(NAND) 게이트(20)의 신호(N21)를 소정 시간동안 지연시켜 도 4 에 도시된 바와 같은 신호(N22)를 출력한다.
즉 제 1 신호 지연부(30)는 단일 어드레스 천이시 어드레스 천이신호신호의 펄스폭이 작을 것에 대비하여 상기 낸드(NAND) 게이트(20)의 신호(N21)의 하강시점을 도 4 에 도시된 d1동안 지연시켜 출력한다.
이어 제 2 신호 지연부(40)는 상기 제 1 신호 지연부(30)에서 소정 시간동안 지연되어 출력된 신호(M22)를 재차 소정 시간동안 지연시켜 도 4 에 도시된 바와 같은 신호(N23)를 출력한다.
즉 제 2 신호 지연부(30)는 단일 어드레스 천이시 어드레스 천이신호신호의 펄스폭을 확보(어드레스 천이신호신호의 길어짐 방지)하기 위해 상기 낸드(NAND) 게이트(20)의 신호(N21)의 상승시점을 도 4 에 도시된 d2동안 지연시켜 원하는 어드레스 천이신호신호의 펄스폭을 구성하여 출력한다.
그러면 어드레스 천이신호신호 펄스폭 보장부(50)은 상기 제 1 및 제 2 신호 지연부(30)(40)에서 소정 시간동안 지연되어 각각 출력된 신호(N22)(N23)의 펄스폭을 보장하여 출력한다.
즉 어드레스 천이신호신호 펄스폭 보장부(50)내 낸드(NAND) 게이트(51)는 상기 제 1 및 제 2 신호 지연부(30)(40)에서 소정 시간동안 지연되어 출력된 신호(N22)(N23)를 부정 논리합하여 그 결과 신호(N24)를 출력한다.
그러면 앤드(AND) 게이트(52)는 상기 제 1 신호 지연부(30)에서 소정 시간동안 지연되어 출력된 신호(N22)와 낸드(NAND) 게이트(51)의 신호(N24)를 논리곱하여 그 결과신호(OUT2)를 출력한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리 소자의 어드레스 천이신호 검출장치는 단일 어드레스 천이시 어드레스 천이신호신호의 펄스폭이 작은 신호에 대비하여 소정 시간동안 지연시켜 출력하고 펄스폭의 길어짐을 방지하기 위하여 재차 소정 시간동안 지연시켜 출력함으로써 데이터 입출력 라인의 등화가 제대로 되지 않아 발생하는 고 전원전압에서의 불량문제, 펄스폭이 길어짐에 따른 속도 지연문제를 해소하여 안정된 어드레스 천이신호신호의 펄스폭을 보장할 수 있는 효과가 있다.
또한 본 발명에서는 어드레스 천이신호신호의 펄스폭을 신호 지연부를 사용하여 용이하게 조정할 수 있는 이점이 있다.
Claims (6)
- 다수개의 노어(NOR) 게이트와, 낸드(NAND) 게이트를 구비한 반도체 메모리 소자의 어드레스 천이신호 검출장치에 있어서,상기 낸드(NAND) 게이트로부터 부정 논리합되어 출력된 신호를 소정 시간동안 지연시켜 출력하는 제 1 신호 지연수단과;상기 제 1 신호 지연수단에서 출력된 신호를 재차 소정 시간동안 지연시켜 출력하는 제 2 신호 지연수단과;상기 제 1 및 제 2 신호 지연수단에서 소정 시간동안 지연되어 각각 출력된 신호의 어드레스 천이신호신호의 펄스폭을 보장하기 위한 어드레스 천이신호신호 펄스폭 보장수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
- 제 1 항에 있어서,상기 제 1 신호 지연수단은 상기 낸드(NAND) 게이트의 신호(N21)의 하강시점을 소정 시간동안 지연시켜 출력함을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
- 제 1 항에 있어서,상기 제 2 신호 지연수단은 상기 낸드(NAND) 게이트의 신호(N21)의 상승시점을 소정 시간동안 지연시켜 원하는 어드레스 천이신호신호의 펄스폭을 구성하여 출력함을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
- 제 1 항에 있어서,상기 어드레스 천이신호신호 펄스폭 보장수단은상기 제 1 및 제 2 신호 지연수단에서 소정 시간동안 지연되어 각각 출력된 신호를 부정 논리곱하여 그 결과신호를 출력하는 제 1 논리 연산부와;상기 제 1 신호 지연수단에서 소정 시간동안 지연되어 출력된 신호와 제 1 논리 연산부에서 출력된 신호를 논리곱하여 그 결과신호를 출력하는 제 2 논리 연산부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
- 제 4 항에 있어서,상기 제 1 논리 연산부는 낸드(NAND) 게이트임을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
- 제 4 항에 있어서,상기 제 2 논리 연산부는 앤드(AND) 게이트임을 특징으로 하는 반도체 메모리 소자의 어드레스 천이신호 검출장치.
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Application Number | Priority Date | Filing Date | Title |
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KR1019980020068A KR19990086887A (ko) | 1998-05-30 | 1998-05-30 | 반도체 메모리 소자의 어드레스 천이신호 검출장치 |
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KR1019980020068A KR19990086887A (ko) | 1998-05-30 | 1998-05-30 | 반도체 메모리 소자의 어드레스 천이신호 검출장치 |
Publications (1)
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KR19990086887A true KR19990086887A (ko) | 1999-12-15 |
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KR1019980020068A KR19990086887A (ko) | 1998-05-30 | 1998-05-30 | 반도체 메모리 소자의 어드레스 천이신호 검출장치 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100399927B1 (ko) * | 2000-12-27 | 2003-09-29 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
-
1998
- 1998-05-30 KR KR1019980020068A patent/KR19990086887A/ko not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100399927B1 (ko) * | 2000-12-27 | 2003-09-29 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
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