KR930020856A - 데이타 일치 검출 회로 - Google Patents
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Abstract
본 발명의 데이타 일치 검출 회로는 n비트의 데이타를 입력하는 레지스터부; 상기 n비트의 데이타와 비교하기 위하여 2n까지의 수를 카운터 하는 카운터부와; 상기 레지스터부의 출력신호와 상기 카운터부의 출력신호의 각각을 비교하여 일치 검출신호를 발생하는 비교부와, 상기 비교부의 출력에 연결되어 상기 n비트의 데이타가 입력되는 시점에서 종료되는 시점까지 마스크 하기 위한 마스크부와, 상기 비교부의 출력에 연결되어 상기 n비트의 데이타가 입력되는 시점에서 종료되는 시점까지 마스크 하기 위한 마스크부와, 상기 마스크부의 출력신호와 상기 비교부의 출력 신호를 논리합하여 출력하는 것을 특징으로 한다.
따라서, 오류없는 정확한 데이타의 일치 검출이 가능하다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 데이타 일치 검출 회로를 나타내는 것이다.
Claims (9)
- n비트의 데이타를 입력하는 레지스터부; 상기 n비트의 데이타와 비교하기 위하여 2n까지의 수를 카운터하는 카운터부와; 상기 레지스터부의 출력신호와 상기 카운터부의 출력신호의 각각을 비교하여 일치 검출신호를 발생하는 비교부와, 상기 비교부의 출력에 연결되어 상기 n비트의 데이타가 입력되는 시점에서 종료되는 시점까지 마스크 하기 위한 마스크부와, 상기 마스크부의 출력신호와 상기 비교부의 출력 신호를 논리합하여 출력하는 것을 특징으로 하는 데이타 일치 검출회로.
- 제1항에 있어서, 상기 레지스터부는 n비트의 순서적으로 데이타를 저장하기 위한 n개의 래치로 구성된 것을 특징으로 하는 데이타 일치 검출 회로.
- 제2항에 있어서, 상기 래치는 인에이블 신호에 응답하여 입력신호를 전송하는 제1전송 게이트와, 상기 전송 게이트의 출력 신호를 버퍼하여 출력하는 2개의 직렬연결된 제1, 제2인버터와, 상기 제1전송 게이트의 출력 신호를 래치하기 위하여 상기 제1인버터의 출력에 연결되고 직렬연결된 제3인버터와, 상기 제3인버터의 출력신호를 반전 인에이블 신호에 응답하여 상기 제인버터의 입력에 전송하기 위한 제2전송 게이트를 구비한 것을 특징으로 하는 데이타 일치 검출회로.
- 제1항에 있어서, 상기 카운터부는 n비트의 발생될 수 있는 모든 경우의 수를 순서대로 카운터 하는 것을 특징으로 하는 데이타 일치 검출회로.
- 제4항에 있어서, 상기 카운터부는 클럭신호에 비동기적인 n개의 직렬 연결된 T플립플롭으로 이루어진 것을 특징으로 하는 데이타 일치 검출회로.
- 제5항에 있어서, 상기 T플립플롭은 리세트 신호에 의해서 출력을 리세트 시키기 위한 제1NAND 게이트와 제1인버터와, 클럭 신호 응답하여 상기 제1 인버터의 출력신호를 전송하기 위한 제1 전송 게이트와 제2 인번터와, 동시에 제1 NAND 게이트의 출력 신호를 반전한 제3인버터의 출력 신호를 래치 시키기 위해 상기 제1NAND게이트의 입력에 전하는 제2전송 게이트와 반전 클럭 신호에 응답하여 상기 제2인버터의 출력신호를 반전한 제4인버터의 출력 신호를 래치시키기 위해 상기 제2인버터의 입력에 절달하는 제3 전송 게이트를 구비한 것을 특징으로 하는 데이타 일치 검출회로.
- 제1항에 있어서, 상기 비교부는 각 비트 신호를 비교하는 n개의 EXOR게이트와 상기 n개의 EXOR 게이트의 출력 신호가 모두 "로우"레벨일때 데이타 일치 검출 신호를 발생하는 논리수단으로 구성된 것을 특징으로 하는 데이타 일치 검출회로.
- 제1항에 있어서, 상기 마스크부는 상기 레지스터부에 n비트의 데이타가 입력되는 시점에서 종료 되는 시점까지를 마스크 하는 것을 특징으로 하는 데이타 일치 검출회로.
- 제8항에 있어서, 상기 마스크부는 제1데이타 인에이블 신호를 하나의 입력단자에 입력하는 제1NOR 게이트와 상기 제1NOR 게이트의 출력신호와 제n데이타 인에이블 신호를 입력하고 그 출력신호를 상기 제1NOR 게이트의 다른 하나의 입력단자에 연결하는 제2NOR 게이트로 구성된 것을 특징으로 하는 데이타 일치 검출회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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