KR0161863B1

KR0161863B1 - 리셋트 발생회로

Info

Publication number: KR0161863B1
Application number: KR1019950058888A
Authority: KR
Inventors: 심재철
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1999-01-15
Also published as: KR970049526A

Abstract

본 발명은 사용자의 잘못된 프로그램에 내부 폭주시 IC내의 레지스터들을 리셋시키는 리셋트 발생회로에 관한 것으로서, 특히 집적회로 내부의 폭주를 감지하는 폭주 감지부와, 데이타 버스를 통해 데이타가 입력되면 클럭에 동기되어 입력된 데이타를 출력하고 내부 리셋트 신호에 의해 클리어되는 D 플립플롭과, 상기 폭주 감지부의 반전 출력과 상기 D 플립플롭의 출력을 논리 조합하는 앤드 게이트와, 상기 앤드 게이트의 출력을 소정시간 래치시키는 R-S 래치와, 상기 R-S 래치의 반적 출력에 의해 초기화되는 N(여기서, N은자연수)개의 레지스터로 이루어진 데이타 레지스터와, 일측은 공통으로 접지되고 일측은 상기 데이타 레지스터의 N개의 Q 출력단에 각각 연결되는 N개의 배타적 노아 게이트와, 배타적 노아 게이트의 출력에 의해 각각 턴온/턴오프되는 직렬 결합의 N개의 N모스 트랜지스터와, 상기 배타적 노아 게이트의 출력에 의해 각각 턴온/턴오프되는 병렬 결합의 N개의 P모스 트랜지스터로 구성되고 상기 N모스 트랜지스터의 드레인단과 P모스 트랜지스터의 소오스단은 공통으로 상기 R-S 래치의 셋트단에 인버터를 통해 연결되어, IC폭주시 IC내의 모든 레지스터들이 초기화될때까지 내부 리셋트 신호를 지연시킴으로써, IC의 고집적, 대용량화에 따라 칩의 사이즈가 커져 상기 내부 리셋트 신호에 의해 초기화되어야 하는 레지스터의 숫자가 많아져도 내부 리셋트 신호의 펄스폭의 감쇠없이 IC내의 레지스터들을 모두 정확하게 리셋시킬 수 있다.

Description

리셋트 발생회로

제1도는 종래의 리셋트 발생 회로도.

제2도는 상기 제1도의 각 부의 동작 파형도.

제3도는 본 발명에 따른 리셋트 발생 회로도.

제4도는 상기 제3도의 각 부의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 폭주감지부 10-1 : 데이타 레지스터

10-2,15 : 앤드 게이트 10-3 : 카운터

10-4 : 비교기 14,18,19 : 인버터

16 : 플립플롭 17 : R-S 래치

20 : 데이타 레지스터 21 : 배타적 노아 게이트

22 : N모스 트랜지스터 23 : P모스 트랜지스터

본 발명은 사용자의 잘못된 프로그램에 의한 내부 폭주시 집적회로(Integrated Circuit : IC)내의 레지스터들을 리셋시키는 리셋트 발생회로에 관한 것으로서, 특히 IC의 고집적, 대용량에 따른 내부 리셋트 신호의 감쇄없이 정확한 펄스폭의 리셋트 신호를 발생함으로써, 내부 폭주시 IC내의 레지스터들을 정확하게 리셋시키는 리셋트 발생 회로에 관한 것이다.

제1도는 종래의 리셋트 발생 회로도로서, 사용자의 잘못된 프로그램에 의한 내부 폭주를 감지하는 폭주감지부(10), 상기 폭주감지부(10)의 출력을 반전시키는 인버터(14), 내부 데이타 버스가 D 입력단에 연결되는 D 플립플롭(16), 및 상기 인버터(14)의 출력과 D 플립플롭(16)의 Q 출력을 논리조합하여 내부 리셋트 신호로 출력하는 앤드 게이트(15)로 구성된다.

그리고, 상기 폭주감지부(10)는 내부 데이타 버스를 통해 전송되는 데이타를 저장하는 데이타 레지스터(10-1), 상기 내부 리셋트 신호, 외부 리셋트 신호, 및 라이트인에이블 신호(WE)를 논리조합하는 앤드 게이트(10-2), 상기 앤드 게이트(10-2)의 출력에 의해 리셋되어 순차 카운트하는 카운터(10-3), 상기 데이타 레지스터(10-1)에 라이트된 데이타와 상기 카운터(10-3)에서 카운트되는 값이 일치하면 상기 인버터(14)로 일치검출신호를 출력하는 비교기(10-4)로 구성된다.

여기서, 상기 내부 리셋트 신호는 프로그램 폭주시 IC내의 레지스터들을 초기화하는 신호이고, 외부 리셋트 신호는 초기에 카운터(10-3)를 초기화하는 신호이고, 라이트 인에이블 신호(WE)는 상기 데이타 레지스터(10-1)에 데이타를 라이트할 때 카운터(10-3)를 초기화하는 신호이다.

따라서, 이와같이 구성된 제1도에서 폭주감지부(10)의 카운터(10-3)는 최초에는 외부 리셋트 신호에 의해 초기화된다.

이때, 유저등이 IC의 폭주를 감지하기 위하여, D 플립플롭(16)에 내부 데이타 버스를 통해 하이(H) 값을 라이트한 후 내부 데이타 버스를 통해 폭주감지부(10)의 데이타 레지스터(10-1)에 소정 값, 예컨대, 제2도(a)와 같이 'FF'값을 라이트하면 카운터(10-3)는 앤드 게이트(10-2)를 통해 제공되는 라이트 인에이블 신호(WE)에 의해 리셋된 후 카운트를 시작한다.

상기 폭주감지부(10)의 비교기(10-4)는 상기 카운터(10-3)에서 카운트되는 값이 데이타 레지스터(10-1)에 라이트된 값 예컨대, 제2도(b)와 같이 'FF'가 되면 로우신호를 인버터(14)로 출력하고, 인버터(14)에 의해 반전되면 제2도(c)와 같이 일치검출신호가 하이 신호가 되어 앤드 게이트(15)로 출력된다.

상기 앤드 게이트(15)는 제2도(d)와 같은 클럭(clk)에 동기되어 클럭(clk)의 한 주기동안은 제2도(e)와 같이 내부 리셋트 신호인 하이신호를 출력하고, 클럭(clk)의 한 주기뒤에 D 플립플롭(16)의 출력이 로우가 되면 앤드 게이트(15)는 로우신호를 출력한다.

여기서, 상기 제2도(e)와 같은 내부 리셋트 신호는 상기 D 플립플롭(16)과 앤드 게이트(10-2)를 통해 폭주감지부(10)의 카운터(10-3)를 리셋시킴은 물론 IC내의 레지스터들을 초기화시킨다.

이때, IC의 고집적, 대용량화에 따라 칩의 사이즈가 커지면서 상기 내부 리셋트 신호에 의해 초기화되어야 하는 레지스터의 숫자가 많아지고 내부 리셋트 신호가 도달해야 하는 라우팅(Routing)의 길이도 길어지게 된다.

따라서, 폭주감지부(10)에서 멀리 떨어져 있는 IC내의 레지스터군으로 출력되는 내부 리셋트 신호는 저항 및 콘덴서등에 의해 감쇠되어 제2도(f)와 같이 펄스폭이 좁아지면서 레지스터를 초기화시키기 위한 충분한 펄스폭이 되지 못하여 멀리 떨어진 레지스터군을 초기화시키지 못하는 경우가 발생하는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명이 목적은 IC 폭주시 IC내의 모든 레지스터들이 초기화될때까지 내부 리셋트 신호를 지연시킴으로써, IC의 고집적, 대용량화에 따라 칩의 사이즈가 커져 상기 내부 리셋트 신호에 의해 초기화되어야 하는 레지스터의 숫자가 많아져도 IC내의 레지스터들을 정확하게 리셋시키는 리셋트 발생 회로를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 리셋트 발생회로의 특징은, IC내부의 폭주를 감지하는 폭주 감지부와, 데이타 버스를 통해 데이타가 입력되면 클럭에 동기되어 입력된 데이타를 출력하고 내부 리셋트 신호에 의해 클리어되는 D 플립플롭과, 상기 폭주 감지부의 반전 출력과 상기 D 플립플롭의 출력을 논리 조합하는 앤드 게이트와, 상기 앤드 게이트의 출력단에 리셋단이 연결되어 셋트산으로 하이신호가 입력될때까지 상기 앤드 게이트의 출력을 래치시키는 R-S 래치와, 상기 R-S 래치의 출력을 반전시켜 내부 리셋트 신호를 발생하는 인버터와, 상기 인버터에서 출력되는 내부 리셋트 신호에 의해 초기화되는 N(여기서, N은 자연수)개의 레지스터로 이루어진 데이타 레지스터와, 일측은 공통으로 접지되고 일측은 상기 데이타 레지스터의 N개의 Q 출력단에 각각 연결되는 N개의 배타적 노아 게이트와, 배타적 노아 게이트의 출력에 의해 각각 턴온/턴오프되는 직렬 결합의 N개의 N모스 트랜지스터와, 상기 배타적 노아 게이트의 출력에 의해 각각 턴온/턴오프되는 병렬 결합의 N개의 P모스 트랜지스터를 포함하고, 상기 N모스 트랜지스터의 드레인단과 P모스 트랜지스터의 소오스단은 공통으로 상기 R-S 래치의 셋트단에 인버터를 통해 연결되는데 있다.

이하, 본 발명의 바람직한 일실시예를 첨부도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 리셋트 발생 회로도로서, 사용자의 잘못된 프로그램에 의한 내부 폭주를 감지하는 폭주감지부(10), 상기 폭주감지부(10)의 출력을 반전시키는 인버터(14), 내부 데이타 버스가 D 입력단에 연결되는 D 플립플롭(16), 상기 인버터(14)의 출력과 D 플립플롭(16)의 Q출력을 논리조합하는 앤드 게이트(15), 상기 앤드 게이트(15)의 출력단에 리셋단(R)이 연결되어 상기 앤드 게이트(15)의 출력을 래치시키는 R-S 래치(17), 상기 R-S 래치(17)의 출력을 반전시켜 내부 리셋트 신호를 발생하는 인버터(18), 상기 인버터(18)에서 출력되는 내부 리셋트 신호에 의해 초기화되는 N(여기서, N은 자연수)개의 플립플롭으로 이루어진 레지스터(20), 일측은 공통으로 접지되고 일측은 상기 레지스터(20)의 N개의 Q출력단에 각각 연결되는 N개의 배타적 노아 게이트(21), 배타적 노아 게이트(21)의 출력에 의해 턴온/턴오프되는 직렬결합의 N개의 N모스 트랜지스터(22), 상기 배타적 노아 게이트(21)의 출력에 의해 턴온/턴오프되는 병렬 결합의 N개의 P모스 트랜지스터(23), 및 상기 N모스 트랜지스터(22)의 드레인단과 P모스 트랜지스터(23)의 소오스단이 공통으로 입력단에 연결되고 출력단에는 상기 R-S 래치(17)의 셋트단(S)이 연결되는 인버터(19)로 구성된다.

그리고, 상기 폭주감지부(10)는 내부 데이타 버스를 통해 전송되는 데이타를 저장하는 데이타 레지스터(10-1), 상기 내부 리셋트 신호, 외부 리셋트 신호, 및 라이트 인에이블 신호(WE)를 논리조합하는 앤드 게이트(10-2), 상기 앤드 게이트(10-2)의 출력에 의해 리셋되어 순차 카운트하는 카운터(10-3), 상기 데이타 레지스터(10-1)에 라이트된 데이타와 상기 카운터(10-3)에서 카운트되는 값이 일치하면 상기 인버터(14)로 일치검출신호를 출력하는 비교기(10-4)로 구성된다.

이와같이 구성된 본 발명에서 폭주감지부(10)의 카운터(10-3)는 최초에는 외부 리셋트 신호에 의해 초기화된다.

이때, 유저등이 IC의 폭주를 감지하기 위하여, D 플립플롭(16)에 내부 데이타 버스를 통해 하(H) 값을 라이트한 후 내부 데이타 버스를 통해 폭주감지부(10)의 데이타 레지스터(10-1)에 소정 값, 예컨대, 제4도(a)와 같이 'FF'값을 라이트하면 카운터(10-3)는 앤드 게이트(10-2)를 통해 제공되는 라이트 인에이블 신호(WE)에 의해 리셋된 후 카운트를 시작한다.

상기 폭주감지부(10)의 비교기(10-4)는 상기 카운터(10-3)에서 카운트되는 값이 상기 데이타 레지스터(10-1)에 라이트된 값 예컨대, 제4도(b)와 같이 'FF'가 되면 로우 신호를 인버터(14)로 출력하고, 인버터(14)에 의해 반전되면 제4도(c)와 같이 일치검출신호가 하이 신호가 되어 앤드 게이트(15)로 출력된다.

상기 앤드 게이트(15)는 제4도(d)와 같은 클럭(clk)에 동기되어 하이 신호를 R-S 래치(17)의 리셋단(R)으로 출력하고, 상기 R-S 래치(17)의 리셋단(R)은 제4도(e)와 같이 클럭(clk)의 한 주기동안 하이상태를 유지한다.

그리고, 상기 R-S 래치(17)의 리셋단(R)이 하이가 되면 R-S 래치(17)의 출력은 로우가 되어 인버터(18)로 출력되고, 인버터(18)에 의해 반전되면 내부 리셋트 신호는 제4도(g)와 같이 하이가 되어 데이타 레지스터(20)의 리셋단으로 출력된다.

이때, 데이타 레지스터(20)를 폭주감지부(10)에서 제일 멀리 떨어진 N개의 레지스터로 된 레지스터군으로 가정할 경우, N개의 레지스터가 모두 리셋되지 않으면 예컨대 N번째 레지스터가 리셋되지 않았다고 가정하면 N번째 레지스터의 Q출력단에 연결된 배타적 노아 게이트(21)의 출력이 로우가 되면서 N번째 N모스 트랜지스터(22)는 턴오프되고 N번째 P모스 트랜지스터(23)는 턴온된다.

상기 P모스 트랜지스터(23)는 N개가 병렬결합이므로 하나라도 턴온되면 하이 신호가 인버터(19)로 출력되고, 인버터(19)에 의해 반전되면 로우 신호가 R-S 래치(17)의 셋트단(S)으로 출력된다.

따라서, 내부 리셋트 신호는 제4도(g)와 같이 계속 하이상태를 유지한다.

한편, 상기 내부 리셋트 신호에 의해 데이타 레지스터(20)가 모두 리셋되었다고 가정하면, 데이타 레지스터(20)의 N개의 Q출력(Q1-QN)은 모두 로우가 되면서 N개의 배타적 노아 게이트(21)의 출력은 모두 하이가 된다.

상기 N개의 배타적 노아 게이트(21)의 출력이 하이가 되면 직렬 결합된 N개의 N모스 트랜지스터(22)는 턴온되고 병렬결합된 N개의 P모스 트랜지스터(23)는 턴오프된다. 이때, N모스 트랜지스터(22)가 모두 턴온되면 로우 신호가 인버터(19)로 출력되고, 상기 인버터(19)는 로우 신호를 하이 신호로 반전시켜 제4도(f)와 같이 R-S 래치(17)의 셋트단(S)으로 출력한다.

상기 R-S 래치(17)의 셋트단(S)으로 하이신호가 출력되면 제4도(g)와 같이 내부 리셋트 신호는 로우 신호가 된다.

따라서, 내부 리셋트 신호는 IC내의 모든 레지스터가 초기화될때까지 펄스폭의 감쇠없이 하이 상태를 유지하게 된다.

이상에서와 같이 본 발명에 따른 리셋트 발생회로에 의하면, IC폭주시 IC내의 모든 레지스터들이 초기화될때까지 내부 리셋트 신호를 지연시킴으로써, IC의 고집적, 대용량화에 따라 칩의 사이즈가 커져 상기 내부 리셋트 신호에 의해 초기화되어야 하는 레지스터의 숫자가 많아져도 내부 리셋트 신호의 펄스폭의 감쇠없이 IC내의 레지스터들을 정확하게 리셋시키는 효과가 있다.

Claims

집적회로 내부의 폭주를 감지하는 폭주 감지부와, 데이타 버스를 통해 데이타가 입력되면 클럭에 동기되어 입력된 데이타를 출력하고 내부 리셋트 신호에 의해 클리어되는 D 플립플롭과, 상기 폭주 감지부의 반전 출력과 상기 D 플립플롭의 출력을 논리 조합하는 앤드 게이트로 구성되는 내부 리셋트 발생 회로에 있어서, 상기 앤드 게이트의 출력단에 리셋단이 연결되어 셋트단으로 하이신호가 입력될때까지 상기 앤드 게이트의 출력을 래치시키는 R-S 래치와, 상기 R-S 래치의 출력을 반전시켜 내부 리셋트 신호를 발생하는 인버터와, 상기 인버터에서 출력되는 내부 리셋트 신호에 의해 초기화되는 N(여기서, N은 자연수)개의 레지스터로 이루어진 데이타 레지스터와, 일측은 공통으로 접지되고 일측은 상기 데이타 레지스터의 N개의 Q출력단에 각각 연결되는 N개의 배타적 노아 게이트와, 배타적 노아 게이트의 출력에 의해 각각 턴온/턴오프되는 직렬결합의 N개의 N모스 트랜지스터와, 상기 배타적 노아 게이트의 출력에 의해 각각 턴온/턴오프되는 병렬 결합의 N개의 P모스 트랜지스터를 포함하고, 상기 N모스 트랜지스터의 드레인단과 P모스 트랜지스터의 소오스단은 공통으로 상기 R-S 래치의 셋트단에 인버터를 통해 연결됨을 특징으로 하는 리셋트 발생회로.