KR100519285B1 - 버스 리셋 지연장치 및 그 방법 - Google Patents

버스 리셋 지연장치 및 그 방법 Download PDF

Info

Publication number
KR100519285B1
KR100519285B1 KR1019980009660A KR19980009660A KR100519285B1 KR 100519285 B1 KR100519285 B1 KR 100519285B1 KR 1019980009660 A KR1019980009660 A KR 1019980009660A KR 19980009660 A KR19980009660 A KR 19980009660A KR 100519285 B1 KR100519285 B1 KR 100519285B1
Authority
KR
South Korea
Prior art keywords
node
bias voltage
serial bus
bus
signal
Prior art date
Application number
KR1019980009660A
Other languages
English (en)
Other versions
KR19990075448A (ko
Inventor
한병완
황하진
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1019980009660A priority Critical patent/KR100519285B1/ko
Publication of KR19990075448A publication Critical patent/KR19990075448A/ko
Application granted granted Critical
Publication of KR100519285B1 publication Critical patent/KR100519285B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40052—High-speed IEEE 1394 serial bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40013—Details regarding a bus controller
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40039—Details regarding the setting of the power status of a node according to activity on the bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40045—Details regarding the feeding of energy to the node from the bus

Abstract

버스 리셋 지연장치 및 그 방법은 새로운 노드가 접속되었을 경우 P1394 시리얼 버스에서 공급되는 바이어스 전압뿐만 아니라 TPA, TPB 라인도 단절시켜 다른 노드에서 추가된 노드의 접속을 인식하지 못하게 하여 추가된 노드내 마이컴의 초기화동안 시스템의 버스 리셋을 방지하도록 하기 위한 것으로서, 버스 리셋 지연장치는 P1394 시리얼 버스로 연결된 다수개의 노드에 새로운 노드를 연결한 후 상기 P1394 시리얼 버스를 통해 공급되는 바이어스 전압을 소정 레벨로 변환하는 직류/직류 변환부를 구비한 버스 리셋 지연장치에 있어서, 상기 직류/직류 변환부에서 소정 레벨로 변환된 직류 전압에 따라 새로운 노드를 초기화하고 그에 따른 제어신호를 출력하는 제어수단과, 상기 제어수단의 초기화시 바이어스 전압이 상기 P1394 시리얼 버스를 통해 어떤 노드에 공급 또는 차단하는 물리층 컨트롤러내 직류 바이어스 전압공급수단과, 상기 커넥터와 P1394 시리얼 버스를 통해 신호를 송수신하기 위한 TPA, TPB단자와, 상기 제어수단의 제어신호에 따라 상기 직류 바이어스 전압공급수단, TPA, TPB단자의 신호를 스위칭하는 스위칭수단으로 구성되고, 버스 리셋 지연방법은 P1394 시리얼 버스로 연결된 다수개의 노드에 새로운 노드를 연결한 후 전원을 온시키는 단계와, 상기 전원 온시 마이컴을 초기화시키는 단계와, 상기 초기화시 직류 바이어스 전압공급부를 슬립 모드로 동작시키기 위한 제어신호를 출력하는 단계와, 상기 초기화 종료시 상기 직류 바이어스 전압 공급부를 액티브 모드로 동작시키기 위한 제어신호를 출력하는 단계를 구비한 버스 리셋 지연방법에 있어서, 상기 마이컴의 초기화시 스위칭부를 오프시켜 상기 P1394 시리얼 버스로부터 입력 또는 출력되는 신호를 차단시키기 위한 제어신호를 출력하는 단계와, 상기 마이컴의 초기화 종료시 상기 스위칭부를 온시켜 상기 P1394 시리얼 버스로부터 입력 또는 출력하기 위한 제어신호를 출력하는 단계로 이루어짐에 그 요지가 있다.

Description

버스 리셋 지연장치 및 그 방법{apparatus and method for delaying bus reset}
본 발명은 P1394 시리얼 버스 규격에 따른 통신 시스템에 관한 것으로, 특히 통신 시스템에 새로운 노드(node)를 추가했을 경우 제어부가 초기화되기 이전에 버스 리셋이 끝나게 되어 데이터를 전송하게 되는 것을 방지하도록 하기 위한 버스 리셋 지연장치 및 방법에 관한 것이다.
이하, 한국 공개 특허 96-39741(sony)를 참조하여 참조하여 종래의 기술에 따른 버스 리셋 지연장치 및 그 방법에 대하여 설명하면 다음과 같다.
도 1 은 종래 기술에 따른 버스 리셋 지연장치의 실시예에 의한 노드의 주요 부분을 나타낸 구성도로서, 실시예의 노드는 물리층 컨트롤러(1)와, 내부 버스에 의해 물리층 컨트롤러(1)에 접속된 링크층 컨트롤러(2)와, 내부 버스에 의해 링크층 컨트롤러(2)에 접속된 CPU(3)와, 내부 버스에 의해 CPU(3)와 접속되어 있는 각종 테이블(4), 카운터(5), 타이머(6) 및 버퍼(7)를 구비하고 있다.
또한, 물리층 컨트롤러(1)의 포트(미도시)에는, P1394 시리얼 버스(8)가 접속되어 있다.
그리고 CPU(3)는 물리층 컨트롤러(1)의 동작 모드를 제어하도록 구성되어 있다.
도 2 는 도 1 의 CPU의 동작을 나타내는 플로우 챠트이고, 도 3 은 도 1 의 물리층 컨트롤러의 구성의 일례를 나타내는 블럭도이다.
이와 같이 구성된 종래 기술에 따른 버스 리셋 지연장치 및 그 방법에 대하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 노드의 전원이 온이 되면, 우선 물리층 컨트롤러(1)를 슬립모드로 하기 위한 제어신호를 송출한다(S1).
이것에 의해, 물리층 컨트롤러(1)는 슬립모드가 되기 때문에, 전원전압은 공급되어라도 버스로 바이어스 전압을 출력하는 동작을 행하지 않는다.
이 결과, 버스 리셋은 발생하지 않는다.
또한, 만일, 물리층 컨트롤러(1)를 슬립모드로 하기 위한 제어신호를 송출하는 것보다 빠르고, 물리층 컨트롤러(1)가바이어스 전압을 출력하여 버스 리셋이 발생하였다고해도, 곧 이것을 슬립하기 때문에, 다시 버스 리셋이 발생하여, 통신 시스템에 접속되어 있지 않은 상태로 된다.
다음에, 각종 테이블(4), 카운터(5), 타이머(6), 및 버퍼(7)의 내부 초기화 처리를 행하여, 트랙젝션을 처리할 수 있는 상태가 되면, 물리층 컨트롤러(1)를 액티브모드로 이동시킨다(S2, S3).
여기에서, 내부 초기화 처리에는, 트랜젝션을 개시하기 위한 내부 정보의 초기화 처리로서, 송신하거나 요청 트랜젝션에 대한 응답 트랜젝선이 오는가를 관리하는 테이블의 초기화, 송신한 요청 트랜젝션에 대한 응답 트랜젝션을 기다리는 경우에 사용하는 타이머의 초기화, 송신한 요청 트랜젝션 또는 응답 트랜젝션을 재송신할 필요가 생긴 때에 사용하는 데이블의 초기화, 송신한 요청 트랜젝션 또는 응답 트랜젝션을 재송신할 필요가 생긴 때에 사용하는 송수신 카운터의 초기화가 있다.
그 밖의 초기화 처리로서는, CPU가 다른 IC 회로(미도시)을 제어하고 잇는 경우에는, 그 IC 회로와 통신을 행하기 위한 버퍼의 초기화 및 그 IC 회로의 초기화가 있다.
스텝 S3에 있어서, 물리층 컨트롤로(1)가 액티브모드가 되면, 이 노드는 버스로 바이어스 전압을 출력한다.
이것에 의해, 이 노드와 버스로 접속된 다른모드는 통신 시스템에 새롭게 노드가 접속된 것을 알기 때문에, 버스 리셋이 발생한다.
그리고, 이 노드와 다른 노드 사이에서 상술한 바와 같은 각종 트랜젝션 처리를 수행한다(스텝 S4).
다음에, 도 3 을 참조하면서 상술한 동작을 실현하기 위한 물리층 컨트롤러의 회로 구성의 일례를 설명한다.
상기 도시된 바와 같이, 물리층 컨트롤러(1)는, 내부 버스(11)에 의해 링크층 컨트롤러(2)와 접속되어 있다.
또한, P1394 시리얼 버스(8)에 의해 다른 노드(미도시)와 접속되어 있다.
물리층 컨트롤러(1)내에는, P1394 시리얼 버스(8)에 접속된 드라이버 및 리시버(12)와, 이 드라이버 및 리시버(12)에 접속된 인코더 및 디코더(13)를 구비하고 있다.
드라이버 및 리시버(12)는 P1394 시리얼 버스(8)에 대하여 신호의 송수신을 행한다.
또한, 인코더 및 디코더(13)는 송신 신호의 부호화 및 수신 신호의 복호화를 행한다.
인코더 및 디코버(13)는, 또한 내부 버스(11)를 통해 CPU 및 링크 컨트롤러(2)와 통신을 행한다.
또, 드라이버 및 리시버(12)와 인코더 및디코더(18)는, 물리층 컨트롤러(1)의 동작모드의 제어에는 관여하지 않는다.
또한, 물리층 컨트롤러(1)내에는, 버스상의 바이어스 전압을 검출하는 바이어스 검출하는 바이어스 검출회로(14)와, 바이어스 검출회로(14)의 검출출력을 내부 버스(11)를 거쳐 링크층 컨트롤러(2)로부터 CPU(3)로 보내는 동시에, CPU(3)로부터 보내온 바이어스 출력지령을 후술하는 바이어스 출력 제어회로(17)로 전하는 바이어스 입출력 제어회로(15)와, 전원회로(미도시)에의해 생성된 전압 Vcc에서 P1394 시리얼 버스(8)로 출력하는 바이어스 전압 Vb를 생성하는 정전압회로(16)와, 바이어스 입출력 제어회로(15)로부터 보내온 바이어스 출력지령을 기초로하여, 정전압회로(16)가 생성한 바이어스 전압 Vb를 P1394 시리얼 버스(8)로 출력하도록 온/오프 제어하는 바이어스 출력 제어회로(17)를 구비하고 있다.
도 3 에 있어서, P1394 시리얼 버스(8)로 접속된 상대노드의 물리층 컨트롤러가 액티브모드가 되어, P1394 시리얼 버스(8)상에 바이어스 전압을 공급하면, 이 바이어스 전압은 바이어스 검출회로(14)에 의해 검출되고, 바이어스 입출력 제어회로(15)로 이송된다.
그리고 내부 버스(11)를 거쳐 링크 컨트롤러(2)를 통해 CPU(3)로 이송된다.
이것에 의해, CPU(3)는 상대노드의 물리층 컨트롤러가 버스상에 바이어스 전압을 출력하고 있는 것을 안다.
또한, 도 3 에 있어서, CPU(3)는 도 1 에서 설명한 내부 초기화 처리가 종료할 때까지는 물리층 컨트롤러(1)를 슬립모드로 설정하기 위한 지령신호를 바이어스입출력 제어회로(15)로 보낸다.
바이어스 입출력 제어회로(15)는 이 지령 신호를 받아들이면, 바이어스 출력 제어회로(17)에 대하여, 정전압회로(16)가 생성한 바이어스 전압(Vb)을 P1394 시리얼 버스(8)로 출력하지 않도록 지령한다.
이 결과, 정전압회로(16)를 통화할 수 없기 때문에, 이 바이어스 전압(Vb)은 P1394 시리얼 버스(8)의 한쌍의 트위스트 게이블로 출력되지 않는다.
그리고, 도 3 에 있어서, CPU(3)는, 내부 초기화 처리가 종료하면, 물리층 컨트롤러(1)를 액티브모드로 설정하기 위한 지령신호를 바이어스 입출력 제어회로(15)로 보낸다.
바이어스 입출력 제어회로(15)는, 이 지령신호를 받아들이면, 바이어스 출력 제어회로(17)에 대하여, 정전압회로(16)가 생성한 바이어스 전압(Vb)을 P1394 시리얼 버스(8)로 출력하도록 지령한다.
이 결과, 정전압회로(16)가 생성한 바이어스 전압(Vb)이 바이어스 출력 제어회로(17)를 통과하여 P1394 시리얼 버스(8)의 트위스트 페어 케이블로 출력된다.
이렇게 하여 P1394 시리얼 버스(8)에 출력된 바이어스 전압은, 이 P1394 시리얼 버스(8)에 접속된 노드의 물리층 컨트롤러에 의해 검출되고, 그 결과 버스 리셋이 발생된다.
그러나 종래 기술에 따른 버스 리셋 지연장치 및 그 방법은 P1394 시리얼 버스를 통해 바이어스 전압 공급시 추가한 노드는 내부의 바이어스 전압부를 제어하여 바이어스 전압의 인가를 차단하지만 TPA 단자가 접속이 되어 있어 내부 임피던스 차이에 의해 다른 노드에 의해 시스템이 버스 리셋 동작을 수행하게 되는 문제점이 있다.
또한, 종래 버스 리셋 지연장치 및 그 방법은 TPB 단자를 통해 다른 노드에서 바이어스 전압을 인가받아 추가한 노드에서는 셀프 아이디피케이션(self identification)이 발생하여 self identification을 수행하고 self id 신호를 TPA를 통해 전송하게 됨으로써 TPA 라인에 전압 변동이 생겨 시스템이 버스 리셋을 수행하게 되는 문제점도 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 새로운 노드가 접속되었을 경우 P1394 시리얼 버스에서 공급되는 바이어스 전압뿐만 아니라 TPA, TPB 라인도 단절시켜 다른 노드에서 추가된 노드의 접속을 인식하지 못하게 하여 추가된 노드내 마이컴의 초기화동안 시스템의 버스 리셋을 방지하도록 한 버스 리셋 지연장치를 제공하는데 그 목적이 있다.
또한, 상기와 같은 장치에 상응하는 버스 리셋 지연방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 P1394 시리얼 버스로 연결된 제 1 노드에 제 2 노드를 연결할 경우 상기 P1394 시리얼 버스를 통해 제 2노드로부터 공급되는 바이어스 전압을 소정 레벨로 변환하는 직류/직류 변환부를 포함하는 제 1 노드의 버스 리셋 지연장치에 있어서, 상기 직류/직류 변환부에서 소정 레벨로 변환된 직류 전압에 따라 상기 제 1 노드를 초기화하고, 그에 따른 제어신호를 출력하는 제어수단; 상기 제어수단의 초기화시 발생되는 바이어스 전압을 상기 P1394 시리얼 버스를 통해 상기 제 2 노드에 공급하거나 차단하는 물리층 컨트롤러내 직류 바이어스 전압공급수단; 상기 제 1 노드가 P1394 시리얼 버스를 통해 신호를 송수신하기 위한 데이터 송신 단자와 수신단자; 및 상기 제어수단의 제어신호에 따라 상기 데이터 송신 단자와 상기 데이터 수신 단자를 단락시키는 스위칭수단을 포함하는 것을 특징으로 하는 버스 리셋 지연장치를 제공한다.
상기 데이터 송수신 단자는 TPA와 TPB단자가 가능하다.
또한, 본 발명은 직류 바이어스 전압공급부를 포함하는 제 1노드의 신호 입력 또는 출력단자와 제 2 노드가 P1394 시리얼버스로 연결될 경우 버스 리셋을 지연하는 방법에 있어서, (a)제 1노드에 전원을 온 시켜 제 2노드의 바이어스 전압을 공급받는 단계; (b) 제 1노드가 상기 전압을 공급받아 초기화될 경우 직류 바이어스 전압공급부를 슬립모드로 동작시키기 위해 입력 또는 출력단자를 스위칭 오프하여 P1394 시리얼버스로 출력되는 신호를 차단시키는 단계; 및 (c) 상기 제 1노드의 초기화 종료시 상기 입력 또는 출력단자를 스위칭 온하여 상기 P1394 시리얼 버스를 통해 상기 제 2노드로 상기 직류 바이어스 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 버스 리셋 지연방법을 제공한다.
상기 (b) 단계는 (b1) 상기 직류 바이어스 전압공급부를 오프시켜 상기 P1394시리얼 버스에 바이어스 전압을 차단하는 단계; 및 (b2) 상기 입력 또는 출력단자를 오프시켜 상기 P1394 시리얼 버스로 입력 또는 출력되는 신호를 차단하는 단계를 포함하는 것이 바람직하다.
이하, 본 발명에 따른 버스 리셋 지연장치 및 그 방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 4 는 일반적인 P1394 시리얼 버스 시스템의 연결 구성을 나타낸 도면이고, 도 5 는 본 발명에 따른 버스 리셋 지연장치의 구성도를 나타낸 것으로서, 노드 C에 노드 G가 커넥터(110)를 통해 새롭게 접속되었을 경우 노드 G는 상기 커넥터(110)를 통해 노드 C로부터 P1394 시리얼 버스를 통해 공급되는 바이어스 전압을 소정 레벨로 변환하는 직류/직류 변환부(120)와, 상기 직류/직류 변환부(120)에서 소정 레벨로 변환된 직류 전압에 따라 노드 C를 초기화하고 그에 따른 제어신호를 출력하는 마이컴(130)과, 상기 마이컴(130)의 초기화시 바이어스 전압이 상기 P1394 시리얼 버스를 통해 노드 C에 공급 또는 차단하는 물리층 컨트롤러(140)내 직류 바이어스 전압공급부(141)와, 상기 커넥터(110)와 P1394 시리얼 버스를 통해 신호를 송수신하기 위한 TPA, TPB단자(142)(143)와, 상기 마이컴(130)과 물리층 컨트롤러(140)간에 송수신되는 신호의 오류 정정부호의 생성/검출, 패킷의 생성/검출 등을 수행하여 그에 상응하는 신호를 출력하는 링크층 컨트롤러(150)와, 상기 마이컴(130)의 제어신호에 따라 상기 직류 바이어스 전압공급부(141), TPA, TPB단자(142)(143)의 신호를 스위칭하는 스위칭부(160)로 구성되고, 노드 C는 상기 커넥터(110)와 P1394 시리얼 버스를 통해 노드 G로 구동 전압을 공급하는 물리층 컨트롤러(210)내 바이어스 전압 공급부(211)와, 상기 노드 G와 커넥터(110)와 P1394 시리얼 버스를 통해 신호를 송수신하기 위한 TPA, TPB단자(212)(213)로 구성된다.
도 6 은 도 5 의 플로우 챠트이다.
이와 같이 구성된 본 발명에 따른 버스 리셋 지연장치 및 그 방법에 대하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 4 에 도시된 바와 같이, P1394 시리얼 버스로 연결된 다수개의 노드 A, B, C, D, E, F에 커넥터(110)를 이용하여 새로운 노드 G를 연결한 후 전원을 온시키면, 직류/직류 변환부(120)는 상기 커넥터(110)를 통해 전압을 공급받아 이를 소정의 레벨로 변환하여 출력한다(ST1, ST2).
여기서 상기 노드 A와 노드 B 사이, 노드 A와 노드 C 사이, 노드 B와 노드 D 사이, 노드 B와 노드 E 사이, 노드 C와 F 사이 및 노드 C와 노드G 사이는 상기 P1394 시리얼 버스의 트위스트 페어 케이블로 각각 접속되어 있다.
그러면 마이컴(130)은 상기 변환된 소정 레벨의 전압에 따라 초기화 과정을 수행한다(ST3).
아울러 마이컴(130)은 상기 초기화 동안 물리층 컨트롤러(140)내 직류 바이어스 전압공급부(141)를 슬립 모드로 동작시키기 위한 제어신호를, 그리고 마이컴(130)은 상기 초기화 동안 스위칭부(150)를 오프시키기 위한 제어신호를 출력한다(ST4).
이에 따라 물리층 컨트롤러(140)내 직류 바이어스 전압공급부(141)는 상기 제어신호에 따라 슬립모드로 동작하여 바이어스 전압이 P1394 시리얼 버스로 출력되는 것을 차단한다.
아울러 스위칭부(150)는 상기 제어신호에 따라 오프되어 물리층 컨트롤러(140)내 직류 바이어스 전압공급부(141)의 직류 바이어스 전압을 차단하고, TPA, TPB단자(142)(143)를 오프시킨다(ST5).
이후 마이컴(130)은 초기화 과정을 완료하게 되면 상기 물리층 컨트롤러(140)내 직류 바이어스 전압공급부(141)를 액티브모드로 동작시키기 위한 제어신호를, 아울러 상기 스위칭부(150)를 온시키기 위한 제어신호를 출력한다(ST7).
그러면 물리층 컨트롤러(140)내 직류 바이어스 전압공급부(141)는 상기 제어신호에 따라 액티브모드로 동작하여 직류 바이어스 전압을 공급한다.
아울러 스위칭부(150)는 상기 제어신호에 따라 온되어 물리층 컨트롤러(140)내 직류 바이어스 전압공급부(141)의 직류 바이어스 전압을 P1394 시리얼 버스를 통해 노드 C로 공급하고, TPA, TPB단자(142)(143)를 온시킨다.(ST8).
이렇게 하여 P1394 시리얼 버스에 출력된 직류 바이어스 전압은, 이 P1394 시리얼 버스에 접속된 노드 C의 물리층 컨트롤러(210)에 의해 검출된다.
즉 노드 C의 물리층 컨트롤러(210)는 상기 새롭게 추가된 노드 G의 물리층 컨트롤러내 직류 바이어스 전압공급부(141)에서 출력된 직류 바이어스 전압의 변동을 상기 P1394 시리얼 버스를 통해 검출하여 상기 노드 G가 새롭게 접속되었다는 것을 인식한다.
이에 따라 노드 C의 물리층 컨트롤러(210)는 내부의 직류 바이어스 전압공급부(211)를 통해 직류 바이어스 전압을 P1394 시리얼 버스의 트위스트 페어 케이블로 공급하여 버스 리셋을 발생한다.
즉, 이와 같은 상태에서 노드 G의 물리층 컨트롤러(140)는 TPA, TPB 단자(142)(143)와 P1394 시리얼 버스를 통해 노드 C의 물리층 컨트롤러(210)내 TPA, TPB 단자(212)(213)와 신호를 송수신함으로써 버스 리셋을 수행하여 통상의 동작을 수행한다(ST9).
이상에서 설명한 바와 같이 본 발명에 따른 버스 리셋 지연장치 및 그 방법은 새로운 노드가 접속되었을 경우 P1394 시리얼 버스에서 공급되는 바이어스 전압뿐만 아니라 TPA, TPB 라인도 단절시켜 다른 노드에서 추가된 노드의 접속을 인식하지 못하게 함으로써 추가된 노드내 마이컴의 초기화동안 시스템의 버스 리셋을 방지할 수 있는 효과가 있다.
도 1 은 종래 기술에 따른 버스 리셋 지연장치의 실시예에 의한 노드의 주요 부분을 나타낸 구성도
도 2 는 도 1 의 CPU의 동작을 나타내는 플로우 챠트
도 3 은 도 1 의 물리층 컨트롤러의 구성의 일례를 나타내는 블럭도
도 4 는 일반적인 P1394 시리얼 버스 시스템의 연결 구성을 나타낸 도면
도 5 는 본 발명에 따른 버스 리셋 지연장치의 구성도
도 6 은 도 5 의 플로우 챠트
도면의 주요부분에 대한 부호의 설명
110 : 커넥터 120 : 직류/직류 변환부
130 : 마이컴 140 : 물리층 컨트롤러
141 : 직류 바이어스 전압공급부 142, 143 : TPA, TPB단자
150 : 링크층 컨트롤러 160 : 스위칭부
210 : 물리층 컨트롤러 210 : 바이어스 전압 공급부
212, 213 : TPA, TPB단자

Claims (3)

  1. P1394 시리얼 버스로 연결된 제 1 노드에 제 2 노드를 연결할 경우 상기 P1394 시리얼 버스를 통해 제 2노드로부터 공급되는 바이어스 전압을 소정 레벨로 변환하는 직류/직류 변환부를 포함하는 제 1 노드의 버스 리셋 지연장치에 있어서,
    상기 직류/직류 변환부에서 소정 레벨로 변환된 직류 전압에 따라 상기 제 1 노드를 초기화하고, 그에 따른 제어신호를 출력하는 제어수단;
    상기 제어수단의 초기화시 발생되는 바이어스 전압을 상기 P1394 시리얼 버스를 통해 상기 제 2 노드에 공급하거나 차단하는 물리층 컨트롤러내 직류 바이어스 전압공급수단;
    상기 제 1 노드가 P1394 시리얼 버스를 통해 신호를 송수신하기 위한 데이터 송신 단자와 수신단자; 및
    상기 제어수단의 제어신호에 따라 상기 데이터 송신 단자와 상기 데이터 수신 단자를 단락시키는 스위칭수단을 포함하는 것을 특징으로 하는 버스 리셋 지연장치.
  2. 직류 바이어스 전압공급부를 포함하는 제 1노드의 신호 입력 또는 출력단자와 제 2 노드가 P1394 시리얼버스로 연결될 경우 버스 리셋을 지연하는 방법에 있어서,
    (a)제 1노드에 전원을 온 시켜 제 2노드의 바이어스 전압을 공급받는 단계;
    (b) 제 1노드가 상기 전압을 공급받아 초기화될 경우 직류 바이어스 전압공급부를 슬립모드로 동작시키기 위해 입력 또는 출력단자를 스위칭 오프하여 P1394 시리얼버스로 출력되는 신호를 차단시키는 단계; 및
    (c) 상기 제 1노드의 초기화 종료시 상기 입력 또는 출력단자를 스위칭 온하여 상기 P1394 시리얼 버스를 통해 상기 제 2노드로 상기 직류 바이어스 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 버스 리셋 지연방법.
  3. 제 2항에 있어서,
    상기 (b) 단계는 (b1) 상기 직류 바이어스 전압공급부를 오프시켜 상기 P1394시리얼 버스에 바이어스 전압을 차단하는 단계; 및
    (b2) 상기 입력 또는 출력단자를 오프시켜 상기 P1394 시리얼 버스로 입력 또는 출력되는 신호를 차단하는 단계를 포함하는 것을 특징으로 하는 버스 리셋 지연방법.
KR1019980009660A 1998-03-20 1998-03-20 버스 리셋 지연장치 및 그 방법 KR100519285B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980009660A KR100519285B1 (ko) 1998-03-20 1998-03-20 버스 리셋 지연장치 및 그 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980009660A KR100519285B1 (ko) 1998-03-20 1998-03-20 버스 리셋 지연장치 및 그 방법

Publications (2)

Publication Number Publication Date
KR19990075448A KR19990075448A (ko) 1999-10-15
KR100519285B1 true KR100519285B1 (ko) 2005-11-25

Family

ID=37306247

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980009660A KR100519285B1 (ko) 1998-03-20 1998-03-20 버스 리셋 지연장치 및 그 방법

Country Status (1)

Country Link
KR (1) KR100519285B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0301610A2 (en) * 1983-09-22 1989-02-01 Digital Equipment Corporation Data processing apparatus for connection to a common communication path in a data processing system
JPH04195410A (ja) * 1990-11-28 1992-07-15 Hitachi Ltd 機器接続切離し制御装置
JPH06324770A (ja) * 1993-05-13 1994-11-25 Fuji Facom Corp 増設機器を備えた制御装置
KR960039741A (ko) * 1995-04-21 1996-11-25 이세이 노부유끼 전자기기 및 그 동작모드제어방법
KR970049526A (ko) * 1995-12-27 1997-07-29 문정환 리셋트 발생회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0301610A2 (en) * 1983-09-22 1989-02-01 Digital Equipment Corporation Data processing apparatus for connection to a common communication path in a data processing system
JPH04195410A (ja) * 1990-11-28 1992-07-15 Hitachi Ltd 機器接続切離し制御装置
JPH06324770A (ja) * 1993-05-13 1994-11-25 Fuji Facom Corp 増設機器を備えた制御装置
KR960039741A (ko) * 1995-04-21 1996-11-25 이세이 노부유끼 전자기기 및 그 동작모드제어방법
KR970049526A (ko) * 1995-12-27 1997-07-29 문정환 리셋트 발생회로

Also Published As

Publication number Publication date
KR19990075448A (ko) 1999-10-15

Similar Documents

Publication Publication Date Title
US6681013B1 (en) Power feeding system for telephone terminal in LAN
KR100373617B1 (ko) 전자기기및그동작모드제어방법
US20060277339A1 (en) Communication apparatus, switching method, and switching program
US20080159188A1 (en) Serial interface apparatus performing asynchronous serial data transfer using asynchronous serial communication method
US7743273B2 (en) Serial communication system and method for transmitting and receiving data in synchronization with a clock signal
US9781021B2 (en) Method for determining connection status of wired network
CN114301732B (zh) 实现总线通讯的电路、总线通讯系统及电源储能装置
KR100519285B1 (ko) 버스 리셋 지연장치 및 그 방법
US20070147412A1 (en) Automatic configuration system and method
JP2510221B2 (ja) ネットワ―クのノ―ドアドレス設定方式
US20050163457A1 (en) Control circuit for IEEE 1394b optical transmission protocol
KR100556471B1 (ko) 마이컴의초기화방법
US5877877A (en) Apparatus for remedying errors in head end monitoring block, and control method therefor
JPH06224976A (ja) 半２重シリアル伝送用インターフェース変換回路
JPH09284287A (ja) ネットワークシステム
US7184484B1 (en) Method and apparatus for serial data communication
EP1096678B1 (en) Connection control circuit
EP4340238A1 (en) Automatic hardware interface detection
CN116500360A (zh) 在高速传输模式下检测结束序列的方法
JP2000270381A (ja) データ通信機器及びデータ通信システム
JP2894885B2 (ja) 電源制御信号変換装置
JP2003507807A (ja) アップグレード機能を備えた大衆消費電子製品装置
JP2003046597A (ja) 通信インタフェース回路、電子機器およびバイアス電圧調整方法
JP2001177598A (ja) 通信装置
KR100672115B1 (ko) 데이터 전송 제어 네트워크의 원격 제어시스템 및 그에 따른 제어방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee